DE102008038175B4 - Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen - Google Patents

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Abstract

Halbleiteranordnung, umfassend: – einen Halbleiterchip; – einen den Halbleiterchip bedeckenden Formkörper, wobei der Formkörper ein Feld von Aussparungen in einer ersten Oberfläche des Formkörpers umfasst und die Aussparungen nicht durch den Formkörper hindurchreichen; – erste Kontaktelemente; und – elastische Elemente in den Aussparungen, welche die ersten Kontaktelemente mit dem Formkörper verbinden.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen.
  • Angesichts eines immer weiter zunehmenden Grades der Funktionsintegration in Halbleiteranordnungen ist die Anzahl der Eingangs-/Ausgangskanäle von Halbleiteranordnungen kontinuierlich angestiegen. Gleichzeitig wird gefordert, Signalkanallängen für Hochfrequenzanwendungen zu verkürzen, die Wärmeableitung zu verbessern, die Robustheit zu verbessern und die Herstellungskosten zu verringern.
  • Die Druckschrift DE 100 45 043 A1 offenbart ein Halbleiterbauteil mit einem Chip, Harzelementen, die auf dem Chip angeordnet sind, und einer Schutzschicht, die auf dem Chip und den Harzelementen angeordnet ist. Das Halbleiterbauteil umfasst weiterhin Verdrahtungsschichten und externe Kontaktelemente auf den Harzelementen.
  • Die Druckschrift DE 101 05 351 A1 offenbart einen Halbleiterchip mit einer elastomeren Schutzschicht, in der domförmige elastomere Elemente eingebettet sind. Die elastomeren Elemente liegen an der Oberseite der elastomeren Schutzschicht frei und sind mit Kontaktanschlüssen zur Kontaktierung zu externen Kontaktelementen versehen.
  • Die Druckschrift DE 103 45 391 B3 offenbart ein Verfahren zur Herstellung von Halbleiterbauteilen, wobei Kontakterhebungen und ein Chip auf einem Träger angeordnet werden, Formmaterial auf dem Chip und den Kontakterhebungen abgeschieden wird, und Lotkugeln oder Kontakteinrichtungen auf den Kontakterhebungen angebracht werden.
  • Die Druckschrift DE 10 2006 005 645 A1 offenbart ein Verfahren zur Herstellung einer Halbleiteranordnung, wobei elektrisch leitende Kontaktelemente und ein Chip auf einem Substrat angeordnet werden, Formmaterial auf dem Chip und den Kontaktelementen abgeschieden wird, und die Kontaktelemente mit Kontakteinrichtungen versehen werden.
  • Die Einführung von Ball Grid Array (BGA) und anderen Array-Verbindungstechnologien in den letzten 20 Jahren hat seither der Halbleiterkapselungsindustrie geholfen, vielen der Bedürfnisse gerecht zu werden. Aus diesen und anderen Gründen bestehen immer noch andauernde Bemühungen, die Array-Verbindungstechnologie zu verbessern.
  • Zusammenfassung
  • Folglich wird eine Halbleiteranordnung bereitgestellt, umfassend einen Halbleiterchip; einen den Halbleiterchip abdeckenden Formkörper (molded body), wobei der Formkörper ein Feld (Array) aus Aussparungen in einer ersten Oberfläche des Formkörpers umfasst; erste Kontaktelemente; und elastische Elemente in den Aussparungen, welche die ersten Kontaktelemente mit dem Formkörper verbinden.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis der vorliegenden Erfindung zu geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil derselben. Die Zeichnungen zeigen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres ersichtlich, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1A und 1B offenbaren schematisch zwei Ansichten von Querschnitten einer an eine Leiterplatte (Printed Circuit Board) angelöteten Halbleiteranordnung entlang den Achsen 1A-1A' und 1B-1B';
  • 2A und 2B offenbaren schematisch zwei orthogonale Querschnitte einer Ausführungsform mit ersten Kontaktelementen und elastischen Elementen, welche die ersten Kontaktelemente mit einem Formkörper verbinden, in dem ein Halbleiterchip untergebracht ist;
  • 3 offenbart schematisch einen orthogonalen Querschnitt einer weiteren Ausführungsform mit ersten Kontaktelementen und mit elastischen Elementen, welche die ersten Kontaktelemente mit einem Formkörper verbinden, in dem ein Halbleiterchip untergebracht ist, wobei die elastischen Elemente mit einer ersten Oberfläche des Formkörpers bündig sind;
  • 4 offenbart schematisch einen Querschnitt einer weiteren Ausführungsform wie in 3, mit dem Unterschied, dass die elastischen Elemente mechanisch mit den Aussparungen verriegelt sind;
  • 5A und 5B offenbaren schematisch Ansichten zweier orthogonaler Querschnitte einer weiteren Ausführungsform, die leitende Leitungen offenbart, welche die ersten Kontaktelemente elektrisch mit dem Halbleiterchip verbinden;
  • 6A und 6B offenbaren schematisch eine weitere Ausführungsform, wobei der Halbleiterchip erste Kontaktelemente umfasst, die mittels elastischer Elemente mit dem Formkörper verbunden sind, und zweite Kontaktelemente, die starr mit dem Halbleiterchip verbunden sind;
  • 7A bis 7H offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen, wobei Formmaterial über Halbleiterchips und über elastischen Elementen aufgebracht wird.
  • 8A bis 8G offenbaren schematisch eine weitere Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen, wobei elastische Elemente nach der Ausbildung eines Formkörpers ausgebildet werden.
  • 9A bis 9E offenbaren schematisch eine weitere Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen, wobei während des Ausformens Aussparungen in dem Formkörper ausgebildet werden.
  • Ausführliche Beschreibung
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen spezifische gezeigte und beschriebene Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Obwohl die Ausführungsformen Lotkugeln als Kontaktelemente zeigen können, liegt es zum Beispiel ohne weiteres im Fokus der Erfindung, dass die Kontaktelemente andere metallische Elemente sind, die an elektrische Kontakte eines Substrats gelötet oder geschweißt werden können, oder aus leitfähigen Polymeren oder gefüllten leitfähigen Polymeren wie isotrop leitfähigen Klebstoffen hergestellt sind, die mit Metall beklebt oder beschichtet und gelötet/geschweißt werden. Die vorliegende Anmeldung soll allgemein jegliche Anpassungen oder Varianten der hier besprochenen Ausführungsformen abdecken.
  • 1A und 1B zeigen schematische Ansichten zweier orthogonaler Querschnitte entlang den Achsen 1A-1A' und 1B-1B' durch ein elektronisches System bestehend aus einer Halbleiteranordnung 1, die über ein Feld (Array) von Lothöckern 12 an eine Leiterplatte 9 (PCB) gelötet ist. Es ist ersichtlich, dass die Halbleiteranordnung 1 einen Halbleiterchip 2, der in einem Formkörper 3 gehäust ist, und ein zweidimensionales Feld von Lothöckern 12 umfasst, welche die Halbleiteranordnung 1 mit der Leiterplatte 9 verbinden. In der Regel ist der Formkörper 3 so geformt, dass er eine kubische Form aufweist, mit einer flachen ersten Oberfläche 11, die der Leiterplatte 9 zugewandt ist, einer gegenüberliegenden zweiten Oberfläche 13, die der Leiterplatte 9 abgewandt ist, und Seitenflächen, welche die erste und die zweite Oberfläche 11, 13 verbinden. Das zweidimensionale Feld von Lothöckern 12 wird an der flachen ersten Oberfläche 11 des Formkörpers 3 angebracht. Die Verwendung eines zweidimensionalen Felds von Lothöckern auf der ersten Oberfläche 11 ermöglicht eine hohe Eingangs-/Ausgangskanaldichte.
  • Das Feld von Lothöckern 7 auf der ersten Oberfläche 11 des Formkörpers 3 kann zwei Zwecken dienen: (a) wenn die Lothöcker 12 elektronisch mit der integrierten Schaltung in dem Halbleiterchip 2 verbunden sind, können die Lothöcker 12 die elektrische Verbindung zwischen der integrierten Schaltung und der Schaltung auf der PCB 9 bereitstellen und (b) das Feld von Lothöckern 12 stellt eine mechanische Verbindung bereit, um die Halbleiteranordnung 1 starr auf der Leiterplatte 9 zu halten.
  • 1A und 1B offenbaren auch mechanische Kräfte, die durch Pfeile F angezeigt werden, die auf die Lothöcker 12 wirken, wenn sich die Leiterplatte 9 lateral aufgrund abweichender Wärmeausdehnungskoeffizienten (coefficients of thermal expansion (CTE)) der beteiligten Materialien zu einem höheren Grad als die Halbleiteranordnung 1 ausdehnt. Zum Beispiel beträgt der CTE von Silizium nur 3 × 10–6 1/K, während der CTE einer PCB im Bereich von 17 × 10–6 1/K liegt. Aufgrund der CTE-Unterschiede können Temperaturzyklen der Halbleiteranordnung während des Betriebs der Anordnung Scherkräfte an den Lothöckern erzeugen, welche die Lothöcker von dem Formkörper 3 wegbrechen können, wodurch ein Ausfall der Anordnungen verursacht werden kann. Die laterale Ausdehnung der FCB 9 in 1A wird durch einen mit CTE gekennzeichneten Doppelpfeil angegeben. Beim Abkühlen des elektronischen Systems wirken die Scherkräfte F natürlich in umgekehrten Richtungen.
  • Durch die verschiedenen Längen der Pfeile der verschiedenen Lothöcker 12 deutet 1B an, dass die Scherkräfte F umso größer sind, je weiter ein Lothöcker von den mittigen Lothöckern entfernt ist. Diese Beobachtung zeigt, dass das Risiko eines Brechens von Lothöckern umso größer ist, je größer die Fläche des Lothöckerfelds ist. Das Risiko eines Brechens von Lothöckern ist für diejenigen Lothöcker am größten, die sich an den äußeren Rändern des Lothöckerfelds befinden.
  • 2A und 2B offenbaren schematische Ansichten zweier orthogonaler Querschnitte entlang den Achsen 2A-2A' und 2B-2B' einer Ausführungsform einer Halbleiteranordnung 10 mit einem Halbleiterchip 2, einem Formkörper 3, der den Halbleiterchip 2 kapselt, einem Feld von in einer ersten Oberfläche 11 des Formkörpers 3 ausgebildeten Aussparungen 5, ersten Kontaktelementen 7 und elastischen Elementen 14 in den Aussparungen 5, die jeweils eines der ersten Kontaktelemente 7 mit dem Formkörper 3 verbinden.
  • Der Halbleiterchip 2 kann eine integrierte Schaltung, einen Sensor, ein mikroelektromechanisches System (MEMS), optische Komponenten oder eine beliebige andere funktionale Anordnung, die in den Halbleiterchip integriert ist, enthalten. In der Regel weist der Halbleiterchip 2 eine Dicke von einigen wenigen hundert Mikrometern und eine laterale Ausdehnung von einigen wenigen Millimetern oder Zentimetern in lateralen Richtungen (siehe 2B) auf.
  • Wie aus den 2A und 2B ersichtlich ist, wird der Halbleiterchip 2 durch den Formkörper 3 vollständig gekapselt. Die Kapselung von Halbleiterchips in einen Formkörper hilft beim Schutz der empfindlichen Oberflächen des Chips vor schädlichen Umgebungseinflüssen wie Feuchtigkeit, Kratzern und Chemikalien. Typischerweise, wie später ausführlicher erläutert werden wird, ist der Formkörper 3 aus heißflüssigem Formmaterial gebildet, das unter Druck in eine Form eingeführt ist, in die der Chip 2 eingelegt wurde. Während der Abkühlung erhärtet sich das Formmaterial, um die Gestalt der Form anzunehmen.
  • Im Fall von 2A und 2B ist der Formkörper 3 kubisch mit einem Feld von zehn säulenartig geformten Aussparungen 5 auf seiner ersten Oberfläche 11. Im allgemeinen ist die erste Oberfläche 11 eine flache Oberfläche, die genügend Platz zum Platzieren eines zweidimensionalen Felds von ersten Kontaktelementen 7 darauf bereitstellt. Man beachte, dass sich der Ausdruck „Feld von Aussparungen” auch auf zweidimensionale Felder beziehen kann, in denen Elemente fehlen. Das Formmaterial kann ein Polymer sein, z. B. ein Epoxidharz, das zur CTE-Justierung ein Füllmaterial, z. B. Siliziumoxid, und andere Komponenten enthalten kann, wie organische Härtungsmittel, Trennmittel, Haftmittel, feuerhemmende Mittel usw. Die Wahl der richtigen Formmaterialmischung und die Details des Formprozesses hängen von der Anwendung ab und sind in der Technik wohlbekannt.
  • Die elastischen Elemente 14 verbinden jeweils mechanisch ein erstes Kontaktelement 7 mit dem Formkörper 5. Während die elastischen Elemente aus elektrisch isolierendem Material hergestellt werden können, werden die ersten Kontaktelemente 7 aus leitendem Material hergestellt, um elektrischen Kontakt mit der Außenwelt, z. B. einer PCB-Platte, herzustellen. Vorzugsweise bestehen die ersten Kontaktelemente 7 aus einem Metall oder einer Legierung, das bzw. die an die leitenden Leitungen etwa einer Leiterplatte gelötet oder geschweißt werden kann. Zum Beispiel können die ersten Kontaktelemente 7 Schichtelemente aus Kupfer oder Zinn, Lothöcker aus Lotmaterialien wie Pb/Sn und dergleichen sein. Die ersten Kontaktelemente können über den elastischen Elementen 14 aufgewachsen, abgelagert oder platziert werden. Wenn sich die elastischen Elemente 14 zwischen dem Formkörper 3 und den ersten Kontaktelementen 7 befinden, können die Scherkräfte zwischen der Halbleiteranordnung 10 und dem Substrat, auf dem die Halbleiteranordnung 10 montiert ist (in den 2A–B nicht gezeigt), absorbiert werden, um die ersten Kontaktelemente 7 vor einem Wegbrechen von dem Formkörper 3 zu schützen. Wie bereits im Zusammenhang mit den 1A und 1B erwähnt wurde, können Scherkräfte an den ersten Kontaktelementen 7 während des Betriebs der Anordnung aufgrund verschiedener CTE der Halbleiteranordnung und des Substrats, auf dem das Substrat montiert wird, auftreten.
  • Die Aussparungen 5 in dem Formkörper 3 stellen einen großen Grenzflächenbereich bereit, mit dem die elastischen Elemente 14 verbunden werden können. Ein großer Grenzflächenbereich gewährleistet eine gute Adhäsion des elastischen Elements an dem ausgeformten Körper 3. Die Innenwände der Aussparungen 5, welche die jeweiligen elastischen Elemente 14 einschließen, stellen ferner sicher, dass die elastischen Elemente 14 nicht von dem ausgeformten Körper 3 wegbrechen können, wenn Scherkräfte auf die ersten Kontaktelementen 7 wirken. Aus diesem Grund ist es nützlich, wenn die elastischen Elemente 14 formschlüssig zur Form der jeweiligen Aussparungen sind.
  • Man beachte, dass abhängig von der Tiefe, dem Umfang und der Form der Aussparungen der Ausdruck „Aussparung” für viele verschiedene Arten von Aussparungen stehen kann. Sie können Löcher, Hohlräume, Gräben, Vertiefungen, oder Öffnungen sein.
  • Die elastischen Elemente 14 können ein Körper aus einem beliebigen Material sein, das elastisch genug ist, um ein Wegbrechen des ersten Kontaktelements 7 von dem Formkörper 3 unter thermomechanischer oder mechanischer Spannung zu verhindern. Im allgemeinen wird bevorzugt, dass der Elastizitätsmodul des Materials kleiner als 50 MPa ist. Für hohe Zuverlässigkeit oder große Gehäusegrößen (z. B. größer als 40 mm2) kann das Elastizitätsmodul unter 15 MPa liegen. Weitere Kriterien für die Auswahl des Materials der elastischen Elemente 14 können sein: (a) gute Adhäsion des elastischen Elementmaterials an dem Formkörper; (b) gute Adhäsion des ersten Kontaktelementmaterials an den elastischen Elementen; und (c) insgesamte Prozesskompatibilität des elastischen Elementmaterials während der Herstellung der Halbleiteranordnung. Bei der Ausführungsform der 2A und 2B bestehen die elastischen Elemente 14 aus Silikon, das ein Elastizitätsmodul von typischerweise 3 MPa bis 15 MPa und bis zu ungefähr 50 MPa aufweisen kann. Das Elastizitätsmodul des elastischen Materials kann abhängig von der benötigten Flexibilität, Zuverlässigkeit oder Gehäusegröße gewählt werden. Arten der Implementierung der elastischen Silikonelemente 14 in den Aussparungen werden später ausführlicher erläutert.
  • Die Größen der elastischen Elemente 14 hängen im allgemeinen von den Kontaktelement-Abstandsanforderungen und von den erwarteten Scherkräften ab, die während der Herstellung, der Montage oder des Betriebs der Anordnung auf die Kontaktelemente wirken. Die erwarteten Scherkräfte hängen ihrerseits von der Größe des Kontaktelementfelds, von den Durchmessern der Kontaktelemente, von den CTE-Werten der beteiligten Materialien usw. ab. Wenn die Kontaktelemente Lothöcker sind, liegt der Abstand zwischen den Lothöckern typischerweise im Bereich von 500–2000 Mikrometer, während der Durchmesser der Lothöcker 12 typischerweise im Bereich von 300–1000 Mikrometer liegt. Die elastischen Elemente 14, die in den 2A und 2B eine säulenartige Form aufweisen, können ferner einen Säulendurchmesser aufweisen, der größer als der Durchmesser der Lotkugeln 12 ist. Dies hilft bei der mechanischen Entkopplung der Lothöcker 12 von dem Formkörper 3. Gleichzeitig werden die Säulen so ausgewählt, dass sie kleiner als der Abstand der Lotkugeln sind, um zu vermeiden, dass sich benachbarte elastische Elemente 14 berühren. Ferner ist die Höhe der elastischen Elementsäulen in den 2A und 2B etwa so groß wie der Durchmesser elastischer Elementsäulen. Es besteht jedoch keine Einschränkung bezüglich der Höhe der elastischen Elementsäulen, solange die Scherkräfte ausreichend absorbiert werden können.
  • Es sollte beachtet werden, dass in den 2A und 2B etwa die Hälfte des Volumens jedes elastischen Elements 14 aus der ersten Oberfläche 11 des Formkörper 3 hervorsteht. Indem man die elastischen Elemente 14 von den ersten Oberflächen 11 hervorstehen lässt, ist der Abstand zwischen dem Formkörper 3 und dem Substrat (in den 2A und 2B nicht gezeigt), an das die Halbleiteranordnung angelötet wird, größer im Vergleich zu Systemen, bei denen die elastischen Elemente 14 nicht hervorstehen. Ein größerer Abstand kann dabei helfen, die Scherkräfte besser zu absorbieren. Diese Beobachtung kann benutzt werden, um das Hervorstehen der elastischen Elemente 14 aus der ersten Oberfläche 11 so anzupassen, dass eine beliebige gegebene Scherkraftanforderung bewältigt werden kann, ohne dass die Lothöcker 12 brechen.
  • Die ersten Kontaktelemente in den 2A und 2B können bleifreie Lothöcker sein. Die ersten Kontaktelemente 7 können jedoch auch leitende Schichtelemente sein, die aus einem beliebigen leitfähigen Material, z. B. Metallen oder Verbindungen wie z. B. Kupfer, Zinn, Zinn-Blei oder Palladium, bestehen, die an eine Leiterplatte gelötet werden können, Metallkugeln aus Kupfer, Zinn, leitfähigem Polymer oder metallbeschichtetem Polymer, Bolzen aus Kupfer, Aluminium oder Gold oder Pfosten aus Kupfer oder jedem anderen Material usw.
  • Die 3 und 4 offenbaren Querschnitte weiterer Ausführungsformen der Halbleiteranordnungen 20, 30. Die Ausführungsform der 3 kann mit der Ausführungsform der 2A und 2B identisch sein, mit dem Unterschied, dass die elastischen Elemente 14 mit der ersten Oberfläche 11 des Formkörpers 3 bündig sind. Mit der ersten Oberfläche 11 bündige elastische Elemente 14 ermöglichen eine effiziente Art der Herstellung, wie später in der Beschreibung beschrieben werden wird.
  • Anstelle der säulenförmigen elastischen Elemente 14 in den 2A und 2B weisen die elastischen Elemente 14 der Halbleiteranordnung 20 ferner eine Form eines abgeschnittenen Kegels auf, wobei die Basis des Kegels mit der ersten Oberfläche 11 bündig ist. Einer der Vorteile dieser Geometrie besteht darin, dass es leicht ist, die elastischen Elemente 14 in den Aussparungen 5 einzuführen. Ferner kann die große Fläche der Kegelbasis ein großes Kontaktelement 12 halten, ohne dass das Kontaktelement 12 den Formkörper 3 berührt. Es wird bevorzugt, dass die ersten Kontaktelemente 7 Lothöcker 12 sind.
  • Die Ausführungsform der 4 kann mit der Ausführungsform der 3 identisch sein, mit der Ausnahme, dass die elastischen Elemente 14 nach unten zeigen, statt dass der abgeschnittene Kegel nach oben zeigt. Ein Vorteil dieser Geometrie besteht darin, dass die elastischen Elemente 14 mechanisch mit dem Formkörper 3 verriegelt werden. Auf diese Weise werden die elastischen Elemente 14 sicher an dem Formkörper 3 befestigt, um starken Scherkräften zu widerstehen.
  • Die Ausführungsformen der 3 und 4 sollen nur einige der vielen Formen veranschaulichen, die für die elastischen Elemente 14 gewählt werden können. Während die 2A–B, 3 und 4 Aussparungen 5 und elastische Elemente 14 offenbaren, die einen rotationssymmetrischen Querschnitt aufweisen, können die Aussparungen 5 und elastischen Elemente 14 natürlich auch Querschnitte aufweisen, die rechteckig, kubisch oder eine beliebige andere Form aufweisen, die für eine gegebene Anwendung oder einen gegebenen Herstellungsprozess geeignet ist. Während Vorteile bestehen, wenn die elastischen Elemente 14 formschlüssig mit den Aussparungen sind, können Umstände vorliegen, in denen die elastischen Elemente 14 die Aussparungsvolumen nur teilweise füllen.
  • 5A und 5B offenbaren schematische Ansichten zweier orthogonaler Querschnitte entlang den Achsen 5A-5A' und 5B-5B' einer weiteren Ausführungsform einer Halbleiteranordnung 40 mit einem Halbleiterchip 2, einem Formkörper 3, der den Halbleiterchip 2 kapselt, einem Feld von Aussparungen 5 in einer flachen ersten Oberfläche 11 des Formkörpers 3. Ferner umfasst die Halbleiteranordnung 40 erste Kontaktelemente 7 und elastische Elemente 14 in den Aussparungen 5, die jeweils eines der ersten Kontaktelemente 7 mechanisch mit dem Formkörper 3 verbinden. Form und Material des Formkörpers 3, der Lothöcker 12, des Halbleiterchips 2 und der elastischen Elemente 14 können dieselben wie in den 2A, 2B, 3 und 4 offenbart sein. Die Ausführungsform der 5A und 5B unterscheidet sich jedoch insofern von den vorherigen Ausführungsformen, als die erste Hauptseite 104 des Halbleiterchips 2 frei von Formmaterial gelassen wird. Stattdessen bedeckt der Formkörper 3 nur die zweite Hauptseite 105 und die Seitenflächen des Halbleiterchips 2. Auf diese Weise werden die Verbindungselemente 102 frei von Formmaterial gelassen.
  • Die Ausführungsform der 5A und 5B unterscheidet sich ferner gegenüber den vorherigen Ausführungsformen insofern, als die erste Hauptseite 104 des Halbleiterchips 2 mit den elastischen Elementen 14 und der planaren ersten Oberfläche 11 des Formkörpers 3 bündig ist. Diese Gehäusegestaltung hat mehrere Vorteile, wobei einer davon darin besteht, dass die elastischen Elemente 14, die erste Oberfläche 11 des Formkörper 3 und die aktive Oberfläche 104 des Halbleiterchips 2 eine planparallele (koplanare) Ebene 111 bilden, auf der leitende Leitungen 122 ausgebildet werden können, welche die Verbindungselemente 102 des Halbleiterchips 2 mit den Lothöckern 12 verbinden. Aufgrund der Planarität der planparallelen Ebene 111 können die leitenden Leitungen 122 unter Verwendung von hocheffizienten und präzisen Planartechnikprozessen ausgebildet werden, wie etwa Metallschichtablagerung, Lithographie und selektives Ätzen. Unter Verwendung von Planar-Dünnfilmtechnik können insbesondere leitende Leitungen mit einer minimalen Strukturgröße von weniger als zwanzig Mikrometer in lateralen Abmessungen und Dicken unter 1 μm, typischerweise 1 bis 7 μm, ausgebildet werden. Eine solche kleine nominale Strukturgröße ermöglicht die Produktion von tausenden von Verbindungsleitungen 122, welche die Verbindungselemente 102 des Halbleiterchips 2 mit möglicherweise tausenden von Kontaktelementen 7 in einer Schicht verbinden. Der Querschnitt der 5B, der in der planparallelen Ebene 111 genommen wird, veranschaulicht schematisch, wie fünf der zehn Lothöcker 12 elektrisch mit jeweiligen fünf der zehn Verbindungselemente 102 auf dem Halbleiterchip 2 verbunden sind.
  • Die 6A und 6B offenbaren schematische Ansichten zweier orthogonaler Querschnitte entlang den Achsen 6A-6A' und 6B-6B' einer weiteren Ausführungsform einer Halbleiteranordnung 50, die auf vielerlei Weise der aus den 5A und 5B ähnelt. Zusätzlich zu den ersten Kontaktelementen 7, die mittels der elastischen Elemente 14 elastisch mit dem Formkörper verbunden werden, umfasst die Halbleiteranordnung 50 jedoch auch zweite Kontaktelemente 17, die starr mit dem Halbleiterchip 2 verbunden sind. Auf diese Weise kann die aktive Chipfläche 104 (erste Hauptseite des Chips) für zusätzliche Eingangs-/Ausgangskanäle verwendet werden.
  • Zusätzlich zu den ersten und zweiten Kontaktelementen 7, 17 umfasst die Halbleiteranordnung 50 ferner auch dritte Kontaktelemente 27, die im Gegensatz zu den anderen Kontaktelementen starr mit dem Formkörper 3 verbunden sind. Man beachte, dass nur die äußere Zeile und Reihe des Felds von Kontaktelementen mit den elastischen Elementen 14 verbunden ist. Der Grund dafür besteht darin, dass die thermomechanisch erzeugten Scherkräfte an den Kontaktelementen an den äußeren Kontaktelementen eines Kontaktelementfelds am größten sind. Deshalb kann es ausreichen, nur die äußere Kontaktelementzeile und Reihe des Felds elastisch mit dem Formkörper 3 zu verbinden, während in dem mittleren Bereich des Felds von Kontaktelementen eine starre Verbindung des Formkörpers 3 mit dem Substrat bevorzugt werden kann, um bessere Systemrobustheit bereitzustellen.
  • Die 7A bis 7H offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen. Die 7A offenbart einen Träger 101, auf dem Halbleiterchips 2 und elastische Elemente 14 platziert werden können. Im Prinzip kann der Träger 101 ein beliebiger Träger sein, der als Basis zum Platzieren und Formen von Halbleiterchips 2 verwendet werden kann. Zum Beispiel kann es sich bei dem Träger 101 um ein unteres Stück einer Gussform, einer Folie, auf der die Chips positioniert und geformt werden, oder um ein Klebeband mit Thermoablöseigenschaften handeln.
  • Bei der vorliegenden Ausführungsform nehmen wir an, dass der Träger 101 ein (in 7A nicht gezeigtes) doppelseitiges Klebeband mit Thermoablöseigenschaften ist, das auf eine flache Platte laminiert wird. Das doppelseitige Klebeverhalten des Bands stellt sicher, dass das Band von der flachen Platte sicher festgehalten wird und dass die einzelnen Halbleiterchips 2 und elastischen Elemente 14 sicher mit hoher Genauigkeit, z. B. mit einer räumlichen Genauigkeit von etwa 10–15 Mikrometer (siehe 7B) auf vordefinierten Positionen platziert werden können. Man beachte, dass die einzelnen Chips 2 auf den Kopf stehend auf dem Träger 101 platziert werden, d. h. die ersten Hauptseiten 104 der Chips 2, welche die Verbindungselemente 102 (und den aktiven Bereich des Chips) umfassen, zeigen nach unten in einer dem Träger 101 zugewandten Richtung. Gewöhnlich werden die Chips 2 einem verarbeiteten und zerteilten Wafer entnommen, von einem Bestückungs(Pick-and-Place)-Automaten aufgegriffen und auf dem Träger 101 platziert.
  • Die elastischen Elemente 14 in 7B sind vorgefertigte Elemente aus Silikon oder jedem anderen Elastomer. Als Alternative können die vorgefertigten Elemente aus thermoplastischen oder duroplastischen Materialien sein. Man beachte, dass die elastischen Elemente durch Zusatz elastischer Materialien derselben oder einer anderen Materialfamilie elastischer gemacht werden können. Das Material kann auch ein Schaum sein. Bei dem vorliegenden Beispiel weisen die elastischen Elemente 14 eine einem abgeschnittenen Kegel ähnliche Form mit einem Basisdurchmesser von etwa 500 Mikrometer und einer Höhe von etwa 200 Mikrometer auf. Typischerweise ist der Basisdurchmesser des elastischen Elements (typischerweise um 10–20%) größer als der Felddurchmesser, woran das Kontaktelement angebracht wird. Bei verschiedenen Gehäusegrößen kann die Zuverlässigkeit durch Anpassung der Größe der elastischen Elemente angepasst werden. Bei kleinen Gehäusen ist die Größe des elastischen Elements weniger als 10% größer als das Feld (sogar kleiner), für sehr große Gehäuse kann die Größe der elastischen Elemente mehr als 20% größer als das Feld sein. Die Dicke des elastischen Elements kann im Bereich von 20 μm bis zur Chipdicke liegen. Mit der kegelartigen Form besitzen die elastischen Elementen 14 ausreichend Basisoberfläche, um sicher an dem doppelseitigen Klebeband des Trägers 101 zu haften. Es kann auch jede andere Form aufweisen.
  • Die 7C offenbart schematisch den Aufbau der 7B nach dem Formen der Halbleiterchips 2 in einem Formpressprozess. Bei einem Formpressprozess wird eine flüssige Formungszusammensetzung, z. B. ein Polymer oder Harz usw., über den Halbleiterchips verteilt, die auf dem Träger positioniert sind. Danach wird ein oberer Hohlraum nach unten in Richtung des Trägers bewegt, um den Hohlraum zu schließen, wobei das Formmaterial verteilt wird, bis der Hohlraum vollständig gefüllt ist. Während der Abkühlung des Formmaterials auf Zimmertemperatur erhärtet sich das Formmaterial, um zu dem Formkörper 3 zu werden.
  • Die 7C offenbart den Formkörper 3, der die zweite Hauptseite 105 und die Seiten der Halbleiterchips 2 und die elastischen Elemente 14 überdeckt, aber aufgrund der sicheren Anbringung der ersten Hauptseiten 104 des Halbleiterchips 2 an dem Träger 101 die ersten Hauptseiten 104 und die Verbindungselemente 102 frei von Formmaterial lässt.
  • Im allgemeinen kann der Formkörper 3 jede Form aufweisen. Für die vorliegende Ausführungsform wird jedoch angenommen, dass der Formkörper 3 durch eine Form mit einem Hohlraum geformt wurde, der eine Höhe und die laterale Ausdehnung eines standardmäßigen Halbleiterwafers aufweist. Zum Beispiel kann der Durchmesser 8 oder 12 Zoll (200 mm oder 300 mm) und die Höhe typischerweise 500 bis 800 Mikrometer betragen. Mit einer solchen Größe bilden der Formkörper 3, die elastischen Elemente 14 und die Halbleiterchips 2, die von dem Formkörper 3 überdeckt werden, einen „rekonstituierten (reconstituted) Wafer” 160, auf dem mit Standard-Waferverarbeitungsgeräten in geeigneter Weise zusätzliche Schichten abgelagert oder strukturiert werden können.
  • Es sollte beachtet werden, dass das Formen auch durch ein traditionelleres Verfahren erfolgen kann, das als Spritzpressen bekannt ist, wobei es sich um eine vielfach verwendete Technik zur Häusung von elektronischen Anordnungen handelt. Das Prinzip dieser Technik basiert auf einer thermisch verflüssigten Formungszusammensetzung, die unter Druck in einen vorgeformten Hohlraum geleitet wird.
  • Die 7D offenbart schematisch den Formkörper 3, nachdem der Träger 101 von dem Formkörper 3 abgelöst wurde. Die Ablösung kann in geeigneter Weise durch Erwärmung des Thermoablösebands ausgeführt werden. Nach der Ablösung werden die erste Hauptoberfläche 104 des Halbleiterchips 2, die Verbindungselemente 102 sowie die Basen der elastischen Elemente 14 nach außen freigelegt, da kein Formmaterial die drei überdeckt. Insbesondere bilden die freigelegte erste Hauptoberfläche 104 des Halbleiterchips 2, die Basen der elastischen Elemente 14 und der Formkörper 3 eine flache planparallele Ebene 111. Wie oben erwähnt bilden mit dem Entfernen des Trägers 101 der Formkörper 3, die elastischen Elemente 14 und die Halbleiterchips 2, die in den Formkörper 3 eingebettet sind, einen „rekonstituierten Wafer” 160.
  • Die 7E offenbart schematisch den rekonstituierten Wafer 160, nachdem er verarbeitet wurde, um die Lothöcker 12 auf den elastischen Elementen 14 zu erhalten, und eine Umverdrahtungsschicht (redistribution layer), welche die Verbindungselemente 102 des Halbleiterchips 2 elektrisch mit jeweiligen Lothöckern 12 verbindet. Die Umverdrahtungsschicht in der 7E umfasst leitende Leitungen 122, die elektrischen Verbindungen zwischen den Verbindungselementen 102 und den Lothöckern 12 bereitstellen, Elemente einer Isolationsschicht 124, welche die Oberflächen der Halbleiterchips 2 selektiv von den Leitungsleitungen 122 isolieren, und eine Lotstopschicht 126 zur Formung der Lothöcker 12 an den richtigen Positionen.
  • Die 7F offenbart schematisch den Formkörper der 7E nach dem Sägen zum Trennen des rekonstituierten Wafers 160 in getrennte Halbleiteranordnungen 60. Der Sägeprozess ist ein in der Technik wohlbekannter Standardprozess. Man beachte, dass der Sägeprozess nach der Formung und nach dem Aufbringen der Lothöcker 12 auf die Halbleiteranordnungen 60 durchgeführt wird. Auf diese Weise ist es möglich, den Formprozess und die Aufbringung der Lothöcker auf Waferniveau auszuführen, d. h. als ein Batch-Prozess, bei dem viele Halbleiteranordnungen parallel hergestellt werden.
  • Die 7G offenbart einen vergrößerten Ausschnitt der Ausführungsform der 7F vergrößert, um die Struktur des Formkörpers 3 der 7F in der Umgebung der elastischen Elemente 14 ausführlicher schematisch darzustellen. Wie aus der 7G ersichtlich ist, ist das elastische Element 14 formschlüssig mit der Aussparung 5 des Formkörpers 3 pressgepasst, dass die Grenze der Aussparung 5 und des elastischen Elements 14 übereinstimmen. Dies ist auf die Tatsache zurückzuführen, dass die elastischen Elemente 14 auf dem Träger 101 platziert wurden, bevor flüssiges Formmaterial über den Halbleiterchips 2 und den elastischen Elementen 14 aufgebracht wurde. Das flüssige Formmaterial war in der Lage, die elastischen Elemente 14 auf eine formschlüssige Art einzuschließen.
  • Die 7G offenbart ferner, dass die Basis der kegelförmigen elastischen Elemente 14 und die Unterseite des Formkörpers 3 miteinander bündig sind. Dies ist auf die Tatsache zurückzuführen, dass die elastischen Elemente 14 (und die Halbleiterchips 2) auf einem flachen Träger platziert wurden, bevor Formmaterial über den elastischen Elementen 14 und den Halbleiterchips 2 aufgebracht wurde. Die 7G offenbart ferner, dass nach der Trennung des Trägers 101 von dem Formkörper 3 eine Isolationsschicht 124 über der Oberfläche des Formkörpers 3 und den Halbleiterchips 2 aufgebracht wurde. Die Isolationsschicht 124 soll die leitenden Leitungen 122 überall dort, wo es notwendig ist, elektrisch von dem Halbleiterchip 2 isolieren. Bei dieser Ausführungsform wurde die Isolationsschicht 124 typischerweise durch Verwendung von Dünnfilmtechniken auf dem Waferniveau aufgebracht und strukturiert, aber auch Druck- oder Jetting-Technologien wären möglich. Dünnfilmtechniken ermöglichen durch Verwendung von Sputter-Prozessen, Aufschleuderprozessen, Aufdampfung, Photolithographie, Ätzung und anderen bekannten Prozessen die Herstellung von sehr feinen Strukturen auf einem Wafer. Die minimale Strukturgröße der Isolationsschicht 124 kann typischerweise sogar nur 10–20 Mikrometer (laterale Größe) betragen, während die Dicke der Isolationsschicht 124 typischerweise im Bereich von 5 bis 15 Mikrometer liegt. Für die Isolationsmaterialien verwendete Materialien sind Polymere, wie Polyimide, Epoxidharze, BCB oder PBOs oder andere bekannte dielektrische Materialien. Im Fall der 7G wurde die Isolationsschicht 124 in den Bereichen der Verbindungselemente 102 der Halbleiterchips 2 und in den Bereichen der elastischen Elemente 14 geöffnet.
  • Die 7G offenbart ferner leitende Leitungen 122, die auf der Isolationsschicht 124 aufgebracht sind. Die leitenden Leitungen 122 wurden aus einer Schicht aus leitendem Material, z. B. Aluminium, Kupfer oder Stapeln von Metallen, z. B. CuNiAu, geätzt. Die Dicke der leitenden Leitungen beträgt typischerweise 1 bis 7 Mikrometer. Die leitenden Leitungen 122 bedecken die Öffnungen in der Isolationsschicht 12 völlig. Auf diese Weise wird eine gute elektrische Verbindung zwischen den Verbindungselementen 102 der Halbleiterchips 2 und der jeweiligen leitenden Leitung 122 hergestellt. Wie in der 7G gezeigt, bilden ferner in dem Bereich der Basis der elastischen Elemente 14 die leitenden Leitungen 122 eine Basis für die Lothöcker 12, die während der folgenden Verarbeitungsschritte auszubilden sind. Die leitenden Leitung 122 können als UBM (”under bump metallization”) verwendet werden. Als Alternative können zusätzliche (in 7G nicht gezeigte) UBM-Schichten über der Basis der leitenden Leitungen 122 aufgebracht werden, um Diffusion, Oxidation und andere chemische Prozesse in der Grenzflächenbereich der Lothöcker 12 und der leitenden Leitungen 122 zu verhindern. Die UBM kann aus einer leitenden Adhäsionsschicht, einer leitenden Benetzungsschicht und/oder einer leitenden Oxidationsgrenzschicht bestehen.
  • Die 7G offenbart ferner die Lotstopschicht 126, eine isolierende Schicht mit Öffnungen in den Lothöcker-Basisbereichen, die über der leitenden Schicht 122 aufgebracht wird. Die Lotstopschicht 126 kann aus Polymeren, wie Polyimid, Epoxidharzen, BCB, PBOs oder anderen bekannten dielektrischen Materialien bestehen und weist eine Dicke von typischerweise einigen wenigen Mikrometern auf. Die Lotstopschicht 126 verhindert eine laterale Ausdehnung von Lotmaterial über der Oberfläche der Umverdrahtungsschicht beim Aufbringen von Lotmaterial, z. B. Pb/Sn, über den leitenden Leitungen. Die Lotstopschicht 126 hilft ferner dabei, die leitenden Leitungen vor einem elektrischen Kontakt mit der Außenseite der Halbleiteranordnung zu isolieren.
  • Die 7G offenbart ferner einen auf der leitenden Leitung 122 über dem elastischen Element 14 ausgebildeten Lothöckern 12. Es wird bevorzugt, dass der Lothöcker 12 und das elastische Element 14 um dieselbe Achse zentriert werden, um den Lothöcker 12 die höchstmögliche mechanische Flexibilität in Bezug auf den Formkörper 3 zu geben.
  • Die 7H offenbart schematisch, wie das elastische Element 14 dabei hilft, auf de Lothöcker wirkende Scherkräfte F zu absorbieren. Aufgrund der Fähigkeit der elastischen Elemente 14, sich unter Druck zu deformieren, kann der starre Lothöcker 12 in das ursprüngliche Volumen der elastischen Elemente 14 eindringen, um in die Richtung der Scherkraft gebogen zu werden. Auf diese Weise kann sich die zum Wegbrechen eines Lothöckers von dem Formkörper notwendige Kraft nicht so leicht wie bei Abwesenheit der elastischen Elemente 14 aufbauen. Man beachte, dass die leitenden Leitungen 122 und die Isolationsschicht 124 aufgrund ihrer Dünnschichtstrukturen elastisch genug sind, um sich der Deformation anzupassen, welche die Scherkraft F an den elastischen Elementen 14 verursacht.
  • Die 8A bis 8H offenbaren schematisch eine weitere Ausführungsform eines Verfahrens zum Herstellen einer Halbleiteranordnung. Auf vielerlei Weise ist das Verfahren dasselbe wie bei der Ausführungsform der 7A bis 7F erläutert. Für dieselben Merkmale in den Zeichnungen wird deshalb dieselbe Beschriftung verwendet. Im Gegensatz zu den 7A bis 7F werden die Aussparungen 5 und die elastischen Elemente 14 jedoch in dem Formkörper 3 ausgebildet, nachdem die Halbleiterchips 2 ausgeformt wurden.
  • Die 8A entspricht der 7B, mit der Ausnahme, dass keine elastischen Elemente 14 auf dem Träger 101 platziert sind. Die 8B entspricht der 7C. Wie für die 7C beschrieben, wird über den Halbleiterchips 2 Formmaterial aufgebracht, um den Formkörper 3 zu bilden. Die 8C offenbart den Formkörper 3, nachdem der Träger von dem Formkörper 3 entfernt wurde, wie für die 7D beschrieben. Nach dem Entfernen bilden die Halbleiterchips 2 und der Formkörper 3 einen rekonstituierten Wafer 160, wobei die ersten Hauptseiten 104 der Halbleiterchips 2 nach außen freigelegt sind. Die freigelegten ersten Hauptseiten 104 bilden eine planparallele Ebene 111 mit dem Formkörper 3.
  • Die 8D offenbart schematisch den Formkörper 3, nachdem die Aussparungen 5 oder Löcher wahlweise zu einer photolithographisch strukturierten Maske 112 in den Formkörper 3 auf der planparallelen Ebene 111 geätzt wurden. Die Durchmesser und Tiefen der Aussparungen 5 sind, abhängig von der Anwendung, vergleichbar mit der Geometrie der in den Aussparungen 5 auszubildenden elastischen Elemente 14.
  • Die 8E offenbart schematisch den Formkörper 3 der 8D nach dem Entfernen der Maske 112. Der verbleibende Formkörper 3 stellt einen rekonstituierten Wafer 160 mit Aussparungen 5 dar, die bereit sind, mit elastischem Material 14a gefüllt zu werden.
  • Es gibt mehrere Möglichkeiten, die Aussparungen mit elastischem Material zu füllen. Die 8F offenbart eine Ausführungsform, wobei das elastische Material 14a (z. B. Silikon oder jedes andere Elastomer-, thermoplastisches oder duroplastisches Material) selektiv durch ein Verteilungswerkzeug (dispensing tool) 131 in einem Standard-Tintenstrahl-Prozess in die Aussparungen 5 abgegeben wird. Nach dem Füllen der Aussparungen mit dem elastischen Material 14a wird das elastische Material gewöhnlich erhitzt, z. B. bis auf 180°, oder bestrahlt, um sich zu verfestigen und an den Aussparungswänden zu haften. Ein in der Technik bekanntes Silikonmaterial ist z. B. ElastosilTM der Firma Wacker.
  • Als Alternative kann das elastische Material 14a durch wahlweises Aufbringen des elastischen Materials zur photolithographisch strukturierten Maske 112 (siehe 8D) in die Aussparungen 5 gefüllt werden, oder wahlweise zu einer Vorlage (Siebdruck), deren Öffnungen zu den Aussparungen 5 ausgerichtet sind. Nach dem Aufbringen des selektiven Materials 14a wird die Maske oder Vorlage entfernt, um nur die mit dem elastischem Material 14a überdeckten Aussparungen 5 zurückzulassen (siehe 8F). Nach der Verfestigung verwandelt sich das elastische Material 14a in die elastischen Elemente 14. Man beachte, dass in 8F die Form der elastischen Elemente 14 die einer Säule ist, die mit der Form der in den Formkörper 3 geätzten Aussparungen 5 entspricht.
  • Die Verarbeitungsschritte nach der Strukturierung der elastischen Elemente 14 sind identisch zu denen in den 7E und 7F gezeigten. Die 8G offenbart schematisch den rekonstituierten Wafer 160 der 8F, nachdem eine (die Isolationsschicht 124, die leitende Schicht 122 und die Lotstopschicht 126 umfassende) Umverdrahtungsschicht über der planparallelen Ebene 111 aufgebracht wurde, nachdem die Lothöcker 12 über den elastischen Elementen 14 aufgebracht wurden und nachdem der rekonstituierte Wafer in getrennte Halbleiteranordnungen 70 zersägt wurde.
  • Die 9A bis 9F offenbaren schematisch eine weitere Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen. Auf vielerlei Weise ist das Verfahren dasselbe wie in der Ausführungsform der 7A bis 7F erläutert. Im Gegensatz zu den 7A bis 7F werden die Aussparungen 5 jedoch mittels eines Trägers 101, der Vorsprünge 144 umfasst, die von der Oberfläche hervorstehen, auf der das Formmaterial aufzubringen ist, in dem Formkörper 3 ausgebildet. In den 9A bis 9F sind die Vorsprünge 144 konisch geformt, um kegelförmige Aussparungen in dem Formkörper 3 auszubilden, wenn Formmaterial über dem Träger aufgebracht wird (siehe 9B). Aus den vorhergehenden Erörterungen ist jedoch offensichtlich, dass die Form der Vorsprünge 144 auch andere Geometrien aufweisen kann, z. B. säulenartige Form, abgeschnittene Kegelform, kubisch usw.
  • Die Vorsprünge 144 können Teil des doppelseitigen Klebebands sein, das bei der Beschreibung der 7A–7F verwendet wurde. In diesem Fall ist es aufgrund der thermoablösbaren Eigenschaften des Bands leicht, den Formkörper 3 trotz der Vorsprünge 144 von dem Band zu entfernen. Als Alternative können die Vorsprünge 144 Teil einer Form sein, in der die Halbleiterchips 2 geformt werden.
  • Die 9B offenbart die Halbleiterchips 2, nachdem sie in dem Formkörper 3 geformt wurden. Bei dieser Ausführungsform besitzt wie bei der vorherigen Ausführungsformen die Form, die den Formkörper 3 gebildet hat, einen Hohlraum in Halbleiterwaferform, d. h. einer Höhe von typischerweise einigen wenigen hundert Mikrometern und einem Durchmesser von etwa. 200 mm oder 300 mm. Auf diese Weise kann ein rekonstituierter Wafer ausgebildet werden, der aus in eine Formmaterialmatrix eingebetteten Halbleiterchips 2 besteht.
  • Die 9C offenbart den Formkörper 3 nach seinem Entfernen von dem Träger 101, um zu einem rekonstituierten Wafer 160 zu werden. Falls der Träger 101 ein thermolösbares Band ist, wurde der Formkörper 3 durch eine Erwärmungsprozedur von dem Träger 101 entfernt. Wie bei den vorherigen Ausführungsformen besteht der rekonstituierte Wafer 160 aus dem Formkörper 3 und den Halbleiterchips 2, deren erste Hauptseiten 104 und Verbindungselemente 102 der nach außen freigelegt sind. Ferner bilden die ersten Hauptseiten 104 und der Formkörper 3 eine planparallele Ebene 111, die nur durch die kegelförmigen Aussparungen 5 unterbrochen wird.
  • Die 9D offenbart den rekonstituierten Wafer 160, nachdem die Aussparungen 5 mit elastischem Material gefüllt wurden, um elastische Elemente 14 in den Aussparungen 5 zu erhalten. Das Füllen der Aussparungen 5 mit elastischem Material kann genauso wie bei der Ausführungsform der 8A bis 8G beschrieben erfolgen. Wieder kann es sich bei dem elastischen Material um Silikon oder beliebige andere Elastomer-, thermoplastische oder duroplastische Materialien handeln.
  • Die Verarbeitungsschritte nach der Strukturierung der elastischen Elemente 14 sind mit den in den 7E und 7F und den 8F und 8G gezeigten identisch. Die 9E offenbart schematisch den Formkörper 3 der 9D, nachdem eine Umverdrahtungsschicht (bestehend aus der Isolationsschicht 124, der leitenden Schicht 122 und der Lotstopschicht 126) über der planparallelen Ebene 111 aufgebracht wurde, nachdem die Lothöcker 12 über den elastischen Elementen 14 aufgebracht wurden, und nachdem der rekonstituierte Wafer 160 gesägt wurde, um zu mehreren getrennten Halbleiteranordnungen 80 zu werden.

Claims (17)

  1. Halbleiteranordnung, umfassend: – einen Halbleiterchip; – einen den Halbleiterchip bedeckenden Formkörper, wobei der Formkörper ein Feld von Aussparungen in einer ersten Oberfläche des Formkörpers umfasst und die Aussparungen nicht durch den Formkörper hindurchreichen; – erste Kontaktelemente; und – elastische Elemente in den Aussparungen, welche die ersten Kontaktelemente mit dem Formkörper verbinden.
  2. Halbleiteranordnung nach Anspruch 1, wobei jedes erste Kontaktelement einen Lothöcker umfasst.
  3. Halbleiteranordnung nach Anspruch 1, ferner umfassend zweite Kontaktelemente, die starr mit dem Halbleiterchip verbunden sind.
  4. Halbleiteranordnung nach Anspruch 3, wobei die ersten Kontaktelemente und die zweiten Kontaktelemente eine gemeinsame Ebene zur Montage der Halbleiteranordnung an einem Träger definieren.
  5. Halbleiteranordnung nach Anspruch 1, wobei jedes elastische Element mit der Form seiner jeweiligen Aussparung formschlüssig ist.
  6. Halbleiteranordnung nach Anspruch 1, wobei die elastischen Elemente ein Elastizitätsmodul von weniger als 50 MPa aufweisen.
  7. Halbleiteranordnung nach Anspruch 1, ferner umfassend leitende Leitungen zum elektrischen Verbinden des Halbleiterchips mit den ersten Kontaktelementen.
  8. Halbleiteranordnung nach Anspruch 7, wobei sich die leitenden Leitungen über den Halbleiterchip und den Formkörper erstrecken.
  9. Halbleiteranordnung nach Anspruch 1, wobei die ersten Kontaktelemente mindestens ein Element der folgenden Gruppe umfassen: Lothöcker, Bolzenhöcker, Felder, Pfosten, Pfeiler, Kugeln aus leitfähiger Paste, Pastenhöcker, beschichtete Polymerkugeln und elektrisch leitende Vorsprünge.
  10. Halbleiteranordnung, umfassend: – einen Halbleiterchip umfassend Verbindungselemente auf einer ersten Hauptseite des Halbleiterchips; – einen den Halbleiterchip bedeckenden Formkörper, wobei der Formkörper mehrere Aussparungen umfasst und die Aussparungen nicht durch den Formkörper hindurchreichen; – elastische Elemente in den Aussparungen; – mit den elastischen Elementen verbundene erste Kontaktelemente; und – über dem Halbleiterchip und dem Formkörper aufgebrachte leitende Leitungen, wobei die leitenden Leitungen die ersten Kontaktelemente elektrisch mit den Verbindungselementen verbinden.
  11. Halbleiteranordnung nach Anspruch 10, wobei jedes erste Kontaktelement ein Lothöcker ist.
  12. Verfahren zum Herstellen von elektronischen Anordnungen, umfassend: Platzieren mehrerer Halbleiterchips und mehrerer elastischer Elemente auf einem Träger; Aufbringen von Formmaterial über den mehreren Halbleiterchips und der Mehrheit der elastischen Elemente derart, dass die Mehrheit der elastischen Elemente vollständig von Formmaterial bedeckt ist; und Ausbilden von Lothöckern über der Mehrheit der elastischen Elemente.
  13. Verfahren nach Anspruch 12, ferner umfassend ein Entfernen des Trägers von den mehreren Halbleiterchips und der Mehrheit der elastischen Elemente nach dem Aufbringen des Formmaterials über den Halbleiterchips und der Mehrheit der elastischen Elemente.
  14. Verfahren nach Anspruch 12, ferner umfassend das Aufbringen einer leitenden Schicht über mindestens zwei der Halbleiterchips, dem Formmaterial und der Mehrheit der elastischen Elemente.
  15. Verfahren nach Anspruch 14, wobei die Lothöcker über der leitenden Schicht ausgebildet werden.
  16. Verfahren nach Anspruch 13, ferner umfassend das Trennen der mehreren Halbleiterchips voneinander nach dem Aufbringen des Formmaterials über den Halbleiterchips und der Mehrheit der elastischen Elemente.
  17. Verfahren zum Herstellen elektronischer Anordnungen, umfassend: – Platzieren mehrerer Halbleiterchips auf einem Träger; – Aufbringen von Formmaterial über den mehreren Halbleiterchips, um einen Formkörper zu bilden; – Ausbilden von Öffnungen in dem Formkörper; – Abscheiden von elastischem Material in den Öffnungen; und – Ausbilden von Kontaktelementen über dem elastischen Material in den Öffnungen.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011085348B4 (de) * 2010-10-28 2014-12-04 Infineon Technologies Ag Integrierte Antennen in einem Waferebenengehäuse und Herstellungsverfahren dafür

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI339865B (en) * 2007-08-17 2011-04-01 Chipmos Technologies Inc A dice rearrangement package method
KR20100058345A (ko) * 2008-11-24 2010-06-03 삼성전자주식회사 카메라 모듈 형성방법
US8278749B2 (en) 2009-01-30 2012-10-02 Infineon Technologies Ag Integrated antennas in wafer level package
US9202769B2 (en) 2009-11-25 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming thermal lid for balancing warpage and thermal management
US8034661B2 (en) * 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
KR102081684B1 (ko) * 2014-08-26 2020-04-28 데카 테크놀로지 잉크 고유 식별자를 포함하는 패키지에 대한 프론트사이드 패키지 레벨 직렬화
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9985010B2 (en) * 2015-05-22 2018-05-29 Qualcomm Incorporated System, apparatus, and method for embedding a device in a faceup workpiece
US11094649B2 (en) 2020-01-21 2021-08-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10045043A1 (de) * 1999-09-13 2001-04-05 Sharp Kk Halbleiterbauteil und Verfahren zu dessen Herstellung
DE10125035A1 (de) * 2000-05-25 2001-12-06 Sharp Kk Halbleiterbauteil
DE10105351A1 (de) * 2001-02-05 2002-08-22 Infineon Technologies Ag Elektronisches Bauelement mit Halbleiterchip und Herstellungsverfahren desselben
DE10261410A1 (de) * 2002-12-30 2004-07-22 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
DE102006005645A1 (de) * 2005-09-15 2007-03-29 Infineon Technologies Ag Stapelbarer Baustein, Bausteinstapel und Verfahren zu deren Herstellung

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031191A (ja) 1998-07-15 2000-01-28 Mitsui High Tec Inc 半導体装置
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6118179A (en) * 1999-08-27 2000-09-12 Micron Technology, Inc. Semiconductor component with external contact polymer support member and method of fabrication
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
US6713880B2 (en) * 2001-02-07 2004-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same, and method for mounting semiconductor device
TW582100B (en) * 2002-05-30 2004-04-01 Fujitsu Ltd Semiconductor device having a heat spreader exposed from a seal resin
US7030010B2 (en) * 2002-08-29 2006-04-18 Micron Technology, Inc. Methods for creating electrophoretically insulated vias in semiconductive substrates and resulting structures
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
KR20040069513A (ko) * 2003-01-29 2004-08-06 삼성전자주식회사 신뢰성 높은 볼 그리드 어레이 패키지와 그 제조 방법
US7180186B2 (en) * 2003-07-31 2007-02-20 Cts Corporation Ball grid array package
KR101049252B1 (ko) * 2004-08-23 2011-07-13 삼성전자주식회사 테이프 배선 기판, 그 테이프 배선 기판을 포함하는반도체 칩 패키지 및 그 반도체 칩 패키지를 포함하는액정 표시 장치
JP2006190771A (ja) * 2005-01-05 2006-07-20 Renesas Technology Corp 半導体装置
JP4736762B2 (ja) * 2005-12-05 2011-07-27 日本電気株式会社 Ｂｇａ型半導体装置及びその製造方法
US20090032964A1 (en) * 2007-07-31 2009-02-05 Micron Technology, Inc. System and method for providing semiconductor device features using a protective layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10045043A1 (de) * 1999-09-13 2001-04-05 Sharp Kk Halbleiterbauteil und Verfahren zu dessen Herstellung
DE10125035A1 (de) * 2000-05-25 2001-12-06 Sharp Kk Halbleiterbauteil
DE10105351A1 (de) * 2001-02-05 2002-08-22 Infineon Technologies Ag Elektronisches Bauelement mit Halbleiterchip und Herstellungsverfahren desselben
DE10261410A1 (de) * 2002-12-30 2004-07-22 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
DE102006005645A1 (de) * 2005-09-15 2007-03-29 Infineon Technologies Ag Stapelbarer Baustein, Bausteinstapel und Verfahren zu deren Herstellung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011085348B4 (de) * 2010-10-28 2014-12-04 Infineon Technologies Ag Integrierte Antennen in einem Waferebenengehäuse und Herstellungsverfahren dafür

Also Published As

Publication number Publication date
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