DE102015120510A1 - Verfahren zum Herstellen von Superjunction-Halbleitervorrichtungen mit einer Superstruktur in Ausrichtung mit einer Grundlage - Google Patents

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Hans Weber
Andreas Vörckel
Daniel Tutuc
Christian Fachmann
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Infineon Technologies Austria AG
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Abstract

Durch Verwenden einer einzigen Grabenmaske (410) werden erste und zweite Gräben (181, 182) gebildet, die sich von einer Hauptoberfläche (101a) in eine Halbleiterschicht (100a) erstrecken. Eine Grundlage wird geschaffen, die erste Bereiche (191) in den und/oder direkt angrenzend an die ersten Gräben (181) umfasst. Eine Superstruktur wird in Ausrichtung mit der Grundlage geschaffen, indem eine Positionsinformation genutzt wird, die von in den ersten und/oder den zweiten Gräben (181, 182) gebildeten Strukturen direkt erhalten wird.

Description

  • HINTERGRUND
  • In Superjunction-Halbleitervorrichtungen wechseln sich komplementäre dotierte erste und zweite Halbleiterbereiche entlang zumindest einer horizontalen Richtung in einer Driftschicht ab. Die Dotierungskonzentrationen in den ersten und zweiten Halbleiterbereichen sind zueinander so eingestellt, dass sogar bei vergleichsweise hohen Dotierstoffkonzentrationen in der Superjunction-Struktur ein Teil bzw. Abschnitt der Driftschicht, der die Superjunction-Struktur enthält, in einem Sperrzustand der Halbleitervorrichtung vollständig verarmt sein kann. Eine Halbleitervorrichtung mit hoher Dotierstoffkonzentration in Abschnitten der Driftschicht zeigt einen vergleichsweise niedrigen Durchlass- bzw. Einschaltwiderstand.
  • Superjunction-Strukturen können gebildet werden, indem Gräben in eine Halbleiterschicht eines ersten Leitfähigkeitstyps geätzt und die Gräben mit Halbleitermaterial des komplementären zweiten Leitfähigkeitstyps gefüllt werden. Nach Ausbildung der Superjunction-Struktur kann eine Superstruktur, die Transistorzellen umfasst, in einer Halbleiterschicht oberhalb der Superjunction-Struktur geschaffen werden. Zum Ausrichten der Transistorzellen zur Superjunction-Struktur wird eine Justierungs- bzw. Ausrichtungsmarkierung vor oder nach der Ausbildung der Superjunction-Struktur geschaffen.
  • Es ist wünschenswert, in einer zuverlässigen und wirtschaftlichen Art und Weise eine Superstruktur zu einer Grundlage auszurichten, welche eine Superjunction-Struktur enthält.
  • ZUSAMMENFASSUNG
  • Die Aufgabe wird gelöst durch den Gegenstand der unabhängigen Ansprüche. Die abhängigen Ansprüche beziehen sich auf weitere Ausführungsformen.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Ausbilden erster und zweiter Trenches bzw. Gräben, die sich von einer Hauptoberfläche in eine Halbleiterschicht erstrecken, wobei eine einzige Grabenmaske genutzt wird, um sowohl die ersten als auch die zweiten Gräben zu bilden. Eine Grundlage bzw. Unterlage, die erste Bereiche in den und/oder direkt angrenzend an die ersten Gräben umfasst, wird ausgebildet. Eine Superstruktur wird in Ausrichtung mit der Grundlage geschaffen, wobei eine Positionsinformation direkt von in zumindest einem der ersten und zweiten Gräben ausgebildeten Strukturen erhalten wird.
  • Gemäß einer anderen Ausführungsform umfasst ein Halbleitersubstrat eine Superjunction-Struktur in einem Vorrichtungsbereich einer Halbleiterschicht, wobei die Superjunction-Struktur erste Bereiche und zweite Bereiche eines entgegengesetzten Leitfähigkeitstyps umfasst, wobei die ersten und zweiten Bereiche sich entlang zumindest einer horizontalen Richtung abwechseln. Eine Justierungs- bzw. Ausrichtungsmarkierung in einem Schnittfugenbereich (engl. kerf region) der Halbleiterschicht enthält vertikale Stufen, die durch einen Teil bzw. Abschnitt einer Ausrichtungsstruktur gebildet werden, der aus einer Hauptoberfläche der Halbleiterschicht vorragt oder ausgespart bzw. ausgenommen ist. Die Ausrichtungsstruktur besteht aus dem Material der ersten Bereiche der Superjunction-Struktur.
  • Gemäß einer anderen Ausführungsform umfasst eine Halbleitervorrichtung eine Superjunction-Struktur in einem aktiven Bereich eines Halbleiterabschnitts, wobei die Superjunction-Struktur erste Bereiche und zweite Bereiche eines entgegengesetzten Leitfähigkeitstyps umfasst und wobei die ersten und zweiten Bereiche sich entlang zumindest einer horizontalen Richtung abwechseln. Eine Ausrichtungsmarkierung in einem inaktiven Bereich des Halbleiterabschnitts umfasst vertikale Stufen, die durch einen Teil einer Ausrichtungsstruktur gebildet werden, der aus einer ersten Oberfläche des Halbleiterabschnitts vorragt oder ausgespart ist. Die Ausrichtungsstruktur besteht aus dem Material der ersten Bereiche der Superjunction-Struktur.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Ausbilden, durch Verwenden einer einzigen Grabenmaske, von ersten und zweiten Gräben, die sich von einer Hauptoberfläche in eine Halbleiterschicht erstrecken. Es wird eine Grundlage geschaffen, die eine Superjunction-Struktur enthält. Die Superjunction-Struktur umfasst dotierte erste Bereiche in den und/oder direkt angrenzend an die ersten Gräben und entgegengesetzt dotierte zweite Bereiche. Die ersten und zweiten Bereiche wechseln sich entlang zumindest einer horizontalen Richtung parallel zur Hauptoberfläche ab. Eine Superstruktur wird ausgebildet, die mit der Grundlage ausgerichtet ist, wobei eine Positionsinformation genutzt wird, die direkt von in zumindest einem der ersten und der zweiten Gräben ausgebildeten Strukturen erhalten wird.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden Detailbeschreibung und nach Betrachten der beiliegenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in die Offenbarung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1 ist ein schematisches Flussdiagramm eines Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung gemäß einer Ausführungsform unter Verwendung einer Positionsinformation, die direkt von Strukturen abgeleitet wird, die in den Gräben ausgebildet sind, die für die Schaffung der Superjunction-Struktur vorgesehen sind, oder gleichzeitig mit Gräben gebildet werden, die für die Schaffung der Superjunction-Struktur vorgesehen sind.
  • 2A ist eine schematische vertikale Querschnittsansicht eines Abschnitts eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung gemäß einer Ausführungsform unter Verwendung einer Ausrichtungsmarkierung mit erhöhtem Kontrast basierend auf zweiten Gräben, die gleichzeitig mit ersten Gräben, die für die Schaffung einer Superjunction-Struktur vorgesehen sind, nach Ausbilden einer Grabenmaske gebildet werden.
  • 2B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2A nach einem Ätzen sowohl erster als auch zweiter Gräben unter Verwendung der Grabenmaske.
  • 2C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2B nach einem Füllen der ersten und zweiten Gräben mit einem Füllmaterial.
  • 2D ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2C nach einem Planarisieren des Füllmaterials.
  • 2E ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2D nach Ausbildung einer Vorrichtungsmaske, die einen zweiten Teil bzw. Abschnitt der Grabenmaske um die zweiten Gräben herum freilegt.
  • 2F ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2E nach Ausbilden einer Ausrichtungsmarkierung mit erhöhtem Kontrast durch selektive Entfernung des zweiten Abschnitts der Grabenmaske um die zweiten Gräben herum.
  • 2G ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2F nach einer vollständigen, nicht selektiven Entfernung eines ersten Abschnitts der Grabenmaske.
  • 2H ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2G nach Ausbilden einer Gatemaske, wobei eine von der Ausrichtungsmarkierung mit erhöhtem Kontrast erhaltene Positionsinformation zum Ausrichten einer Belichtungsmaske für die Gatemaske genutzt wird.
  • 2I ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 2H nach Ausbilden von Gatestrukturen unter Verwendung der Gatemaske.
  • 3A ist eine schematische vertikale Querschnittsansicht eines Abschnitts eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung durch Verwenden einer Ausrichtungsmarkierung mit erhöhtem Kontrast basierend auf zweiten Gräben, die gleichzeitig mit ersten Gräben ausgebildet werden, die zur Schaffung einer Superjunction-Struktur vorgesehen sind, nach Ausnehmen bzw. Aussparen von Füllmaterial in den zweiten Gräben bezüglich einer Grabenmaske.
  • 3B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 3A nach einer vollständigen, nicht selektiven Entfernung der Grabenmaske.
  • 4A ist eine schematische vertikale Querschnittsansicht eines Abschnitts eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung unter Verwendung einer Positionsinformation, die direkt von einem materialselektiven Ätzprozess abgeleitet wird, der an Strukturen in ersten Gräben wirksam ist, die für die Schaffung einer Superjunction-Struktur vorgesehen sind, nach Ausbilden einer Transistorzellengebietsmaske.
  • 4B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4A nach einem Entfernen eines zweiten Teils einer Grabenmaske, der durch die Transistorzellengebietsmaske freigelegt ist.
  • 4C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4B nach einer vollständigen, nicht selektiven Entfernung der Grabenmaske.
  • 4D ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4C nach einem Abscheiden einer konformen Maskenschicht.
  • 4E ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4D nach Ausbilden einer Hilfsmaske.
  • 4F ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4E nach Bilden, unter Verwendung der Hilfsmaske, einer Abstandshaltermaske aus der konformen Maskenschicht.
  • 4G ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4F nach einem Ausbilden von Gategräben, die zu in den ersten Gräben ausgebildeten ersten Bereichen selbstjustiert bzw. selbst ausgerichtet sind.
  • 4H ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratabschnitts von 4G nach einem Ausbilden von Gatestrukturen in den Gategräben.
  • 5A ist ein Diagramm, das Ausrichtungsabhängigkeiten für das wie in 2A bis 3B veranschaulichte Verfahren gemäß einer Ausführungsform schematisch veranschaulicht.
  • 5B ist ein Diagramm, das Ausrichtungsabhängigkeiten für das wie in 4A bis 4H veranschaulichte Verfahren gemäß einer anderen Ausführungsform schematisch veranschaulicht.
  • 6 ist eine schematische vertikale Querschnittsansicht eines Halbleitersubstrats mit einer Vielzahl von Vorrichtungsbereichen für Superjunction-Halbleitervorrichtungen gemäß einer Ausführungsform mit einer Ausrichtungsmarkierung mit erhöhtem Kontrast in einem Schnittfugenbereich.
  • 7 ist eine schematische vertikale Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform mit einer Ausrichtungsmarkierung mit erhöhtem Kontrast in einem inaktiven Bereich.
  • 8A ist eine schematische Draufsicht einer Ausrichtungsmarkierung mit parallelen Ausrichtungsstrukturen gemäß einer Ausführungsform.
  • 8B ist eine schematische Draufsicht einer kreuzförmigen Ausrichtungsmarkierung gemäß einer Ausführungsform.
  • 8C ist eine schematische Draufsicht einer kastenförmigen Ausrichtungsmarkierung gemäß einer Ausführungsform.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe ”haben”, ”enthalten”, ”umfassen”, ”aufweisen” und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von ”–” oder ”+” neben dem Dotierungstyp ”n” oder ”p”. Beispielsweise bedeutet ”n–” eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines ”n”-Dotierungsbereiches ist, während ein ”n+”-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein ”n”-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene ”n”-Dotierungsbereiche die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • 1 veranschaulicht ein Verfahren zum Herstellen einer Superjunction-Halbleitervorrichtung gemäß den Ausführungsformen.
  • Die Superjunction-Halbleitervorrichtung kann eine Leistungs-Halbleiterdiode, ein IGFET (Feldeffekttransistor mit isoliertem Gate), zum Beispiel ein MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) in der gewöhnlichen Bedeutung, einschließlich FETs mit Metallgates und FETs mit halbleitenden Gates, oder ein IGBT (Bipolartransistor mit isoliertem Gate) sein oder diese enthalten.
  • Unter Verwendung einer einzigen Grabenmaske werden Gräben gebildet, die sich von einer Hauptoberfläche in eine Halbleiterschicht eines kristallinen Halbleitermaterials wie etwa Silizium (Si) erstrecken (710). Erste Bereiche werden in den und/oder direkt angrenzend an die ersten Gräben ausgebildet (720). Die ersten Bereiche können isolierende, halbleitende oder hochleitende Strukturen sein oder umfassen. Gemäß einer Ausführungsform können die ersten Bereiche halbleitende Sektionen der Halbleiterschicht 100a sein oder umfassen, die durch die Gräben vorübergehend zugänglich sind. Gemäß anderen Ausführungsformen können die ersten Bereiche halbleitende Strukturen sein oder enthalten, die durch Füllen der Gräben mit dotiertem oder intrinsischem Halbleitermaterial gebildet werden.
  • Die ersten Bereiche sind Teil einer Grundlage. Durch Verwenden einer Positionsinformation, die von in den Gräben ausgebildeten Strukturen direkt abgeleitet wird, wird eine Superstruktur, welche Transistorzellen umfassen kann, in Ausrichtung mit der Grundlage geschaffen (730).
  • Jeder Fotolithographieprozess definiert funktionale Strukturen wie etwa Isolatorstrukturen, leitfähige Strukturen oder halbleitende Bereiche von Halbleiterelementen, entweder in der Grundlage oder in der Superstruktur. Kritische bzw. entscheidende Fotolithographieprozesse, die Ausrichtungsmarkierungen definieren, definieren nicht nur eine Ausrichtungsmarkierung, sondern auch funktionale Strukturen. Der Prozess kommt ohne jeglichen kritischen Lithographieprozess, der ausschließlich eine nichtfunktionale Struktur wie etwa eine Ausrichtungsmarkierung definiert, aus.
  • Gemäß einer Ausführungsform kann eine optische Antwort einer Struktur, die in zumindest einem zweiten der Gräben ausgebildet ist, ausgewertet werden, um die Superstruktur zur Grundlage auszurichten. Auf diese Weise wird die Positionsinformation über eine Platzierung der Grundlage direkt von der Struktur in dem zumindest einen zweiten Graben abgeleitet. Gemäß einer anderen Ausführungsform kann die Positionsinformation direkt von Stufen abgeleitet werden, die entlang Seitenwänden von Strukturen ausgebildet sind, die in zumindest einigen der ersten Gräben ausgebildet sind, die für die Schaffung der Superjunction-Struktur vorgesehen sind.
  • Die in den ersten Gräben ausgebildeten ersten Bereiche können eine Superjunction-Struktur bilden oder Teil davon sein. Anders als Ansätze, die eine Ausrichtungsmarkierung vor Schaffung der Superjunction-Struktur vorsehen und sowohl die die Superjunction-Struktur enthaltende Grundlage als auch die Transistorzellen umfassende Superstruktur mit der Ausrichtungsmarkierung ausrichten, wird das Positionsinformationssignal nicht durch planarisierende Prozesse gedämpft, die auf der die Superjunction-Struktur enthaltenden Halbleiterschicht wirksam sind, zum Beispiel um überschüssiges Füllmaterial für die Gräben zu entfernen bzw. abzutragen. Stattdessen nutzen die vorliegenden Ausführungsformen ein Signal mit hohem Kontrast, das direkt auf der Superjunction-Struktur oder auf einer Ausrichtungsmarkierung basiert, die als eine Verlängerung der Superjunction-Struktur ausgebildet sein kann.
  • Anders als ein Prozess, der Ausrichtungsmarkierungen nutzt, die nach der Schaffung der Superjunction-Struktur und in Ausrichtung mit der Superjunction-Struktur geschaffen werden, ist der Prozess zum Ausbilden der Superstruktur direkt zur Superjunction-Struktur ausgerichtet, und daher wird eine inhärente statistische Fehljustierung um einen Faktor reduziert.
  • 2A bis 2I beziehen sich auf ein Verfahren zum Herstellen einer Superjunction-Halbleitervorrichtung durch Ausrichten einer Superstruktur, die Transistorzellen umfasst, zu einer Ausrichtungsmarkierung 200, welche gleichzeitig mit einer Superjunction-Struktur 190 in einer Grundlage in einem Halbleitersubstrat 500a ausgebildet wird.
  • Das Halbleitersubstrat 500a hat eine Hauptoberfläche 101a an einer Vorderseite. Eine Distanz zwischen der Hauptoberfläche 101a und einer rückwärtigen Oberfläche 102a auf der Rückseite des Halbleitersubstrats 500a kann mehrere hundert μm erreichen. Richtungen parallel zur Hauptoberfläche 101a sind horizontale Richtungen, und eine Richtung senkrecht zur Hauptoberfläche 101a ist eine vertikale Richtung.
  • Das Halbleitersubstrat 500a kann aus einer Halbleiterschicht 100a eines kristallinen Halbleitermaterials wie etwa einkristallinem Silizium (Si), Germanium (Ge), einem Silizium-Germanium-(SiGe-)Kristall, Siliziumcarbid (SiC) oder einem AIIIBV-Halbleiter bestehen oder einen solchen umfassen. Das Halbleitersubstrat 500a kann ferner leitfähige, dielektrische oder halbleitende Abschnitte aufweisen. Zum Beispiel ist die Halbleiterschicht 100a eine n-dotierte epitaktische Schicht, die auf einem Substratabschnitt 105a ausgebildet wird, der aus einem Halbleiteringot erhalten wurde, wobei der Substratabschnitt 105a einen Homoübergang (engl. homojunction), zum Beispiel einen unipolaren Homoübergang oder einen pn-Übergang, mit der Halbleiterschicht 100a bilden kann.
  • Die Halbleiterschicht 100a kann mit Dotierstoffen des gleichen Typs oder mit komplementären Dotierstoffen homogen dotiert sein oder kann Abschnitte verschiedener Dotierstoffkonzentrationen für zumindest einen Dotierstofftyp umfassen. Beispielsweise kann die Halbleiterschicht 100a Abschnitte enthalten, in welchen die Netto-Dotierstoffkonzentration mit abnehmender Distanz zur Hauptoberfläche 101a zunimmt oder abnimmt.
  • Eine Grabenmaskenschicht wird auf der Hauptoberfläche 101a ausgebildet. Die Grabenmaskenschicht kann aus einer einzigen homogenen Schicht bestehen oder kann ein Schichtstapel sein, der zwei oder mehr Schichten verschiedener Materialien umfasst.
  • Die Grabenmaskenschicht wird durch Fotolithographie strukturiert, um eine Grabenmaske 410 mit ersten Maskenöffnungen 418 in einem Vorrichtungsbereich 610 und zweiten Maskenöffnungen 419 in einer Anritzlinie oder einem Schnittfugenbereich 690 auszubilden. Der Vorrichtungsbereich 610 entspricht Abschnitten des Halbleitersubstrats 500a, aus welchen Halbleiterdies für Halbleitervorrichtungen erhalten werden. Der Schnittfugenbereich 690 bildet ein Gitter, wobei die Vorrichtungsbereiche 610 die Maschen bilden. Der Schnittfugenbereich 690 kann während eines Trennprozesses, welcher die Halbleiterdies von dem Halbleitersubstrat 500a trennt, teilweise oder ganz aufgebraucht bzw. verworfen (engl. discarded) werden.
  • 2A zeigt die Grabenmaske 410 mit den ersten Maskenöffnungen 418 im Vorrichtungsbereich 610 und den zweiten Maskenöffnungen 419 im Schnittfugenbereich 690. Die Grabenmaske 410 kann eine erste Maskenschicht 411 umfassen, welche eine Siliziumoxidschicht sein kann. Beispielsweise kann die erste Maskenschicht 411 thermisch gewachsenes Siliziumoxid, abgeschiedenes Siliziumoxid, zum Beispiel Siliziumoxid, das durch LPCVD (chemische Dampfphasenabscheidung bei niedrigem Druck) unter Verwendung von TEOS (Tetraethylorthosilikat) als Vorläufermaterial abgeschieden und in einer Wärmebehandlung verdichtet wurde, enthalten oder daraus bestehen. Eine zweite Maskenschicht 412 kann aus einem Material mit einer hohen Ätzselektivität gegen das Material der ersten Maskenschicht 411 ausgebildet sein. Gemäß einer Ausführungsform enthält die zweite Maskenschicht 412 Siliziumnitrid oder besteht daraus. Eine dritte Maskenschicht 413 kann z. B. eine weitere Siliziumoxidschicht oder eine Silikatglasschicht, beispielsweise BSG (Borsilikatglas), PSG (Phosphorsilikatglas) oder BPSG (Borphosphorsilikatglas) enthalten oder daraus bestehen.
  • Die ersten Maskenöffnungen 418 können ein regelmäßiges Muster aus Streifen oder Punkten bilden, wobei eine erste Breite der Punkte in der horizontalen Ebene höchstens ein Dreifaches der zweiten Breite der Punkte, orthogonal zur ersten Breite, ist und wobei horizontale Querschnitte der Punkte Kreise, Ellipsen, Ovale, verzerrte Polygone oder regelmäßige Polygone wie etwa Oktagone, Hexagone oder Quadrate sein können.
  • Eine Distanz von Mitte zu Mitte zwischen benachbarten ersten Maskenöffnungen 418 kann in einem Bereich von 1 μm bis 20 μm, zum Beispiel in einem Bereich von 2 μm bis 10 μm, liegen. Eine Breite der ersten und zweiten Maskenöffnungen 418, 419 kann in einem Bereich von 500 nm bis 10 μm, zum Beispiel von 1 μm bis 5 μm, liegen. Eine Distanz von Mitte zu Mitte zwischen einem Paar benachbarter erster und zweiter Maskenöffnungen 418, 419 kann mindestens ein Fünffaches einer Distanz von Mitte zu Mitte zwischen benachbarten ersten Maskenöffnungen 418 sein.
  • Die zweiten Maskenöffnungen 419 können die gleiche horizontale Querschnittsform wie die ersten Maskenöffnungen 418 aufweisen. Gemäß anderen Ausführungsformen können die zweiten Maskenöffnungen 419 verschiedene Dimensionen aufweisen, und die horizontalen Querschnitte können den Querschnitten herkömmlicher Ausrichtungsmarkierungen entsprechen. Beispielsweise bilden die zweiten Maskenöffnungen 419 ein Muster, das rechtwinklige Streifen mit gerundeten und/oder teilweise angeschrägten Streifenenden umfasst, und ohne Schnitte und Verzweigungen, wobei das Muster beispielsweise zwei oder mehr Streifen, die parallel zueinander, wie ein Kreuz oder entlang der Außenlinie eines Rechtecks angeordnet sind, umfassen kann.
  • Ein Ätzprozess, zum Beispiel reaktives Ionenstrahlätzen, nutzt die Grabenmaske 410, um erste Gräben 181 in einer vertikalen Projektion der ersten Maskenöffnungen 418 im Vorrichtungsbereich 610 und zweite Gräben 182 in der vertikalen Projektion der zweiten Maskenöffnungen 419 im Schnittfugenbereich 690 auszubilden. Ätzen der ersten und zweiten Gräben 181, 182 kann die dritte Maskenschicht 419 teilweise aufbrauchen.
  • 2B zeigt die ersten und zweiten Gräben 181, 182, wobei im Vorrichtungsbereich 610 Mesateile bzw. -abschnitte 172 des Halbleitersubstrats 100a die ersten Gräben 181 voneinander trennen. Eine vertikale Ausdehnung der ersten und zweiten Gräben 181, 182 kann in einem Bereich von 5 μm bis 100 μm, zum Beispiel in einem Bereich 20 μm bis 50 μm, liegen.
  • Erste Bereiche 191 können in zumindest einigen der ersten Gräben 181 und/oder in Teilen bzw. Abschnitten der Halbleiterschicht 100a ausgebildet werden, die durch zumindest einige der ersten Gräben 181 vorübergehend zugänglich sind. Zweite Bereiche 192 können in den Mesaabschnitten 172, in anderen der ersten Gräben 181 und/oder in weiteren Abschnitten der Halbleiterschicht 100a ausgebildet werden, die durch andere der ersten Gräben 181 zugänglich sind.
  • Die ersten und zweiten Bereiche 191, 192 können aus isolierenden, halbleitenden oder hochleitfähigen Materialien bestehen oder solche enthalten. Gemäß einer Ausführungsform sind die ersten und zweiten Bereiche 192 komplementär dotierte halbleitende Bereiche und bilden eine Superjunction-Struktur 190, in welcher Ladungen, die in den ersten und zweiten Bereichen 191, 192 enthalten sind, einander annähernd aufheben.
  • Beispielsweise können komplementär dotierte Schichten gebildet werden, zum Beispiel entlang Seitenwänden der ersten Gräben 181 abgeschieden werden. Die komplementär dotierten Schichten können die ersten Gräben 181 komplett füllen oder können einen Leerraum in der Mitte jedes ersten Grabens 181 übrig lassen, wobei der Leerraum mit einem intrinsischen Halbleitermaterial und/oder isolierenden Material gefüllt werden kann oder wobei eine Kappe den Leerraum versiegeln kann.
  • Alternativ dazu kann eine Sektion der Halbleiterschicht 100a mit einer Dicke entsprechend einer vertikalen Ausdehnung der ersten Gräben 181 komplementäre Dotierstoffe enthalten, und die ersten und zweiten Bereiche 191, 192 werden nach Füllen der Gräben mit zum Beispiel leicht dotiertem oder intrinsischem Halbleitermaterial durch eine Wärmebehandlung gebildet, wobei verschiedene Diffusionseigenschaften der komplementären Dotierstoffe in der Halbleiterschicht 100a eine partielle Trennung der komplementären Dotierstoffe zur Folge haben.
  • Gemäß einer weiteren Ausführungsform können die ersten Bereiche 191 durch Füllen benachbarter erster Gräben 181 mit komplementär dotiertem halbleitendem Material gebildet werden.
  • Gemäß der veranschaulichten Ausführungsform wird eine Superjunction-Struktur 190 durch erste Bereiche 191, die hauptsächlich in den ersten Gräben 181 ausgebildet sind, und durch zweite Bereiche 192 gebildet, die in den Mesaabschnitten 172 der Halbleiterschicht 100a zwischen den ersten Gräben 181 ausgebildet sind, wobei zunächst zumindest ein Teil bzw. Abschnitt der Grabenmaske 410 entfernt bzw. abgetragen werden kann. Beispielsweise kann ein Nassätzen einen übrigen Teil der dritten Maskenschicht 413 und der zweiten Maskenschicht 412 entfernen. Zumindest ein Teil der ersten Maskenschicht 411 kann eine Epitaxiemaske 450 bilden, die Oberflächen der Mesaabschnitte 172 in der Hauptoberfläche 101a bedeckt. Ein selektiver Epitaxieprozess kann die ersten und zweiten Gräben 181, 182 sowie die ersten und zweiten Maskenöffnungen 418, 419 in der Epitaxiemaske 450 mit einem Füllmaterial füllen, welches ein dotiertes, kristallines Halbleitermaterial sein kann.
  • In 2C bilden Strukturen in den gefüllten ersten Gräben 181 von 2B erste Bereiche 191 einer Superjunction-Struktur 190, und die Mesateile bzw. -abschnitte 172 bilden zweite Bereiche 192 der Superjunction-Struktur 190. Die ersten und zweiten Bereiche 191, 192 sind entgegengesetzt dotiert. Die Dotierstoffkonzentrationen in den ersten und zweiten Bereichen 191, 192 und deren Dimensionen sind so ausgewählt, dass die Ladungsträger in der Superjunction-Struktur 190 einander annähernd kompensieren und die Superjunction-Struktur 190 bei Spannungen unterhalb der maximalen Sperrspannung einer aus dem Halbleitersubstrat 500a erhaltenen Halbleitervorrichtung vollständig verarmt.
  • Grenzflächen zwischen den ersten und zweiten Bereichen 191, 192 im Vorrichtungsbereich 610 bilden Kompensations-pn-Übergänge pnx. Im Schnittfugenbereich 690 bildet die selektive Epitaxie eine Justierungs- bzw. Ausrichtungsstruktur 202 in einem oder mehr zweiten Gräben 182 von 2B. Die Epitaxie füllt auch die ersten und zweiten Maskenöffnungen 418, 419 in der Epitaxiemaske 450 und kann die Epitaxiemaske 450 in einem gewissen Maße überwachsen.
  • Ein bei der Epitaxiemaske 450 stoppender Planarisierungsprozess kann Abschnitte bzw. Teile des Füllmaterials entfernen bzw. abtragen, das außerhalb der ersten und zweiten Gräben 181, 182 und außerhalb der ersten und zweiten Maskenöffnungen 418, 419 der Epitaxiemaske 450 von 2C abgeschieden wurde. Der Planarisierungsprozess kann ein CMP (chemisch-mechanisches Polieren) umfassen.
  • 2D zeigt die planarisierte Oberfläche des Halbleitersubstrats 500a, wobei Oberseiten der ersten Bereiche 191 mit der freigelegten Oberfläche der Epitaxiemaske 450 fluchten. Die Oberseiten der ersten Bereiche 191 und die freigelegte Oberfläche der Epitaxiemaske 450 bilden eine durchgehende Ebene.
  • Eine Resistschicht kann abgeschieden und durch Fotolithographie strukturiert werden, um eine Vorrichtungsmaske 420 zu bilden, die zumindest den Vorrichtungsbereich 610 bedeckt. Eine Maskenöffnung 429 in der Vorrichtungsmaske 420 legt einen Teil bzw. Abschnitt des Schnittfugenbereichs 690 um die Ausrichtungsstruktur 202 einschließlich eines zweiten Abschnitts der Epitaxiemaske 450 frei. Da eine Distanz zwischen der Superjunction-Struktur 190 und der Ausrichtungsstruktur 202 signifikant größer ist als eine Distanz zwischen benachbarten ersten Bereichen 191 der Superjunction-Struktur 190, ist eine akzeptable Fehlausrichtung der Maskenöffnung 429 in der Vorrichtungsmaske 420 vergleichsweise groß, und die betreffenden Lithographieprozesse sind unkritisch.
  • Unter Verwendung der Vorrichtungsmaske 420 als Ätzmaske kann entweder der freigelegte zweite Abschnitt der Epitaxiemaske 450 bezüglich des Füllmaterials der Ausrichtungsstruktur 202 selektiv entfernt werden oder das Füllmaterial der Ausrichtungsstruktur 202 bezüglich einer Epitaxiemaske 450 ausgenommen werden.
  • 2F betrifft die lokale Entfernung des zweiten Abschnitts der Epitaxiemaske 450 im Schnittfugenbereich 690, wobei Stufen 201 zwischen der Hauptoberfläche 101a und der Ausrichtungsstruktur 202 freigelegt werden. Die Stufen 201 sind annähernd vertikal und haben eine vertikale Ausdehnung oder Höhe hs, die der Schichtdicke der Epitaxiemaske 450 entspricht, welche in einem Bereich von 50 nm bis 2 μm, zum Beispiel in einem Bereich von 100 nm bis 500 nm, liegen kann. Die strukturierte Oberfläche um die vorragende Ausrichtungsstruktur 202, und einschließlich der Stufen 201, bildet eine Ausrichtungsmarkierung 200 mit erhöhtem Kontrast. Aufgrund der scharfkantigen Stufen 201 und der signifikanten Höhe der Stufen 201 liefert die Ausrichtungsmarkierung 200 einen hohen optischen Kontrast.
  • Im Vorrichtungsbereich 610 wird ein übrig gebliebener erster Abschnitt bzw. Teil der Epitaxiemaske 450 zusammen mit Teilen des Füllmaterials in der gleichen horizontalen Ebene entfernt, so dass (i) eine resultierende Oberfläche im Vorrichtungsbereich 610 planar bleibt und (ii) die Stufen 201 der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast bewahrt werden. Beispielsweise kann ein Plasmaätzprozess die planare Oberfläche im Vorrichtungsbereich 610 und die gestufte Oberfläche im Schnittfugenbereich 690 ungeachtet der verschiedenen Materialien der Epitaxieschicht 450 und der ersten Bereiche 191 gleichmäßig absenken. Zum Beispiel kann der Plasmaprozess eine Epitaxiemaske 450 aus Siliziumoxid und kristallines Silizium der ersten Bereiche 191 mit der gleichen Rate ätzen.
  • 2G zeigt die planare Oberfläche der Superjunction-Struktur 190, die einen Teil einer Grundlage im Vorrichtungsbereich 610 bildet, sowie die bewahrten Stufen 201 der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast im Schnittfugenbereich 690.
  • Ein optisches Verfahren kann eine Positionsinformation basierend auf der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast erfassen. Zum Beispiel nimmt das optische Verfahren ein Bild der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast auf und kann das Bild in Übereinstimmung mit einer vordefinierten Positionsinformation bringen, um das Halbleitersubstrat 500a mit einem Belichtungsinstrument auszurichten, das zum Strukturieren einer Superstruktur auf der die Superjunction-Struktur 190 umfassenden Grundlage verwendet wird.
  • Eine oder mehr opake Schichten, die die Kontur der Ausrichtungsmarkierung 200 in einer freigelegten Oberfläche der einen oder mehr opaken Schichten abbilden, kann oder können die Ausrichtungsmarkierung 200 bedecken, wobei ein Oberflächenrelief der einen oder mehr opaken Schichten die Kontur der Ausrichtungsmarkierung 200 in einer reproduzierbaren und vorhersagbaren Art und Weise verzerren und/oder verschieben kann.
  • Alternativ dazu oder zusätzlich können Schichten, welche in einem Inspektionswellenlängenbereich transparent sind, der von Belichtungsinstrumenten zum Auswerten von Ausrichtungsmarkierungen genutzt wird, die Ausrichtungsmarkierung 200 bedecken. Die transparenten Schichten können spaltfüllende bzw. lückenfüllende Schichten sein, die die Form der Ausrichtungsmarkierung überhaupt nicht in ein Oberflächenrelief in der freigelegten Oberfläche der einen oder mehr transparenten Schichten abbilden oder die Form der Ausrichtungsmarkierung nur in einer nicht reproduzierbaren und nicht vorhersagbaren Art und Weise abbilden.
  • Zum Beispiel kann eine epitaktische Schicht 100b auf der Hauptoberfläche 101a ausgebildet werden und bildet die Ausrichtungsmarkierung 200 auf einer freigelegten Epitaxieschicht 101b in einer reproduzierbaren Art und Weise ab. Eine konforme Gatedielektrikumschicht 151a kann durch thermische Oxidation auf der freigelegten Epitaxieschicht 101b gebildet werden, und eine konforme leitfähige Schicht 155a, zum Beispiel eine dotierte polykristalline Siliziumschicht, kann auf der konformen Gatedielektrikumschicht 151a gebildet werden.
  • 2H zeigt die Epitaxieschicht 100b mit einer geringeren Dicke als 5 μm, zum Beispiel geringer als 3 μm, die konforme Gatedielektrikumschicht 151a sowie die konforme leitfähige Schicht 155a, die die Ausrichtungsmarkierung 200 in eine freigelegte Oberfläche der konformen leitfähigen Schicht 155a abbilden.
  • Durch Verwenden der optischen Antwort von der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast, die in die freigelegte Oberfläche der konformen leitfähigen Schicht 155a abgebildet ist, können Masken zum Schaffen der Superstruktur, zum Beispiel zum Strukturieren von Elementen von Transistorzellen TC, zur Grundlage präzise ausgerichtet werden.
  • Beispielsweise kann nach einer Abscheidung einer Gate-Maskenschicht auf der gleichmäßigen bzw. konformen leitfähigen Schicht 155a ein Fotolithographieprozess die optische Antwort der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast auswerten, um eine Gatemaske 430 mit Gatemaskenöffnungen 439 in der vertikalen Projektion der ersten Bereiche 191 der Superjunction-Struktur 190 zu bilden. Durch Verwenden der Gatemaske 430 als Ätzmaske für ein anisotropes Ätzen können Gatestrukturen 150 aus der konformen leitfähigen Schicht 155a gebildet werden.
  • 2I zeigt die aus der konformen leitfähigen Schicht 155a gebildeten Gatestrukturen 150. Aufgrund des starken Signals mit hohem Kontrast von der Ausrichtungsmarkierung 200 mit erhöhtem Kontrast kann die Gatemaske 430 zuverlässig zu den zweiten Bereichen 192 ausgerichtet werden, so dass Distanzen zwischen den Gatestrukturen 150 und den benachbarten ersten Bereichen 191 der Superjunction-Struktur 190 nur in einem geringen Maße von einem Mittelwert abweichen. Vor oder nach Ausbildung der Gatestruktur 150 kann die Ausrichtungsmarkierung 200 mit erhöhtem Kontrast auch für Implantationen zur Schaffung dotierter Bereiche der Transistorzellen genutzt werden.
  • 3A bis 3B beziehen sich auf eine selektive Ausnehmung bzw. Rückbildung eines zweiten Abschnitts der Epitaxiemaske 450 im Schnittkantenbereich 690 wie in 2F veranschaulicht. Statt der Epitaxiemaske 450 nimmt die maskierte Ätzung selektiv die Ausrichtungsstruktur 202 bezüglich der Epitaxiemaske 450 aus bzw. trägt diese ab. Nach einer Entfernung der Vorrichtungsmaske 420 kann ein Plasmaätzprozess oder ein Planarisierungsprozess die Epitaxiemaske 450 nicht selektiv zum Füllmaterial in sowohl dem Vorrichtungsbereich 610 als auch dem Schnittfugenbereich 690 entfernen.
  • 3B zeigt die resultierende Ausrichtungsmarkierung 200 mit erhöhtem Kontrast im Schnittfugenbereich 690 mit vertikalen Stufen 201 zwischen der ausgenommenen Ausrichtungsstruktur 202 und dem umgebenden Abschnitt der Halbleiterschicht 100a.
  • Das in 4A bis 4H veranschaulichte Verfahren nutzt verschiedene Ätzeigenschaften der verschiedenen Materialien, die im Vorrichtungsbereich 610 nach dem Planarisierungsprozess von 2D freigelegt sind, für eng definierte Strukturierungsprozesse, wohingegen eine Ausrichtung weniger eng definierter Strukturierungsprozesse für die Superstruktur auf herkömmliche Ausrichtungsmarkierungen oder eine Ausrichtungsmarkierung 200 mit erhöhtem Kontrast wie oben beschrieben gestützt werden kann.
  • Eng definierte Strukturierungsprozesse können Abschnitte der Superstruktur direkt zu einzelnen ersten und zweiten Bereichen 191, 192, zum Beispiel einzelne Gatestrukturen zu einzelnen zweiten Bereichen 192, ausrichten. Weniger eng definierte Strukturierungsprozesse können zum Beispiel innerhalb jedes Vorrichtungsbereichs 610 zwischen einem Transistorzellengebiet, das aktive Transistorzellen umfasst, durch welche ein Laststrom in einem Einschaltzustand fließt, auf der einen Seite und einem Abschlussgebiet ohne aktive Transistorzellen auf der anderen Seite unterscheiden. Eine weniger eng definierte Strukturierungsbearbeitung kann auch unter Verwendung von Zwischenstrukturen prozessiert werden, um den zulässigen Bereich für horizontale Abweichungen zu vergrößern.
  • Eine Superjunction-Struktur 190 kann in der Halbleiterschicht 100a eines Halbleitersubstrats 500a wie mit Verweis auf 2A bis 2D beschrieben ausgebildet werden. Eine Hilfsmaskenschicht, zum Beispiel eine Resistschicht, kann abgeschieden und durch Fotolithographie strukturiert werden, um eine Maske 460 für ein Transistorzellengebiet auszubilden.
  • Wie in 4A veranschaulicht ist, kann die Maske 460 für ein Transistorzellengebiet ein Abschlussgebiet 619 eines Vorrichtungsbereichs 610 bedecken, wobei das Abschlussgebiet 619 direkt an einen Schnittfugenbereich angrenzen kann und wobei die Superjunction-Struktur 190 sich in einen Teil des Abschlussgebiets 619 erstreckt. Eine Maskenöffnung 461 der Maske 460 für ein Transistorzellengebiet legt ein Transistorzellengebiet 611 frei.
  • Unter Verwendung der Maske 460 für ein Transistorzellengebiet als Ätzmaske werden verschiedene Ätzeigenschaften der Epitaxiemaske 450 und des kristallinen Halbleitermaterials der ersten Bereiche 191 genutzt, um Stufen 203 im Transistorzellengebiet 611 zu erzeugen. Zum Beispiel kann ein Teil der Epitaxiemaske 450 im Transistorzellengebiet 611 bezüglich des kristallinen Halbleitermaterials der ersten Bereiche 191 lokal entfernt werden, oder das kristalline Halbleitermaterial der ersten Bereiche 191 kann bezüglich der Epitaxiemaske 450 selektiv ausgenommen werden.
  • Gemäß der in 4B veranschaulichten Ausführungsform wird der Teil der Epitaxiemaske 450 im Transistorzellengebiet 611 entfernt, um Stufen 203 zwischen den ersten Bereichen 191 und den zweiten Bereichen 192 der Superjunction-Struktur 190 zu bilden.
  • Eine Plasmaätzung kann einen Teil der Epitaxiemaske 450 im Abschlussgebiet 619 entfernen und die Oberfläche in dem Abschlussgebiet 619 und dem Transistorzellengebiet 611 ohne Planarisieren der Stufen 203 im Transistorzellengebiet 611 gleichmäßig absenken.
  • 4C zeigt die bewahrten Stufen 203 im Transistorzellengebiet 611 und das planare Abschlussgebiet 619, aus welchem ein Teil der Epitaxiemaske 450 im Abschlussbereich 619 entfernt worden ist.
  • Eine konforme Maskenschicht 470a kann abgeschieden werden, die die Stufen 203 zwischen den ersten und zweiten Bereichen 191, 192 der Superjunction-Struktur 190 auskleidet. Die konforme Maskenschicht 470a kann eine Oxidschicht, zum Beispiel eine unter Verwendung von TEOS als Vorläufermaterial gebildete Siliziumoxidschicht sein.
  • 4D zeigt die konforme Maskenschicht 470a, die die Hauptoberfläche 101a bedeckt und die Stufen 203 im Transistorzellengebiet 611 bei einer gleichmäßigen Schichtdicke auskleidet. Eine Schichtdicke der konformen Maskenschicht 470 kann in einem Bereich von 5% bis 45% der Breite der zweiten Bereiche 192, zum Beispiel in einem Bereich von 50 nm bis 1 μm, liegen. In dem Transistorzellengebiet 611 kleidet die konforme Maskenschicht 470a Kerben 473 in der vertikalen Projektion der zweiten Bereiche 192 aus, wobei eine Breite der Kerben 473 gleich der Breite der zweiten Bereiche 192, reduziert um das Doppelte der Schichtdicke der konformen Maskenschicht 470a, ist.
  • Eine Hilfsmaskenschicht kann abgeschieden und durch Fotolithographie strukturiert werden, um eine Hilfs-Hartmaske 480 auszubilden, die zumindest komplette Abschnitte der konformen Maskenschicht 470a in der vertikalen Projektion der ersten Bereiche 191 bedeckt. Maskenöffnungen 481 in der Hilfs-Hartmaske 480 legen zumindest die Kerben 473 frei, die durch die konforme Maskenschicht 470a ausgekleidet sind. Eine Ausrichtung der Hilfs-Hartmaske 480 erlaubt vergleichsweise hohe Abweichungen in einem Bereich von einer halben Schichtdicke der konformen Maskenschicht 470a und ist ein weniger eng definierter Strukturierungsprozess.
  • Ein Strukturieren der Hilfs-Hartmaske 480 kann (i) eine herkömmliche Ausrichtungsmarkierung nutzen, die vor oder nach Schaffung der Superjunction-Struktur 190 ausgebildet wurde, (ii) eine Ausrichtungsmarkierung wie mit Verweis auf 2E oder 3B beschrieben oder kann (iii) ein Signal von den abgebildeten Stufen 203 im Transistorzellengebiet 611 nutzen, um die Maskenöffnungen 481 zur Superjunction-Struktur 190 einzustellen.
  • Wie in 4E veranschaulicht ist, legen Maskenöffnungen 481 in der Hilfs-Hartmaske 480 die durch die konforme Maskenschicht 470a ausgekleideten Kerben 473 frei. Die Hilfs-Hartmaske 480 kann aus einer Siliziumnitridschicht bestehen oder eine solche umfassen.
  • Eine hohe anisotrope Ätzung des Materials der konformen Maskenschicht 470a mit einer hohen Ätzselektivität gegen das Material der Hilfs-Hartmaske 480 bildet eine Abstandshaltermaske 470 aus der konformen Maskenschicht 470a.
  • Gemäß 4F umfasst die Abstandshaltermaske 470 Abstandshaltermaskenöffnungen 471, welche gemäß ausreichend ausgerichteten Maskenöffnungen 481 in der Hilfs-Hartmaske 480, zu benachbarten ersten Bereichen 191 selbstjustiert bzw. selbst ausgerichtet sind.
  • Gategräben 150a können in die Halbleiterschicht 100a geätzt werden, wobei die Abstandshaltermaske 470 als Ätzmaske effektiv ist.
  • 4G zeigt die Gategräben 150a, die in den zweiten Bereichen 192 in einer vertikalen Projektion der Abstandshaltermaskenöffnungen 471 ausgebildet sind. Die Gategräben 150a haben die gleiche Distanz zu beiden benachbarten ersten Bereichen 191.
  • 4H zeigt Gatestrukturen 150, die in den Gategräben 150a ausgebildet sind und eine leitfähige Gateelektrode 155 und ein Gatedielektrikum 151 umfassen, das die Gateelektrode 155 von der Halbleiterschicht 100a trennt. Basierend auf den Gategräben 150a oder basierend auf Strukturen, die von der Abstandshaltermaske 470 oder den Gategräben 150a abgeleitet werden, können dotierte Bereiche und Kontakte für Transistorzellen vor oder nach Ausbildung der Gatestrukturen 150 geschaffen werden.
  • Obgleich die Ausführungsform eine Justierungs- bzw. Ausrichtungsmarkierung für die Ausbildung der Hilfs-Hartmaske 480 nutzen kann, sind die Gategräben 150a zu der Superjunction-Struktur 190 selbstjustiert bzw. selbst ausgerichtet, und enge Justierungs- bzw. Ausrichtungstoleranzen können erfüllt werden, solange die vergleichsweise unkritische Toleranzbedingung für die Maskenöffnungen 481 in der Hilfs-Hartmaske 480 erfüllt ist, das heißt solange die Fehljustierung in einem beträchtlichen Maße geringer ist als die Dicke der konformen Maskenschicht 470a.
  • 5A und 5B zeigen Justierungs- bzw. Ausrichtungsabhängigkeiten für erste Strukturierungsprozesse I zum Schaffen einer Grundlage, die eine Superjunction-Struktur enthält, und zweite Strukturierungsprozesse II für die Schaffung einer Superstruktur, die Transistorzellen umfassen kann, wobei die Superstruktur zumindest teilweise in einer Epitaxieschicht, die auf die Grundlage nach Schaffung der Superjunction-Struktur aufgewachsen wurde, geschaffen werden kann.
  • Ein erster Lithographieprozess 750 definiert in einer Grundlage I eine Superjunction-Struktur FSJ und eine Ausrichtungsmarkierung FAlgn, die gleichzeitig gebildet werden. Die Superjunction-Struktur FSJ und die Ausrichtungsmarkierung FAlgn resultieren aus dem gleichen Belichtungsprozess. Aus der Ausrichtungsmarkierung FAlgn bildet ein Kontrastverstärkungsprozess 760 eine Ausrichtungsmarkierung EnhAlgn mit erhöhtem Kontrast, wobei unkritische oder nur wenig kritische Lithographieprozesse genutzt werden. Zweite Lithographieprozesse 770 bilden Abschlussstrukturen Trm, z. B. JTEs (Junction- bzw. Übergangsabschlussausdehnungen) unter Verwendung von Belichtungsmasken, die zur Ausrichtungsmarkierung EnhAlgn mit erhöhtem Kontrast ausgerichtet sind. Alternativ dazu können die Abschlussstrukturen Trm zur ursprünglichen Ausrichtungsmarkierung FAlgn ausgerichtet sein, und die Ausrichtungsmarkierung EnhAlgn mit erhöhtem Kontrast wird nur am Ende der Strukturierungsprozesse betreffend die Grundlage I gebildet. Dritte Lithographieprozesse 780 können unter anderem Transistorzellen TC in einer Superstruktur II definieren, indem Belichtungsmasken genutzt werden, die in Ausrichtung mit der Ausrichtungsmarkierung EnhAlgn mit erhöhtem Kontrast gebracht wurden.
  • In 5A können alle dritten Lithographieprozesse 780, die an der Superstruktur II wirksam sind, zur Ausrichtungsmarkierung EnhAlgn mit erhöhtem Kontrast ausgerichtet werden.
  • In 5B kann eine erste Untergruppe 782 der dritten Lithographieprozesse 780 zur Superjunction-Struktur FSJ selbst ausgerichtet und ohne Ausnutzung eines weiteren Belichtungsprozesses gebildet werden. Eine zweite Untergruppe 784 der dritten Lithographieprozesse 780 mit gelockerten Toleranzbeschränkungen kann auf irgendeine der vorher ausgebildeten Ausrichtungsmarkierungen, zum Beispiel auf die Ausrichtungsmarkierung EnhAlgn mit erhöhtem Kontrast, gestützt werden.
  • 6 zeigt ein Halbleitersubstrat 500a für die Herstellung von Superjunction-Halbleitervorrichtungen, welche IGFETs, IGBTs oder Leistungs-Halbleiterdioden sein oder umfassen können. Das Halbleitersubstrat 500a kann ein Halbleiterwafer in einer beliebigen Bearbeitungsstufe nach Schaffung von (i) Superjunction-Strukturen 190 in einer Vielzahl von Vorrichtungsbereichen 610 und (ii) zumindest einer Ausrichtungsmarkierung 200 mit erhöhtem Kontrast in einem Schnittfugenbereich 690 sein, wobei der Schnittfugenbereich 690 ein Gitter bildet, das einzelne Vorrichtungsbereiche 610 in den Maschen umschließt.
  • Das Halbleitersubstrat 500a kann aus einer Halbleiterschicht 100a eines Halbleitermaterials wie etwa kristallinem Silizium bestehen oder eine solche enthalten. Das Halbleitersubstrat 500a kann ferner leitfähige, dielektrische oder halbleitende Abschnitte umfassen. Beispielsweise ist die Halbleiterschicht 100a eine n-dotierte epitaktische Schicht, die auf einem Substratabschnitt 105a ausgebildet ist, der von einem Halbleiteringot erhalten wurde. Der Substratabschnitt 105a kann während einer Bearbeitung abgedünnt oder vollständig entfernt bzw. abgetragen werden.
  • Die Halbleiterschicht 100a kann eine Driftstruktur 120 eines ersten Leitfähigkeitstyps enthalten. Eine Dotierstoffkonzentration in der Driftstruktur 120 kann mit zunehmender Distanz zu einer Hauptoberfläche 101a der Halbleiterschicht 100a an einer Vorderseite des Halbleitersubstrats 500a zumindest in Abschnitten ihrer vertikalen Ausdehnung allmählich oder in Stufen zunehmen oder abnehmen. Gemäß anderen Ausführungsformen kann die Dotierstoffkonzentration in der Driftstruktur 120 annähernd gleichmäßig bzw. einheitlich sein. Eine mittlere Dotierstoffkonzentration in der Driftstruktur 120 kann zwischen 5E12 cm–3 und 1E15 cm–3, zum Beispiel in einem Bereich von 5E13 cm–3 bis 5E14 cm–3, liegen.
  • In den Vorrichtungsbereichen 610 enthält die Driftstruktur 120 Superjunction-Strukturen 190, die als Kompensationsstrukturen effektiv sind und erste Bereiche 191 eines ersten Leitfähigkeitstyps und zweite Bereiche 192 eines komplementären zweiten Leitfähigkeitstyps umfassen. Die ersten Bereiche 191 können gebildet werden, indem ein geeignete Dotierstoffe enthaltendes Füllmaterial in vorübergehend in der Driftstruktur 120 ausgebildete Gräben abgeschieden wird, indem beispielsweise eine dotierte Halbleiterschicht entlang Seitenwänden temporärer Gräben abgeschieden wird oder indem Dotierstoffe aus der Halbleiterschicht 100a in ein gering dotiertes oder intrinsisches Halbleitermaterial diffundieren, das temporäre Gräben füllt. Die zweiten Bereiche 192 können sich aus höher dotierten Abschnitten bzw. Teilen der Driftstruktur 120 zwischen den Gräben ergeben, indem beispielsweise eine dotierte Halbleiterschicht entlang Seitenwänden temporärer Gräben abgeschieden wird, indem Dotierstoffe von der Halbleiterschicht 100a in gering dotiertes oder intrinsisches Halbleitermaterial ausdiffundieren, das temporäre Gräben füllt, oder indem geeignete Dotierstoffe enthaltendes Füllmaterial in temporäre Gräben abgeschieden wird. Das Füllmaterial kann zum Beispiel dotiertes einkristallines Halbleitermaterial sein.
  • Die ersten und zweiten Bereiche 191, 192 wechseln sich entlang zumindest einer horizontalen Richtung ab. Gemäß einer Ausführungsform sind Oberflächen, die Punkte einer gleichen Dotierstoffkonzentration in den ersten und zweiten Bereichen 191, 192 verbinden, nicht gewellt und zeigen keine konkaven Abschnitte oder Kerben, wie es Oberflächen tun, die Punkte gleicher Dotierstoffkonzentration in den Halbleiterbereichen von Superjunction-Strukturen verbinden, die aus einem Prozess mit mehrfacher Epitaxie/mehrfacher Implantation resultieren.
  • Die integrierten räumlichen Dotierstoffkonzentrationen über die ersten und über die zweiten Bereiche 191, 192 sind annähernd gleich, so dass die Effekte komplementärer Ladungsträger einander in einem hohen Maße aufheben und ein Abschnitt der Driftstruktur 120, der die Superjunction-Struktur 190 enthält, in einem Sperrzustand der aus dem Halbleitersubstrat 500a erhaltenen Halbleitervorrichtungen vollständig verarmt sein kann.
  • Abschnitte von Transistorzellen oder komplette Transistorzellen können in Abschnitten der Vorrichtungsbereiche 610 entlang der Hauptoberfläche 101a ausgebildet werden. Die veranschaulichte Ausführungsform bezieht sich auf eine Prozessstufe des Halbleitersubstrats 500a nach Ausbildung von Gatestrukturen 150 in den Vorrichtungsbereichen 610.
  • Die Gatestrukturen 150 können laterale Gates sein, die außerhalb der Halbleiterschicht 100a entlang der Hauptoberfläche 101a wie veranschaulicht ausgebildet sind. Gemäß einer anderen Ausführungsform können die Gatestrukturen 150 Grabengates sein, die sich von der ersten Oberfläche 101 in die Halbleiterschicht 100a erstrecken.
  • Die Gatestrukturen 150 können eine leitfähige Gateelektrode 155 umfassen, welche eine hochdotierte polykristalline Siliziumschicht oder eine metallhaltige Schicht umfassen oder daraus bestehen kann. Die Gatestrukturen 150 umfassen ferner ein Gatedielektrikum 151, das die Gateelektrode 155 vom Halbleiterabschnitt 100 trennt. Das Gatedielektrikum 151 kann ein Halbleiteroxid, zum Beispiel thermisch gewachsenes oder abgeschiedenes Siliziumoxid, ein Halbleiternitrid, zum Beispiel abgeschiedenes oder thermisch gewachsenes Siliziumnitrid, ein Halbleiteroxinitrid, zum Beispiel Siliziumoxinitrid, oder eine Kombination davon, umfassen oder daraus bestehen.
  • Der Schnittfugenbereich 690 enthält eine Ausrichtungsmarkierung 200 mit erhöhtem Kontrast mit vertikalen oder annähernd vertikalen Stufen 201. Die Stufen 201 sind entlang Seitenwänden einer Ausrichtungsstruktur 202 ausgebildet, die von einem direkt angrenzenden Abschnitt der Halbleiterschicht 100a vorragt.
  • Der Abschnitt der Halbleiterschicht 100a, der direkt an die Ausrichtungsstruktur 202 angrenzt, kann bezüglich eines Abschnitts der Halbleiterschicht 100a, der die Superjunction-Struktur 190 umfasst, ausgenommen sein. Eine Oberfläche der Ausrichtungsstruktur 202 kann mit der entsprechenden Oberfläche der Superjunction-Struktur 190 fluchten. Eine vertikale Ausdehnung hs der Stufe 201 beträgt zumindest 50 nm, zum Beispiel mindestens 200 nm.
  • Das Material der Ausrichtungsstruktur 202 ist das Gleiche wie dasjenige der ersten Bereiche 191 der Superjunction-Strukturen 190 in den Vorrichtungsbereichen 610, zum Beispiel ein dotiertes kristallines Halbleitermaterial wie etwa einkristallines Silizium, welches p-dotiert sein kann und das aus einem Epitaxieprozess resultieren kann.
  • Die Abmessungen der Ausrichtungsstruktur 202 können die gleichen wie diejenigen der ersten Bereiche 191 in den Superjunction-Strukturen 190 sein oder können davon abweichen. Ein horizontaler Querschnitt der Ausrichtungsstruktur 202, parallel zur ersten Oberfläche 101, kann ein Rechteck sein.
  • Die Ausrichtungsmarkierung 200 kann eine Vielzahl getrennter Ausrichtungsstrukturen 202 umfassen, welche beispielsweise parallel zueinander, wie ein Kreuz oder wie ein Rechteck angeordnet sein können.
  • Die Ausrichtungsmarkierung 200 kann freigelegt sein, kann durch eine oder mehr opake Schichten bedeckt sein, die die Stufe 201 in die freigelegte Oberfläche der einen oder mehr opaken Schichten abbilden, und/oder können von einer spaltfüllenden Schicht bedeckt sein, die bei einer Inspektionswellenlänge oder in einem Inspektionswellenlängenbereich, die oder der von einem Belichtungsinstrument genutzt wird, um die Positionsinformation über die Ausrichtungsmarkierung 200 zu erhalten, transparent ist.
  • In der veranschaulichten Ausführungsform bildet eine Epitaxieschicht 100b mit einer Dicke von weniger als 10 μm, und ausgebildet auf der Hauptoberfläche 101a, die ursprüngliche Ausrichtungsmarkierung 200 in eine Epitaxieoberfläche 101b ab, und eine konforme und transparente Siliziumoxidschicht, die das Gatedielektrikum im Vorrichtungsbereich 610 bildet, bedeckt die in die Epitaxieoberfläche 101b abgebildete Ausrichtungsmarkierung 200. Weitere dielektrische Schichten, zum Beispiel ein Zwischenschicht-Dielektrikum, das Schichten aus Siliziumoxid und/oder Silikatgläsern umfasst, können die Gatestrukturen 150 und die in die Epitaxieoberfläche 101b abgebildete Ausrichtungsmarkierung 200 bedecken.
  • 7 zeigt eine Halbleitervorrichtung 500, welche ein IGFET, ein IGBT oder eine Leistungs-Halbleiterdiode sein oder umfassen kann. In einem aktiven Bereich 614 der Halbleitervorrichtung 500 sind funktionale Transistorzellen TC oder eine Anodenzone einer Leistungs-Halbleiterdiode ausgebildet, durch welche in einem Ein-Zustand oder Durchlassmodus der Halbleitervorrichtung 500 ein Laststrom direkt fließt. Ein inaktiver Bereich 615 ist frei von funktionalen Transistorzellen und frei von einer Anodenzone einer Leistungs-Halbleiterdiode, und in einem Ein-Zustand oder Durchlassmodus fließt kein Laststrom direkt durch den inaktiven Bereich 615. Der inaktive Bereich 615 kann ein Abschnitt der Halbleitervorrichtung 500 beispielsweise in oder jenseits eines Abschlussgebietes oder unter Gate-Leitern sein. Gemäß einer Ausführungsform kann der inaktive Bereich 615 ein Überrest eines Schnittfugenbereichs sein. Der inaktive Bereich 615 enthält eine Ausrichtungsmarkierung 200 mit erhöhtem Kontrast wie oben diskutiert.
  • Die Halbleitervorrichtung 500 kann einen Halbleiterabschnitt 100 aus einem Halbleitermaterial wie etwa kristallines Silizium enthalten. Der Halbleiterabschnitt 100 kann eine Driftstruktur 120 mit einer Superjunction-Struktur 190 enthalten, die erste und zweite Bereiche 191, 192 wie mit Verweis auf 6 beschrieben umfasst, und kann weitere leitfähige, dielektrische oder halbleitende Abschnitte enthalten.
  • Transistorzellen TC können im Halbleiterabschnitt 100 entlang der ersten Oberfläche 101 ausgebildet sein. Die Transistorzellen TC können auf Graben-Gates oder planare Gates mit Gatestrukturen 150 wie mit Verweis auf 6 beschrieben gestützt werden.
  • Die Transistorzellen TC umfassen Bodyzonen 115 des zweiten Leitfähigkeitstyps. Die Bodyzonen 115 bilden erste pn-Übergänge pnl mit den zweiten Bereichen 192 der Superjunction-Struktur 190 und zweite pn-Übergänge pn2 mit Sourcezonen 110. Die Bodyzonen 115 können Wannen sein, die sich von der ersten Oberfläche 101 in den Halbleiterabschnitt 100 erstrecken. Die Sourcezonen 110 können Wannen sein, die sich von der ersten Oberfläche 101 in die Bodyzonen 115 erstrecken. Die Sourcezonen 110 und die Bodyzonen 115 können mit einer ersten Lastelektrode L1 elektrisch verbunden sein. Das Gatedielektrikum 151 koppelt die Gateelektrode 155 kapazitiv mit Kanalabschnitten der Bodyzonen 115.
  • Entlang einer der ersten Oberfläche 101 gegenüberliegenden zweiten Oberfläche 102 kann der Halbleiterabschnitt 100 eine hochdotierte Kontaktschicht 129 umfassen, die mit einer zweiten Lastelektrode L2 elektrisch verbunden ist. Eine Feldstoppschicht 128 mit einer geringeren Dotierstoffkonzentration als die Kontaktschicht 129 kann zwischen der Kontaktschicht 129 und einer gering dotierten Driftzone 121 sandwichartig angeordnet sein.
  • Der inaktive Bereich 615 umfasst eine Ausrichtungsmarkierung 200, wie mit Verweis auf 6 beschrieben wurde. Ein Zwischenschicht-Dielektrikum 210 kann die Ausrichtungsmarkierung 200 und die Gatestrukturen 150 bedecken.
  • 8A zeigt eine Ausrichtungsmarkierung 200 mit mehreren parallelen Ausrichtungsstrukturen 202.
  • In 8B umfasst die Ausrichtungsmarkierung 200 vier getrennte Ausrichtungsstrukturen 202, die in Kreuzform angeordnet sind.
  • In 8C bilden die vier getrennten Ausrichtungsstrukturen 202 einen rechtwinkligen Rahmen.
  • Obwohl spezifische Ausführungsbeispiele hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (25)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden, durch Verwenden einer einzigen Grabenmaske (410), erster und zweiter Gräben (181, 182), die sich von einer Hauptoberfläche (101a) in eine Halbleiterschicht (100a) erstrecken; Ausbilden einer Grundlage, die erste Bereiche (191) in den und/oder direkt angrenzend an die ersten Gräben (181) umfasst; und Ausbilden einer Superstruktur in Ausrichtung mit der Grundlage, indem eine Positionsinformation genutzt wird, die von in zumindest einem der ersten und zweiten Gräben (181, 182) ausgebildeten Strukturen direkt erhalten wird.
  2. Verfahren nach Anspruch 1, ferner umfassend: Abscheiden einer Grabenmaskenschicht auf der Hauptoberfläche (101a), Ausbilden der Grabenmaske (410) durch Ausbilden von Maskenöffnungen (418, 419) in der Grabenmaskenschicht und Ausbilden der Gräben (181, 182) in einer vertikalen Projektion der Maskenöffnungen (418, 419).
  3. Verfahren nach Anspruch 2, wobei ein die Strukturen in den ersten und zweiten Gräben (181, 182) bildendes Füllmaterial die Maskenöffnungen (418, 419) füllt.
  4. Verfahren nach Anspruch 3, ferner umfassend: selektives Entfernen der Grabenmaske (410) bezüglich des Füllmaterials in den Maskenöffnungen (418, 419), um Stufen (201, 203) auszubilden, die Seitenwände des Füllmaterials freilegen.
  5. Verfahren nach Anspruch 3, ferner umfassend: selektives Ausnehmen des Füllmaterials bezüglich der Grabenmaske (410), um Stufen (201, 203) auszubilden, die Seitenwände der Halbleiterschicht (100a) freilegen.
  6. Verfahren nach einem der Ansprüche 4 oder 5, ferner umfassend: Ausbilden einer Abstandshaltermaske (470) mit Maskenabstandshaltern entlang Seitenwänden der Stufen (203) und einer Abstandshaltermaskenöffnung (471) zwischen den Stufen (203).
  7. Verfahren nach Anspruch 6, ferner umfassend: Ausbilden eines Gategrabens (150a) in der Halbleiterschicht (100a) in einer vertikalen Projektion der Abstandshaltermaskenöffnung (471).
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei ein Erhalten der Positionsinformation von den ersten Bereichen (191) einen materialselektiven Ätzprozess bezüglich eines Füllmaterials umfasst, das die Strukturen in den ersten und zweiten Gräben (181, 182) bildet.
  9. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Positionsinformation durch Verwenden eines optischen Verfahrens abgeleitet wird aus Ausrichtungsstrukturen (202), welche durch Füllen der zweiten Gräben (182) gebildet werden, wobei die Ausrichtungsstruktur (202) ein Teil einer Ausrichtungsmarkierung (200) ist.
  10. Verfahren nach Anspruch 9, ferner umfassend: Feststellen einer Positionsinformation von der Ausrichtungsstruktur (202), um eine Fotomaske zum Strukturieren von Gatestrukturen (150) in Ausrichtung zur Ausrichtungsmarkierung (200) auszurichten.
  11. Verfahren nach einem der Ansprüche 9 oder 10, wobei ein Ausbilden der Ausrichtungsstruktur (202) ein selektives Entfernen eines zweiten Teils der Grabenmaske (410), wobei der zweite Teil der Grabenmaske (410) direkt an die Ausrichtungsstruktur (202) angrenzt, bezüglich eines ersten Teils der Grabenmaske (410), der direkt an die ersten Bereiche (191) angrenzt, umfasst.
  12. Verfahren nach Anspruch 11, wobei ein selektives Entfernen des zweiten Teils der Grabenmaske (410) ein Abscheiden einer Vorrichtungsmaske (420) auf der Grabenmaske (410) und ein Strukturieren der Vorrichtungsmaske (420) durch Fotolithographie umfasst, wobei eine minimale Distanz zwischen benachbarten ersten und zweiten Gräben (181, 182) größer ist als eine Distanz zwischen benachbarten ersten Gräben (181).
  13. Verfahren nach einem der Ansprüche 11 oder 12, ferner umfassend: gleichmäßiges Abstreifen bzw. Abtragen des ersten Teils der Grabenmaske (410) und der freigelegten Abschnitte der ersten Bereiche (191) bei einer gleichen Abtragrate.
  14. Verfahren nach Anspruch 13, wobei die Grabenmaske (410) Siliziumoxid enthält, das den ersten Bereich (191) bildende Füllmaterial kristallines Silizium ist und ein gleichmäßiges Abtragen der Grabenmaske (410) und des Füllmaterials Plasmaätzen umfasst.
  15. Verfahren nach einem der Ansprüche 1 bis 14, wobei die ersten Bereiche (191) dotierte Bereiche eines ersten Leitfähigkeitstyps sind.
  16. Verfahren nach Anspruch 15, ferner umfassend: Ausbilden dotierter zweiter Bereiche (192) in der Halbleiterschicht (100a).
  17. Verfahren nach Anspruch 16, wobei die ersten und zweiten Bereiche (191, 192) eine Superjunction-Struktur (190) bilden.
  18. Halbleitersubstrat, umfassend: eine Superjunction-Struktur (190) in einem Vorrichtungsbereich (610) einer Halbleiterschicht (100a), wobei die Superjunction-Struktur (190) erste Bereiche (191) und zweite Bereiche (192) eines entgegengesetzten Leitfähigkeitstyps umfasst, wobei die ersten und zweiten Bereiche (191, 192) sich entlang zumindest einer horizontalen Richtung abwechseln; und eine Ausrichtungsmarkierung (200) in einem Schnittfugenbereich (690) der Halbleiterschicht (100a), wobei die Ausrichtungsmarkierung (200) Stufen (201) umfasst, die durch eine Ausrichtungsstruktur (202) gebildet werden, die aus einer Hauptoberfläche (101a) der Halbleiterschicht (100a) vorragt oder ausgenommen ist, und wobei die Ausrichtungsstruktur (202) aus dem Material der ersten Bereiche (191) der Superjunction-Struktur (190) besteht.
  19. Halbleitersubstrat nach Anspruch 18, wobei eine vertikale Ausdehnung der Ausrichtungsstruktur (202) gleich einer vertikalen Ausdehnung der ersten Bereiche (191) ist.
  20. Halbleitersubstrat nach einem der Ansprüche 18 oder 19, wobei die Ausrichtungsstruktur (202) getrennte streifenförmige Teile umfasst.
  21. Halbleitersubstrat nach einem der Ansprüche 18 bis 20, wobei eine vertikale Ausdehnung der Stufe (201) mindestens 50 nm beträgt.
  22. Halbleitervorrichtung, umfassend: eine Superjunction-Struktur (190) in einem aktiven Bereich (614) eines Halbleiterabschnitts (100), wobei die Superjunction-Struktur (190) erste Bereiche (191) und zweite Bereiche (192) eines entgegengesetzten Leitfähigkeitstyps umfasst, wobei die ersten und zweite Bereiche (191, 192) sich entlang zumindest einer horizontalen Richtung abwechseln; und eine Ausrichtungsmarkierung (200) in einem inaktiven Bereich (615) des Halbleiterabschnitts (100), wobei die Ausrichtungsmarkierung (200) Stufen (201) aufweist, die durch eine Ausrichtungsstruktur (202) gebildet werden, die aus einer ersten Oberfläche (101) des Halbleiterabschnitts (100) vorragt oder ausgenommen ist, und wobei die Ausrichtungsstruktur (202) aus dem Material der ersten Bereiche (191) der Superjunction-Struktur (190) besteht.
  23. Halbleitervorrichtung nach Anspruch 22, wobei eine vertikale Ausdehnung der Ausrichtungsstruktur (202) gleich einer vertikalen Ausdehnung der ersten Bereiche (191) ist.
  24. Halbleitervorrichtung nach einem der Ansprüche 22 oder 23, wobei eine vertikale Ausdehnung der Stufe (201) mindestens 50 nm beträgt.
  25. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden, durch Verwenden einer einzigen Grabenmaske (410), erster und zweiter Gräben (181, 182), die sich von einer Hauptoberfläche (101a) in eine Halbleiterschicht (100a) erstrecken; Ausbilden einer Grundlage mit einer Superjunction-Struktur (190), wobei die Superjunction-Struktur (190) dotierte erste Bereiche (191) in den und/oder direkt angrenzend an die ersten Gräben (181) und entgegengesetzt dotierte zweite Bereiche (192) umfasst, wobei die ersten und zweiten Bereiche (191, 192) sich entlang zumindest einer horizontalen Richtung parallel zur Hauptoberfläche (101a) abwechseln; und Ausbilden einer Superstruktur in Ausrichtung mit der Grundlage, indem eine Positionsinformation genutzt wird, die von in zumindest einem der ersten und der zweiten Gräben (181, 182) ausgebildeten Strukturen direkt erhalten wird.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018111326B3 (de) * 2018-05-11 2019-07-04 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements
DE102019109048B4 (de) 2018-07-18 2024-05-08 Infineon Technologies Ag Verfahren zum herstellen eines halbleiterbauelements
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
US10534276B1 (en) 2019-03-27 2020-01-14 International Business Machines Corporation Lithographic photomask alignment using non-planar alignment structures formed on wafer
CN116864490B (zh) * 2023-07-04 2024-04-02 深圳市美浦森半导体有限公司 沟槽mosfet的接触孔光刻对准精度监测结构及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110294278A1 (en) * 2010-05-28 2011-12-01 Renesas Electronics Corporation Method for manufacturing semiconductor device
US20150044854A1 (en) * 2013-08-09 2015-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN104658889A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 两次沟槽型超级结器件的对准标记制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713884B2 (en) * 2001-12-20 2004-03-30 Infineon Technologies Ag Method of forming an alignment mark structure using standard process steps for forming vertical gate transistors
JP5560931B2 (ja) * 2010-06-14 2014-07-30 富士電機株式会社 超接合半導体装置の製造方法
JP6142496B2 (ja) * 2012-10-12 2017-06-07 富士電機株式会社 半導体装置の製造方法
US8901623B2 (en) * 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110294278A1 (en) * 2010-05-28 2011-12-01 Renesas Electronics Corporation Method for manufacturing semiconductor device
US20150044854A1 (en) * 2013-08-09 2015-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN104658889A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 两次沟槽型超级结器件的对准标记制造方法

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