DE102014007429A1 - Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung - Google Patents

Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102014007429A1
DE102014007429A1 DE102014007429.3A DE102014007429A DE102014007429A1 DE 102014007429 A1 DE102014007429 A1 DE 102014007429A1 DE 102014007429 A DE102014007429 A DE 102014007429A DE 102014007429 A1 DE102014007429 A1 DE 102014007429A1
Authority
DE
Germany
Prior art keywords
layer
copper
base metal
circuit board
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102014007429.3A
Other languages
English (en)
Inventor
Thomas Gottwald
Christian Rössle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Schweizer Electronic AG
Original Assignee
Schweizer Electronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Schweizer Electronic AG filed Critical Schweizer Electronic AG
Priority to DE102014007429.3A priority Critical patent/DE102014007429A1/de
Priority to PCT/EP2015/001034 priority patent/WO2015176820A1/de
Publication of DE102014007429A1 publication Critical patent/DE102014007429A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

Verfahren zum Ankontaktieren eines Bauelements (30) in einer Leiterplattenschichtabfolge (10) mit den folgenden Schritten: Bereitstellen eines Bauelements (30) mit Kontaktflächen (34, 36, 38) aus einem Metallmaterial, das nicht Kupfer ist; Herstellen eines Schichtabfolgelaminats (10) mit eingebettetem Bauelement; Erzeugen von einem oder mehreren Löchern (V1, V2, VL) in einer Oberfläche des Schichtabfolgelaminats (10) zum zumindest partiellen Freilegen der Kontaktflächen (34, 36, 38) des Bauelements (30); Behandeln von Oxidschichten (35, 37) auf den freigelegten Kontaktflächen (34, 36), Aufbringen einer Basismetallschicht (40) und Durchführen eines Galvanisierungsprozesses zum Verstärken der Basismetallschicht (40) mit einer Kupferschicht (42). Leiterplatte mit einem Leiterplattenschichtaufbau (10) und darin eingebrachtem Bauelement (30), wobei das Bauelement (30) mindestens eine Kontaktfläche (34, 36, 38) aufweist, die über mindestens ein Sackloch (V1, V2, VL) ankontaktiert ist, wobei die Kontaktfläche (34, 36, 38) im Bereich des mindestens einen Vias (V1, V2, VL) eine Schicht aus metallischem Material aufweist, das nicht Kupfer ist, an die sich direkt und ohne Vorhandensein einer Metalloxidschicht (35, 37) eine Basismetallschicht (40) anschließt, die durch aufgalvanisiertes Kupfer (42) verstärkt ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Ankontaktieren eines Bauelements in eine Leiterplattenschichtabfolge sowie eine Leiterplatte mit einem eingebetteten Bauelement.
  • In Leiterplatten eingebrachte bzw. eingebettete Bauelemente wie Halbleiter, Leistungshalbleiter, Chips, Feldeffekttransistoren u. dgl. müssen zur Anbindung an den integrierten Schaltkreis ankontaktiert werden. Hierzu verfügen die Bauelemente üblicherweise über geeignete Kontaktflächen. Für eine galvanische Ankontaktierung von Bauelementen bestehen die Kontaktflächen idealerweise aus Kupfer bzw. sind mit Kupfer beschichtet. Es stellt sich zunehmend jedoch bei der Herstellung von Leiterplatten mit galvanisch anzukontaktierenden integrierten/eingebetteten Bauelementen die Herausforderung, dass viele Bauelemente nicht über Kupferterminierungen verfügen, sondern über Kontaktflächen mit Aluminium oder einer Aluminiumlegierungsoberfläche.
  • Erfindungsgemäß werden ein Verfahren zum Ankontaktieren eines Bauelements in einer Leiterplattenschichtabfolge mit den Merkmalen des Anspruchs 1 sowie entsprechende Leiterplatten mit den Merkmalen der Ansprüche 12 und 17 vorgeschlagen.
  • Erfindungsgemäß wird ein Verfahren bereitgestellt, das eine Einbettung und Ankontaktierung von Standard-Bauelementen mit nicht kupferbeschichteten Kontaktflächen gestattet. Derartige Kontaktflächen weisen in der Regel Oberflächen aus Aluminium oder einer Aluminiumlegierung wie AlSiCu oder AlSi.
  • Der Erfindung liegt die Erkenntnis zugrunde, dass Kontaktflächen aus einem Metallmaterial, das nicht Kupfer ist (Nicht-Kupfer-Metall), so behandelt werden, dass eine Plattierung mit Kupfer darauf ermöglicht wird. Die erfindungsgemäße Behandlung kann bspw. ein Entfernen der Oxidschicht zumindest in einem Bereich der Kontaktflächen (bspw. in einem freigelegten Bereich und/oder einem zum Plattieren vorgesehenen Bereich) sein. Alternativ kann die erfindungsgemäße Behandlung ein Konditionieren der Oberfläche der Kontaktfläche aus Nicht-Kupfer-Metall sein.
  • Auf die erfindungsgemäß behandelte Kontaktfläche wird dann eine Basismetallschicht aufgebracht. Unter einer Basismetallschicht ist im Kontext der vorliegenden Erfindung eine einzelne Schicht aus einem plattierfähigen Metall (wie bspw. Kupfer) oder auch eine Schichtfolge zu verstehen, auf die in einem Anschließenden Galvanisierungsschritt eine verstärkte Kupferschicht aufgebracht wird.
  • Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und der beiliegenden Zeichnung.
  • Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
  • Die Erfindung ist anhand von Ausführungsbeispielen in der Zeichnung schematisch dargestellt und wird im folgenden unter Bezugnahme auf die Zeichnung ausführlich beschrieben.
  • Kurzbeschreibung der Zeichnung
  • 1 zeigt in seitlicher Schnittdarstellung ein Schichtabfolgelaminat mit eingebettetem Bauelement.
  • 2 zeigt das Schichtabfolgelaminat der 1 mit eingebrachten Sacklöchern (Vias) zur Oberfläche des Bauelements.
  • 3 zeigt eine alternative Ausführungsform des Schichtabfolgelaminats der 2 mit einem als Fläche oder Langloch ausgebildeten Sackloch.
  • 4 zeigt eine Ausschnittsvergrößerung A aus der Darstellung der 3.
  • 5 zeigt die Bauelementoberfläche der 4 mit von den freigelegten Kontaktflächen entfernten Oxidschichten.
  • 6 zeigt den Ausschnitt aus dem Schichtabfolgelaminat der 5 nach dem Aufbringen einer Basismetallschicht.
  • 7 zeigt den Ausschnitt aus dem Schichtabfolgelaminat der 6 mit verstärkter Kupferbeschichtung.
  • 8 zeigt den Ausschnitt aus dem Schichtabfolgelaminat der 7 mit aufgefüllten Sacklöchern.
  • 9 zeigt das Schichtabfolgelaminat der 8 mit selektiv geätzter Außenlage zur Potentialtrennung.
  • 10 zeigt eine Draufsicht auf das Schichtabfolgelaminat der 9.
  • 11 zeigt ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Leiterplatte in seitlicher Schnittdarstellung.
  • 12 zeigt eine Variante des Schichtabfolgelaminats mit aufgefüllten Sacklöchern der 8.
  • Ausführliche Beschreibung
  • 1 zeigt in seitlicher Schnittdarstellung ein Schichtabfolgelaminat 10 einer Leiterplatte.
  • Das Schichtabfolgelaminat 10 weist ein darin eingebrachtes bzw. eingebettetes Bauelement 30 auf. Die Schichtabfolge umfasst in dem dargestellten Ausführungsbeispiel eine Substratschicht 12, bei der es sich um ein leitendes oder nicht leitendes Leiterplattenmaterial, wie bspw. eine FR-4-Innenlage, handeln kann, und eine darauf aufgebrachte Kupferinnenlage 14, auf der das Bauelement 30 mittels einer Kontaktschicht bzw. Verbindungsschicht 16 (Sinterschicht oder Lotschicht) aufgebracht ist. Das Bauelement 30 ist in eine Prepreg- oder Dielektrikumsschicht 18 eingebettet, die mit einer darauf aufgebrachten Kupferfolie 20 abschließt. Letztere könnte in einer Variante auch weggelassen werden, so dass nur eine Dielektrikumsschicht verwendet wird. In diesem Fall müssten die Oberfläche sowie die Lochwandungen haftfest und leitfähig beschichtet werden, bevor Kupfer abgeschieden werden kann. Das könnte z. B. durch Sputtern von Kupfer erfolgen.
  • Der dargestellte und beschriebene Laminataufbau ist selbstverständlich rein beispielhaft, und dem Fachmann erschließt sich ohne weiteres jeder andere davon abweichende Aufbau.
  • Das Bauelement 30 kann – wie in dem dargestellten Ausführungsbeispiel – ein Feldeffekttransistor sein, mit einem Halbleiterkörper 32 und darauf angeordneten Anschlüssen in Form von Kontaktflächen, die mit den Bezugszeichen 34 für die Gate-Kontaktfläche, 36 für die Source-Kontaktfläche und 38 für die Drain-Kontaktfläche bezeichnet sind.
  • Dem Fachmann erschließt sich ohne weiteres, dass jegliche andere Form von Bauelement mit entsprechenden Kontaktflächen zur Ankontaktierung erfindungsgemäß Verwendung finden kann.
  • Typischerweise werden zur Ankontaktierung der Kontaktflächen 34, 36 und ggf. 38 Löcher in Form von Sacklöchern in die oberhalb der Kontaktflächen befindlichen Kupfer- und Laminatschichten eingebracht. In der Darstellung der 2 ist ein Sackloch V1 auf die Gate-Kontaktfläche 34 vorgesehen. Des weiteren sind ebenfalls durch die Kupferfolie 20 und das Dielektrikum 18 eine Vielzahl von weiteren, im wesentlichen kreisrunden Sacklöchern V2 auf die Source-Kontaktfläche 36 vorgesehen.
  • Alternativ kann auf die im dargestellten Ausführungsbeispiel großflächige Source-Kontaktfläche 36 auch ein deutlich größeres Sackloch VL in Form eines Langlochs vorgesehen sein (vgl. auch die Draufsichtdarstellung der 10). Größe und Form derartiger Sacklöcher zur Ankontaktierung (d. h. zur Anbringung von sogenannten Vias) erschließen sich dem Fachmann ohne weiteres. Des weiteren kann auch die Source-Fläche vollflächig freigelegt werden, was allerdings bei großen Source-Flächen ein nachfolgendes Auffüllen der Vertiefung mit Kupfer erschwert.
  • Am Beispiel der in 3 dargestellten Ausführungsform wird das weitere erfindungsgemäße Vorgehen bei der Herstellung der Leiterplatte beschrieben.
  • 4 zeigt hierzu eine Detailvergrößerung gemäß Ausschnitt A der 3.
  • 4 zeigt in vergrößertem Detail einen Ausschnitt aus dem Halbleiterkörper 32 des Bauelements 30, die darauf angebrachte Gate-Kontaktfläche 34 sowie einen Teil der ebenfalls angebrachten Source-Kontaktfläche 36.
  • Die Kontaktflächen 34, 36 des Bauelements 30 bestehen nicht aus Kupfer, sondern aus Aluminium oder einer Aluminiumlegierung wie bspw. AlSi oder AlSiCu. Aus diesem Grunde gestaltet sich die galvanische Ankontaktierung der Kontaktflächen 34, 36 mit konventionellen Methoden als schwierig bzw. nicht möglich. Aus diesem Grunde ist das im folgenden beschriebene erfindungsgemäße Verfahren angebracht.
  • Aluminium bzw. Aluminiumlegierungen bilden in Sauerstoffumgebung sehr schnell eine Oxidschicht auf ihrer Oberfläche, die in 4 mit den Bezugszeichen 35 bzw. 37 bezeichnet sind. Diese Oxidschichten werden erfindungsgemäß behandelt.
  • Unter dem Begriff des ”Behandelns” der Oxidschicht ist im Kontext der vorliegenden Anmeldung jede Form von physikalischer und/oder chemischer Bearbeitung zu verstehen, die zu einer plattierbaren Oberfläche an dieser Stelle führt. Dabei kann es sich erfindungsgemäß bspw. um ein Entfernen der Oxidschicht handeln, aber auch um eine Konditionierung.
  • Im folgenden wird anhand des dargestellten Ausführungsbeispiels die Erfindung zunächst am Beispiel des Entfernens der Oxidschicht detaillierter beschrieben.
  • Vor der Entfernung der Oxidschicht erfolgt ein Lochreinigungsprozess zum Reinigen der Oberflächen des Substrats und des Halbleiters und insbesondere auch der Lochwandungen. Auf ein nasschemisches Reinigen, wie es als Standardtechnologie bekannt ist (bspw. in Form des Desmear-Prozesses), kann jedoch nicht zurückgegriffen werden, da die heiße alkalische wässrige Lösung das amphotere Aluminium angreift. Als Reinigungsprozesse bieten sich deshalb Trockenreinigungsprozesse wie Plasmareinigung oder UV-Reinigung (ebenfalls als Desmear-Prozesse) an.
  • Nach dem Reinigen der Lochoberflächen (Wandungen und Böden) erfolgt das bereits angesprochene Entfernen der Oxidschichten 35, 37 im Bereich der Freilegung der Kontaktflächen 34, 36, wie dies in 5 schematisch mit den Pfeilen P1 und P2 veranschaulicht ist. Zum Entfernen der Oxidschichten kann bspw. ein Sputter-Verfahren gewählt werden, bei dem ein Teil der beschleunigten Gasionen eine derart hohe Energie erreicht, die ausreicht, um Teilchen aus der Zieloberfläche zu entfernen (sogenanntes Rücksputtern). Hierzu können beispielsweise Argonionen verwendet werden.
  • Das erfindungsgemäße Entfernen der Oxidschicht kann bspw. auch durch chemische Reduktion erfolgen, bspw. mittels eines reduzierend eingestellten Plasmas. Als Prozessgas bietet sich hierbei bspw. Wasserstoff an, der mit dem Sauerstoff aus der Oxidschicht zu Wasser reagiert. Eine weitere Alternative besteht in einem chemischen Auflösen der Oxidschicht, bei dem das Oxid bspw. in alkalischer Lösung als Aluminat in Lösung geht und darunter liegendes metallisches Aluminium freigelegt wird.
  • Um eine Reoxidation auf der Oberfläche der Kontaktflächen 34, 36 zu verhindern, bietet es sich bei den plasmaunterstützten Prozessen an, zumindest den Prozess des Entfernens der Oxidschichten und des sich unmittelbar anschließenden Aufbringens einer Basismetallschicht (vgl. 6) in einer im wesentlichen sauerstofffreien bzw. sauerstoffarmen und/oder druckreduzierten Umgebung durchzuführen. Idealerweise werden zumindest diese beiden Schritte in Vakuumumgebung durchgeführt. Bei chemischen Prozessen erfolgt die Auflösung der Oxidschicht und die Abscheidung der ersten Basismetallschicht ”in situ”.
  • Als Alternative zu Vakuumprozessen können auch sogenannte ”Open Air”-Plasma-Prozesse eingesetzt werden, bei denen das Plasma räumlich begrenzt erzeugt wird. Auch hier kann das Plasma zunächst z. B. durch Zugabe von Wassersoff reduzierend eingestellt werden, um Oxidschichten von den Aluminiumoberflächen zu entfernen. Danach kann, unter Aufrechterhaltung des Plasmas, dem Plasma mit einem Trägergas Kupfer in Partikelform zugeführt werden und somit in direkter Folge eine Desoxidation und Kupferbeschichtung erfolgen. Dieser Beschichtungsprozess wird dabei so eingestellt, dass die Oberflächen der freigelegten Kontaktflächenbereiche sowie die Lochwandungen gleichzeitig mit einer ausreichend dicken Kupferbeschichtung versehen werden, so dass anschließend eine galvanische Verstärkung mit z. B. Kupfer möglich ist.
  • Das Aufbringen der in 6 mit dem Bezugszeichen 40 bezeichneten Basismetallschicht erfolgt bspw. mittels eines Sputter-Verfahrens, bei dem Kupfer direkt auf die von der Oxidschicht befreite Aluminium- bzw. Aluminiumlegierungsoberfläche gesputtert wird. Die Sputterschicht sollte eine im wesentlichen porenfreie Beschichtung der Aluminiumoberfläche und auch der Lochwandungen des Dielektrikums 18 darstellen, was ab ca. 200 bis 300 nm Schichtdicke der Fall ist.
  • Je nach Größe der Kontaktfläche und Legierungszusammensetzung kann das Aufbringen von haftungsverbessernden Schichten oder Schichtfolgen erforderlich sein. Derartige Schichtfolgen können z. B. Ti, Ti-W, Ti-Cu oder andere Kombinationen von Ti-, Cu-, W-Schichten sein. Auf diese Schichten wird dann zusätzlich eine reine Kupferschicht gesputtert.
  • Alternativ kann auch ein Aufbringen einer Basismetallschicht aus Zink auf den Metalloberflächen 34, 36, erfolgen unter Anwendung eines aus dem Stand der Technik an sich bekannten sogenannten Zinkat-Prozesses oder einer chemischen Abscheidung von Nickel auf dem Aluminium. Im Falle der chemischen Metallabscheidung auf Al müssen die Lochwandungen des Dielektrikums mit einem aus dem Stand der Technik bekannten Verfahren elektrisch leitfähig beschichtet werden, bevor eine galvanische Verstärkung der Basismetallisierung erfolgen kann.
  • Im Rahmen der Oxidschichtentfernung im Wege des Zinkatprozesses als einer nasschemischen Anwendung wird die Oxidschicht zumindest teilweise abgelöst und in einer wässrigen alkalischen Lösung mit ZnO wird dabei eine dünne Zinkschicht auf dem Aluminium abgeschieden.
  • Eine Leitfähigkeit der Lochwandungen kann bspw. durch Abscheiden eines leitfähigen Polymers auf dem Harzmaterial der Prepregschicht 18 erfolgen, oder alternativ durch einen chemischen Kupferprozess. Bei der Anwendung des Zinkatprozesses erfolgt die Plattierung aus einem z. B. alkalisch/cyanidischen Cu-Elektrolyten, mit dem Kupfer auf der Zinkschicht und der Lochwandung abgeschieden wird. Diese wird z. B. mit 5 μm abgeschieden, danach sind die anderen typischen Leiterplatten-Galvanisierungsprozesse, wie das galvanische Füllen der Sacklöcher möglich. Nach dem angesprochenen alternativen chemischen Cu-Prozess mit ausreichender Schichtdicke (ca. 2 μm) kann direkt in einen sauren Elektrolyten gewechselt werden.
  • Die Erfindung beschränkt sich jedoch nicht auf ein Behandeln der Nicht-Kupfer-Metall-Kontaktflächen auf ein Entfernen der sich darauf befindlichen Oxidschicht. Alternativ kann erfindungsgemäß auch eine Konditionierung der Kontaktfläche erfolgen, wie sie nachfolgend detaillierter beschreiben wird.
  • An die bereits voranstehend beschriebene Locherzeugung und Lochwandreinigung kann eine direkte (chemische) Abscheidung von Nickel auf Aluminium erfolgen. Danach folgen die bereits beschriebenen Prozesse der Abscheidung von chemisch Cu oder einem leitfähigen Polymer auf den Lochwandungen und ggf. der Oberfläche. Danach folgt die galvanische Verstärkung ggf. bis zur vollständigen Verfüllung.
  • Für eine weitere Variante der galvanischen Beschichtung mit z. B. Kupfer wird die vergleichsweise dünne Oxidschicht auf der Oberfläche belassen, ggf. sogar in der Schichtdicke verstärkt. In einem Konditionierungsschritt wird die Oxidschicht mit einem sogenannten Conditioner (Untergrundverbesserer) belegt. Der Conditioner hat die Eigenschaft, mittels eine reaktiven, häufig komplexierenden Gruppe an die Oberfläche, hier Aluminiumoxid, anzudocken. Der Rest des Moleküls ist organischer Natur. Der Konditionierungsschritt erfolgt bspw. in einem nasschemischen Prozess. Als Conditioner können bspw. Silane mit organischem Rest, Polyolefine o. dgl. dienen. Als Conditioner kann jeder auf einer Oxidschicht aufbringbarer Haftvermittler dienen, mit dessen Hilfe das leitfähige Polymer auf der Oberfläche abgeschieden werden kann. Der Schritt des Konditionierens dient somit im wesentlichen dem Aufbringen einer gut haftenden leitfähigen Polymerschicht, mit deren Hilfe Cu galvanisch auf der betreffenden Oberfläche abgeschieden werden kann.
  • Danach wird ein leitfähiges Polymer abgeschieden, auf dem nachfolgend Kupfer galvanisch abgeschieden wird. Die Abscheidung des leitfähigen Polymers erfolgt gleichzeitig auf der Lochwandung sowie auf der Oxidoberfläche. Die Oxidschicht ist so dünn, dass diese für die elektrische Funktion und Kontaktierung von untergeordneter Bedeutung ist.
  • Die mittels einem wie voranstehend beschriebenen Verfahren aufgebrachte Basismetallschicht bzw. Basismetallschichtfolge 40 wird in einem nächsten Schritt durch Galvanisieren mit einer Kupferschicht 42 verstärkt (vgl. 7). Dieser Vorgang wird auch als ”Plating” bezeichnet. Hierbei können die Sacklöcher V1, VL zur späteren Bildung von Vias vollständig ausgefüllt werden (vgl. 8). Anschließend erfolgt noch ein selektives Ätzen um eine Potenzialtrennung zwischen den Gate- und Source-Kontaktflächen herzustellen (vgl. Bezugszeichen 44 in den 9 und 10). 12 zeigt eine Variante der Lochauffüllung: ab einer bestimmten Fläche des Loches wird dieses nicht mehr vollständig ausgefüllt, wie dies in der Darstellung der 8 für das in der Darstellung rechts abschnittsweise dargestellte Langloch VL veranschaulicht ist, sondern es erfolgt nur ein teilweises Auffüllen 42', wie aus der 12 ersichtlich.
  • Gegebenenfalls kann erfindungsgemäß vor dem Einbetten des Bauelements 30 die Aluminiumoxidschicht verstärkt werden. Der Grund hierfür ist, dass Aluminiumoxid ein guter Haftungspartner für die Einbettharze der Prepregschicht 18 ist und für eine gleichmäßige Belegung mit Conditioner eine porenfreie Schicht erforderlich ist. Insbesondere beim anschließenden Löcherbohren wird für das verbleibende Harz eine gute Haftung auf dem Oxid vermittelt. Die Aluminiumoxidschicht auf Chips hat erfahrungsgemäß nur eine geringe, wenige Nanometer dünne Oxidschicht, deren Dichtigkeit und Stabilität zu gering sein kann. Diese Verstärkung kann durch Auslagerung der entsprechenden Oberflächen bei erhöhter Temperatur in sauerstoffhaltiger Umgebung erfolgen oder durch nasschemische Behandlung in oxidierenden Lösungen.
  • 11 zeigt ein Ausführungsbeispiel eines Schichtabfolgelaminats 10' mit einem darin eingebetteten und ankontaktierten Bauelement 30, das Drain-seitig nicht auf einem Substrat aufgebracht ist, sondern in einer Art symmetrischen Aufbaus auch auf der Seite der Drain-Kontaktfläche 38 eine erfindungsgemäße Ankontaktierung aufweist.

Claims (18)

  1. Verfahren zum Ankontaktieren eines Bauelements (30) in einer Leiterplattenschichtabfolge (10) mit den folgenden Schritten: – Bereitstellen eines Bauelements (30) mit Kontaktflächen (34, 36, 38) aus einem Metallmaterial, das nicht Kupfer ist, – Herstellen eines Schichtabfolgelaminats (10) mit eingebettetem Bauelement, – Erzeugen von einem oder mehreren Löchern (V1, V2, VL) in einer Oberfläche des Schichtabfolgelaminats (10) zum zumindest partiellen Freilegen der Kontaktflächen (34, 36, 38) des Bauelements (30), – Behandeln von Oxidschichten (35, 37) auf den freigelegten Kontaktflächen (34, 36), – Aufbringen einer Basismetallschicht (40) und – Durchführen eines Galvanisierungsprozesses zum Verstärken der Basismetallschicht (40) mit einer Kupferschicht (42).
  2. Verfahren nach Anspruch 1, mit dem Schritt des Durchführens eines Lochreinigungsprozesses vor dem Schritt des Behandelns.
  3. Verfahren nach Anspruch 1 oder 2, bei dem zumindest die Schritte des Behandelns der Oxidschichten (35, 37) und des Aufbringens der Basismetallschicht (40) in einer im wesentlichen sauerstofffreien bzw. sauerstoffarmen und/oder druckreduzierten Umgebung durchgeführt werden.
  4. Verfahren nach Anspruch 1 oder 2, bei dem zwischen dem Schritt des Behandelns der Oxidschichten (35, 37) und des Aufbringens der Basismetallschicht (40) eine Haftvermittlerschicht aufgebracht wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt des Behandelns der Oxidschichten das Entfernen der Oxidschichten (35, 37) umfasst.
  6. Verfahren nach Anspruch 5, bei dem der Schritt des Entfernens der Oxidschichten (35, 37) mittels eines Rücksputter-Verfahrens oder mittels einer Reduktion oder durch Auflösen der Oxidschicht erfolgt.
  7. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt des Behandelns der Oxidschichten das Konditionieren der Oxidschichten (35, 37) umfasst.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem das Aufbringen der Basismetallschicht (40) mittels Plasmabeschichtung (Plasma-Sputtern) oder mittels eines chemischen oder nasschemischen Prozesses erfolgt.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Basismetallschicht (40) eine Dicke zwischen ca. 200 nm und ca. 2 μm aufweist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem vor dem Schritt des Aufbringens der Basismetallschicht (40) ein leitfähiges Polymer abgeschieden wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem vor dem Herstellen des Schichtabfolgelaminats (10) mit eingebettetem Bauelement (30) die Oxidschichten (35, 37) auf den Nichtkupfer-Kontaktflächen (34, 36, 38) des Bauelements (30) verstärkt werden.
  12. Leiterplatte mit einem Leiterplattenschichtaufbau (10) und darin eingebrachtem Bauelement (30), wobei das Bauelement (30) mindestens eine Kontaktfläche (34, 36, 38) aufweist, die über mindestens ein Sackloch (V1, V2, VL) ankontaktiert ist, wobei die Kontaktfläche (34, 36, 38) im Bereich des mindestens einen Vias (V1, V2, VL) eine Schicht aus metallischem Material aufweist, das nicht Kupfer ist, an die sich direkt und ohne Vorhandensein einer Metalloxidschicht (35, 37) eine Basismetallschicht (40) anschließt, die durch aufgalvanisiertes Kupfer (42) verstärkt ist.
  13. Leiterplatte nach Anspruch 12, bei der die Basismetallschicht (40) mittels Plasmabeschichtung (Plasma-Sputtern) oder mittels eines chemischen oder nasschemischen Prozesses aufgebracht ist.
  14. Leiterplatte nach Anspruch 12 oder 13, bei der die Basismetallschicht (40) aus Kupfer besteht, oder bei der die Basismetallschicht (40) aus einer Schichtfolge besteht, die Zink und/oder ein leitfähiges Polymer umfasst.
  15. Leiterplatte nach einem der Ansprüche 12 bis 14, bei der die mindestens eine Kontaktfläche (34, 36, 38) außerhalb des Bereichs des mindestens einen Vias (V1, V2, VL) auf der Schicht aus metallischem Material, das nicht Kupfer ist, eine Metalloxidschicht (35, 37) aufweist.
  16. Leiterplatte nach einem der Ansprüche 12 bis 15, bei der die Basismetallschicht (40) eine Dicke zwischen ca. 200 nm und ca. 2 μm aufweist.
  17. Leiterplatte mit einem Leiterplattenschichtaufbau (10) und darin eingebrachtem Bauelement (30), wobei das Bauelement (30) mindestens eine Kontaktfläche (34, 36, 38) aufweist, die über mindestens ein Sackloch (V1, V2, VL) ankontaktiert ist, wobei die Kontaktfläche (34, 36, 38) im Bereich des mindestens einen Vias (V1, V2, VL) eine Schicht aus metallischem Material aufweist, das nicht Kupfer ist, an die sich ein leitfähiges Polymer anschließt, die durch aufgalvanisiertes Kupfer (42) verstärkt ist.
  18. Leiterplatte nach Anspruch 17, bei der die Basismetallschicht aus Nickel besteht.
DE102014007429.3A 2014-05-22 2014-05-22 Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung Withdrawn DE102014007429A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102014007429.3A DE102014007429A1 (de) 2014-05-22 2014-05-22 Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung
PCT/EP2015/001034 WO2015176820A1 (de) 2014-05-22 2015-05-21 Leiterplatte mit bauelement und verfahren zu dessen herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102014007429.3A DE102014007429A1 (de) 2014-05-22 2014-05-22 Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung

Publications (1)

Publication Number Publication Date
DE102014007429A1 true DE102014007429A1 (de) 2015-11-26

Family

ID=53404484

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014007429.3A Withdrawn DE102014007429A1 (de) 2014-05-22 2014-05-22 Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung

Country Status (2)

Country Link
DE (1) DE102014007429A1 (de)
WO (1) WO2015176820A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10897812B2 (en) 2018-12-25 2021-01-19 AT&S (Chongqing) Company Limited Component carrier having a component shielding and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169036B1 (en) * 1999-03-25 2001-01-02 Lucent Technologies Inc. Method for cleaning via openings in integrated circuit manufacturing
US6180523B1 (en) * 1998-10-13 2001-01-30 Industrial Technology Research Institute Copper metallization of USLI by electroless process
US20090205859A1 (en) * 2008-02-14 2009-08-20 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6899829B2 (en) * 2000-11-30 2005-05-31 Shipley Company, L.L.C. Conductive polymer colloidal compositions with selectivity for non-conductive surfaces
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US8120158B2 (en) * 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
JP5558595B2 (ja) * 2012-03-14 2014-07-23 株式会社東芝 半導体装置及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180523B1 (en) * 1998-10-13 2001-01-30 Industrial Technology Research Institute Copper metallization of USLI by electroless process
US6169036B1 (en) * 1999-03-25 2001-01-02 Lucent Technologies Inc. Method for cleaning via openings in integrated circuit manufacturing
US20090205859A1 (en) * 2008-02-14 2009-08-20 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10897812B2 (en) 2018-12-25 2021-01-19 AT&S (Chongqing) Company Limited Component carrier having a component shielding and method of manufacturing the same

Also Published As

Publication number Publication date
WO2015176820A1 (de) 2015-11-26

Similar Documents

Publication Publication Date Title
AT515101B1 (de) Verfahren zum Einbetten einer Komponente in eine Leiterplatte
DE102006051762B4 (de) Hochdichte Leiterplatte und Verfahren zu ihrer Herstellung
DE102005042074A1 (de) Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern
WO2004077548A2 (de) Verbindungstechnik für leistungshalbleiter
DE102006037532A1 (de) Verfahren zur Erzeugung einer elektrischen Funktionsschicht auf einer Oberfläche eines Substrats
EP3508040B1 (de) Leiterplatte und verfahren zu deren herstellung
DE102019209889A1 (de) Verfahren zur Leiterplattenherstellung sowie gemäß dem Verfahren hergestellte Leiterplatten
DE102017107648A1 (de) Elektrische Durchkontaktierung(en) in einem Halbleitersubstrat und ein zugehöriges Herstellverfahren
DE102013113917B4 (de) Verfahren zum Fertigen eines Schichtstapels, elektronisches Bauelement und Schichtstapel
DE102009058764A1 (de) Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
DE102014007429A1 (de) Leiterplatte mit Bauelement und Verfahren zu dessen Herstellung
EP0406678A1 (de) Quellmittel zur Vorbehandlung von Kunstharzen vor einer stromlosen Metallisierung
EP2280592B1 (de) Ausbilden einer Kontaktfläche auf einer Leiterplatte
WO2017207078A1 (de) Verfahren zur herstellung einer mehrlagenleiterplatte mit kontaktierung von innenlagen, sowie mehrlagenleiterplatte und anlage zur herstellung
WO2006000291A1 (de) Verfahren zur herstellung einer keramischen leiterplatte
WO2004077547A2 (de) Verbindungstechnik für leistungshalbleiter mit grossflächigen anschlüssen
EP4190133A1 (de) Verfahren zur leiterplattenherstellung
EP2458950A1 (de) Verfahren sowie Strukturelektrode zur Herstellung einer metallischen Leiterbahnstruktur
DE102009023629B4 (de) Leiterplatte und Herstellungsverfahren
DE102005032804B4 (de) Mehrschichtstruktur zum Aufnehmen einer elektronischen Schaltung
DE102019112030B4 (de) Verfahren zum Strukturieren eines Substrats
DE102012103018B4 (de) Zusammengesetzte Isolierschicht und Verfahren zu deren Herstellung
DE102009017692B4 (de) Verfahren zur Herstellung einer Niedertemperaturkontaktierung für mikroelektronische Aufbauten
DE10126734B4 (de) Umverdrahtungsverfahren und damit hergestelltes Bauelement
DE102006045836B4 (de) Verfahren zum Herstellen einer Durchkontaktierung zwischen zwei Oberflächen eines Halbleitersubstrats

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H05K0001180000

Ipc: H05K0003320000

R082 Change of representative

Representative=s name: GLAWE DELFS MOLL PARTNERSCHAFT MBB VON PATENT-, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee