DE102013103132A1 - Eine Chipanordnung, ein Verfahren zum Bilden einer Chipanordnung, ein Chipgehäuse, ein Verfahren zum Bilden eines Chipgehäuses - Google Patents

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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/37111—Tin [Sn] as principal constituent
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    • H01L2224/37118—Zinc [Zn] as principal constituent
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    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
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    • H01L2224/37139—Silver [Ag] as principal constituent
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37144—Gold [Au] as principal constituent
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/37163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/37164—Palladium [Pd] as principal constituent
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    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
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    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
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Abstract

Eine Chipanordnung wird bereitgestellt, die Chipanordnung aufweisend: einen ersten Chipträger (104); einen zweiten Chipträger (106); einen ersten Chip (108) elektrisch verbunden mit dem ersten Chipträger (104); einen zweiten Chip (112), angeordnet über dem ersten Chipträger (104) und elektrisch isoliert von dem ersten Chipträger (104); und einen dritten Chip (114) elektrisch verbunden mit dem zweiten Chipträger (106); wobei der erste Chip (108) und/oder der zweite Chip (112) elektrisch verbunden werden mit dem dritten Chip (114).

Description

  • Verschiedene Ausführungsformen betreffen allgemein eine Chipanordnung, ein Chipgehäuse und ein Verfahren zum Bilden eines Chipgehäuses.
  • Die Konstruktion eines Chipgehäuses, z. B. eines Chipgehäuses kann eine Herausforderung darstellen, wenn die Anzahl der Chips in einem Schaltkreis groß ist. Chip-Gehäuse können bereitgestellt werden für das Häusen(Packaging) des einen oder der mehreren Halbleiterchips, zum Beispiel, wenn mehr als ein Leistungshalbleiterchip oder ein oder mehr integrierte Logik-Schaltkreis-Chips als ein Einzelbauelement gehäust werden. Traditionell kann die Chip-on-Chip Konstruktion verwendet werden für das Bilden von Mehrfach-Chipgehäusen. Zum Beispiel kann eine Rückseite eines integrierten Logik-Schaltkreis-Chips geleimt werden an ein elektrisch isolierendes Material (Mittel, Medium) über eine Seite mittels einer Seite des Leistungshalbleiterchips. Folglich kann ein integrierter Logik-Schaltkreis-Chip befestigt werden an einem Leistungshalbleiterchip mittels eines gemeinsamen Chip-Pads. Der integrierte Logik-Schaltkreis-Chip kann elektrisch isoliert werden von dem Chip-Pad und dem Leistungshalbleiterchip. Dennoch, wenn mehr als ein Leistungshalbleiterchip und ein oder mehr integrierte Logik-Schaltkreis-Chips in einem Gehäuse aufgebaut werden, kann jeder Chip individuell in einem separaten Gehäuse verpackt werden, und anschließend elektrisch verbunden werden mit jedem anderen mittels einen Einzel-Leiterrahmen. Eine andere Möglichkeit ist ein kostspieliges Gehäuse einer doppelten Kupfer-Kontaktierung (Kupfer-Bonding), wobei eine Mehrzahl von Leistungshalbleiterchips mit vertikalen Strom jeweils auf einer einzelnen Metallschicht (einer metallischen Schicht), z. B. eine Cu-Schicht (einer Kupferschicht), auf einer Keramik, kontaktiert werden können. Die integrierten Logik-Schaltkreis-Chips können entweder befestigt werden an einer anderen Seite der Keramik oder befestigt werden auf, aber elektrisch isoliert von, den einzelnen Metallschichten.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, aufweisend: einen ersten Chipträger; einen zweiten Chipträger; einen ersten Chip elektrisch verbunden mit dem ersten Chipträger; einen zweiten Chip angeordnet über dem ersten Chipträger und elektrisch isoliert von dem ersten Chipträger; und einen dritten Chip elektrisch verbunden mit dem zweiten Chipträger; wobei der erste Chip und/oder der zweite Chip elektrisch verbunden werden mit dem dritten Chip.
  • Gemäß einer Ausführungsform sind der erste Chip und/oder der zweite Chip mindestens mit der Chipoberseite des dritten Chips oder der Chipunterseite des dritten Chips elektrisch verbunden.
  • In einer Ausgestaltung weisen der erste Chip und/oder der dritte Chip einen Leistungshalbleiterchip auf.
  • In noch einer Ausgestaltung weist der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement auf, aus der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  • In noch einer Ausgestaltung ist der erste Chip eingerichtet um einen vertikalen Stromfluss zwischen einer Chipoberseite des ersten Chips und einer Chipunterseite des ersten Chips zu übertragen.
  • In noch einer Ausgestaltung ist der dritte Chip eingerichtet um einen vertikalen Stromfluss zwischen einer Chipoberseite des dritten Chips und einer Chipunterseite des dritten Chips zu übertragen.
  • In noch einer Ausgestaltung ist der erste Chip angeordnet über dem ersten Chipträger, und der erste Chip ist elektrisch verbunden mit dem ersten Chipträger mittels mindestens einen Kontakt-Pad, gebildet über einer Chiprückseite des ersten Chips.
  • In noch einer Ausgestaltung ist der erste Chip elektrisch verbunden mit dem ersten Chipträger mittels eines elektrisch leitfähigen Mediums, das elektrisch leitfähige Medium weist mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehend aus: einem Lot, einem Weichlot, einem Diffusionslot, einer Paste, einer Nanopaste, einem Klebemittel, einem elektrisch leitfähigen Klebemittel.
  • In noch einer Ausgestaltung weist der zweite Chip einen Logikchip und/oder einen Halbleiterspeicherchip auf.
  • In noch einer Ausgestaltung weist der Halbleiterlogikchip mindestens ein Halbleiterlogikbauelement auf aus der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis, einem Treiber, einem Kontroller, einem Sensor.
  • In noch einer Ausgestaltung ist eine Chiprückseite des zweiten Chips angeordnet über dem ersten Chipträger.
  • In noch einer Ausgestaltung ist der zweite Chip elektrisch isoliert von dem zweiten Chipträger mittels eines elektrisch isolierenden Materials, das elektrisch isolierende Material weist mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim, einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  • In noch einer Ausgestaltung weist der erste Chipträger einen ersten Leiterrahmenträger auf; und wobei der zweite Chipträger einen zweiten Leiterrahmenträger aufweist.
  • In noch einer Ausgestaltung weisen der erste Chipträger und/oder der zweite Chipträger mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehen aus: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung.
  • In noch einer Ausgestaltung weisen der erste Chipträger und/oder der zweite Chipträger mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe von Materialien bestehend aus: NiPdAu, NiAu, NiPd, NiAuAg, NiPdAuAg, NiNiPPdAu, NiNiPAu, NiNiPPd, NiNiPAuAg, NiNiPPdAuAg.
  • In noch einer Ausgestaltung weisen der erste Chipträger und/oder der zweite Chipträger ein Material auf, aufweisend eine Rauigkeit im Bereich von ungefähr 1 nm bis 1000 nm.
  • In noch einer Ausgestaltung weisen der erste Chipträger und/oder der zweite Chipträger ein Material auf, aufweisend eine Porosität im Bereich von ungefähr 2% bis 50%.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner eine oder mehr elektrische Verbindungen auf, eingerichtet um den ersten Chip und/oder den zweiten Chip mit dem dritten Chip elektrisch zu verbinden.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner eine oder mehr elektrische Verbindungen auf, wobei eine erste elektrische Verbindung eingerichtet ist um ein oder mehr Kontakt-Pads, gebildet über einer Chipvorderseite des ersten Chips, mit einem oder mehr Kontakt-Pads, gebildet über einer Chipvorderseite des dritten Chips, elektrisch zu verbinden; und wobei eine zweite elektrische Verbindung eingerichtet ist um ein oder mehr Kontakt-Pads, gebildet über einer Chipvorderseite des ersten Chips, mit einem oder mehr Kontakt-Pads, gebildet über einer Chipvorderseite des zweiten Chips, elektrisch zu verbinden.
  • In noch einer Ausgestaltung weisen die eine oder mehreren elektrischen Verbindungen mindestens eine aus der nachfolgenden Gruppe von elektrische Verbindungen auf, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten, Klemmen, elektrisch leitfähigen Klemmen, Lötkugeln, galvanisch abgeschiedenen Verbindungen.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner ein elektrisch isolierendes Material auf, wobei das elektrisch isolierende Material mindestens teilweise den ersten Chip, den zweiten Chip und den dritten Chip umgibt.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner ein elektrisch isolierendes Material auf, wobei das elektrisch isolierende Material mindestens teilweise den ersten Chipträger und den zweiten Chipträger umgibt.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner ein elektrisch isolierendes Material auf, wobei das elektrisch isolierende Material mindestens teilweise eine oder mehr elektrische Verbindungen umgibt, wobei die eine oder mehr elektrischen Verbindungen eingerichtet sind um den ersten Chip und/oder den zweiten Chip mit dem dritten Chip elektrisch zu verbinden.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner ein elektrisch isolierendes Material auf, wobei das elektrisch isolierende Material mindestens eines aus der nachfolgenden Gruppe von Materialien aufweist, der Gruppe bestehend aus: gefülltem oder ungefülltem Epoxid, kunststoffimprägnierten Verbundfasern, Laminat, einem Mold-Material einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden einer Chipanordnung bereit, wobei das Verfahren aufweist: elektrisches Verbinden eines ersten Chips mit einem ersten Chipträger; Anordnen eines zweiten Chips über dem ersten Chipträger und elektrisches Isolieren des zweiten Chips von dem ersten Chipträger; elektrisches Verbinden eines dritten Chips mit dem zweiten Chipträger; und elektrisches Verbinden des ersten Chips und/oder des zweiten Chips mit dem dritten Chip.
  • Gemäß einer Ausführungsform weist das elektrische Verbinden des ersten Chips und/oder des zweiten Chips mit dem dritten Chip das Bilden einer elektrischen Verbindung, mittels galvanischer Abscheidung, auf um den ersten Chip und/oder den zweiten Chip mit dem dritten Chip elektrisch zu verbinden.
  • Verschiedene Ausführungsformen stellen ein Chipgehäuse bereit, aufweisend: einen ersten Chipträger; einen zweiten Chipträger; einen ersten Chip und einen zweiten Chip, angeordnet über dem ersten Chipträger; einen dritten Chip, angeordnet über dem zweiten Chipträger; und ein elektrisch isolierendes Material; wobei der erste Chip und/oder der zweite Chip elektrisch verbunden werden mit dem dritten Chip mittels einer oder mehr elektrischer Verbindungen, und wobei das elektrisch isolierende Material mindestens teilweise den ersten Chipträger, den zweiten Chipträger und die elektrische Verbindung umgibt.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden eines Chipgehäuses bereit, das Verfahren aufweisend: Anordnen eines ersten Chips und eines zweiten Chips über einem ersten Chipträger; Anordnen eines dritten Chips über einem zweiten Chipträger; Bilden einer elektrischen Verbindung zum elektrischen Verbinden des ersten Chips und/oder des zweiten Chips mit dem dritten Chip; und mindestens teilweises Umgeben des ersten Chipträgers, des zweiten Chipträgers und der elektrischen Verbindung mit einem elektrisch isolierenden Material.
  • Gemäß einer Ausführungsform weist das Bilden einer elektrischen Verbindung für das elektrische Verbinden des ersten Chips und/oder des zweiten Chips mit dem dritten Chip das galvanische Abscheiden eines elektrisch leitfähigen Mediums für das elektrische Verbinden des ersten Chips und/oder des zweiten Chips mit dem dritten Chip auf.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, aufweisend: einen ersten Chipträger; einen zweiten Chipträger; einen ersten Chip elektrisch verbunden mit dem ersten Chipträger; einen zweiten Chip angeordnet über dem ersten Chipträger und elektrisch isoliert von dem ersten Chipträger; und einen dritten Chip, angeordnet über dem zweiten Chipträger und elektrisch verbunden mit dem zweiten Chipträger; einen vierten Chip, angeordnet über dem zweiten Chipträger und elektrisch isoliert von dem zweiten Chipträger; und wobei der erste Chip und/oder der zweite Chip elektrisch verbunden werden mit dem dritten Chip und/oder dem vierten Chip.
  • Während die Erfindung gezeigt und beschrieben wurde in Bezug auf spezifische Ausführungsformen, ist es zu verstehen, dass der Durchschnittsfachmann eine Vielzahl von Änderungen in Form und Details vornehmen kann, ohne vom Schutzbereich der vorliegenden Erfindung, wie definiert mittels der beigefügten Ansprüche, abzuweichen. Der Umfang der Erfindung wird daher durch die beigefügten Ansprüche und alle Änderungen, welche innerhalb der Bedeutung und des Bereichs der Äquivalenz der Ansprüche fallen, abgedeckt.
  • In den Zeichnungen verweisen gleiche Bezugszeichen auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht zwangsläufig maßstabsgerecht, der Schwerpunkt wird stattdessen allgemein auf die Darstellung der Prinzipien der Erfindung gelegt. In der nachfolgenden Beschreibung der Erfindung, sind verschiedene Ausführungsformen in Bezug auf die folgenden Zeichnungen beschrieben, in welchen:
  • 1 eine Chipanordnung gemäß einer Ausführungsform zeigt;
  • 2 ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform zeigt;
  • 3A bis 3D ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform zeigen;
  • 4A und 4B ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform zeigen;
  • 5 eine Chipanordnung gemäß einer Ausführungsform zeigt;
  • 6 eine Chipanordnung gemäß einer Ausführungsform zeigt;
  • 7 eine Chipanordnung gemäß einer Ausführungsform zeigt;
  • 8 ein Chipgehäuse gemäß einer Ausführungsform zeigt;
  • 9 ein Verfahren zum Bilden eines Chipgehäuses gemäß einer Ausführungsform zeigt;
  • 10 eine Chipanordnung gemäß einer Ausführungsform zeigt.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die, als Mittel zur Veranschaulichung, spezifische Details und Ausführungsformen zeigen, in welchen die Erfindung ausgeführt werden kann.
  • Das Wort „beispielhaft” wird hierin verwendet, mit der Bedeutung „dient als ein Beispiel, Beispiel oder Veranschaulichung”. Jede Ausführungsform oder jedes Design hierin beschrieben als „beispielhaft”, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Designs aufzufassen.
  • Das Wort „über” in Bezug auf ein abgeschiedenes Material gebildet „über” einer Seite oder Oberfläche, kann hierin verwendet werden in der Bedeutung, dass das abgeschiedene Material „unmittelbar”, z. B. in direkten Kontakt mit besagter Seite oder Oberfläche, gebildet werden kann. Das Wort „über” in Bezug auf ein abgeschiedenes Material gebildet „über” einer Seite oder Oberfläche, kann hierin in der Bedeutung verwendet werden, dass das abgeschiedene Material „mittelbar auf” besagter Seite oder Oberfläche mit einer oder mehr Schichten, welche zwischen besagter Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind, abgeschieden werden kann.
  • Verschiedene Ausführungsformen stellen ein Gehäuse für mehrere Halbleiterchips bereit, wobei mehrere Leistungshalbleiterchips mit vertikalem Stromfluss und einem integrierten Logik-Schaltkreis-Chip über einem einzelnen Träger (carrier) gehäust werden in einem Gehäuse.
  • Verschiedene Ausführungsformen stellen ein Gehäuse bereit für mehrere Chips, wobei das Gehäuse eine Mehrzahl an Chip-Pads aufweisen kann, welche jeweils elektrisch isoliert voneinander mittels eines elektrisch isolierenden Verkapselungs-Mold-Materials sein können.
  • 1 zeigt eine Chipanordnung 102 gemäß einer Ausführungsform.
  • Die Chipanordnung 102 kann aufweisen einen ersten Chipträger 104 und einen zweiten Chipträger 106. Die Chipanordnung 102 kann aufweisen einen ersten Chip 108, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, elektrisch verbunden mit dem ersten Chipträger 104. Die Chipanordnung 102 kann aufweisen einen zweiten Chip 112, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, angeordnet über dem ersten Chipträger 104 und elektrisch isoliert von dem ersten Chipträger 104; und einen dritten Chip 114, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, elektrisch verbunden mit dem zweiten Chipträger 106; wobei der erste Chip 108 und/oder der zweite Chip 112 mit dem dritten Chip 114 elektrisch verbunden werden.
  • 2 zeigt ein Verfahren 200 zum Bilden einer Chipanordnung gemäß einer Ausführungsform. Das Verfahren 200 kann aufweisen:
    Elektrisches Verbinden eines ersten Chips mit einem ersten Chipträger (in 210);
    Anordnen eines zweiten Chips über dem ersten Chipträger und elektrisches Isolieren des zweiten Chips von dem ersten Chipträger (in 220);
    Elektrisches Verbinden eines dritten Chips mit dem zweiten Chipträger (in 230); und
    Elektrisches Verbinden des ersten Chips und/oder der zweiten Chips mit dem dritten Chip (in 240).
  • 3A bis 3D zeigen ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform.
  • In 310 können ein oder mehr Leistungsbauelemente elektrisch leitend kontaktiert werden auf einem oder mehr Metall-Chipträgern. Der erste Chip 108 kann elektrisch mit dem ersten Chipträger 104 verbunden werden. Der dritte Chip 114 kann elektrisch verbunden werden mit dem zweiten Chipträger 106.
  • Der erste Chipträger 104 und der zweite Chipträger 106 können auf Abstand gehalten werden, in anderen Worten, können sie getrennt sein mittels eines Trennungsabstandes dS. Der Trennungsabstand dS kann im Bereich von ungefähr 10 μm bis ungefähr 10 mm, z. B. von ungefähr 50 μm bis ungefähr 5 mm, z. B. von ungefähr 100 μm bis ungefähr 1 mm liegen.
  • Der erste Chipträger 104 kann einen ersten Leiterrahmenträger (lead frame carrier) aufweisen; und der zweite Chipträger 106 kann einen zweiten Leiterrahmenträger aufweisen. Der erste Chipträger 104 kann ein erstes Chip-Pad aufweisen, und der zweite Chipträger 106 kann ein zweites Chip-Pad aufweisen.
  • Der erste Chipträger 104 kann eine Dicke t1 im Bereich von ungefähr 50 μm bis ungefähr 1500 μm, z. B. von ungefähr 100 μm. bis ungefähr 500 μm, z. B. von ungefähr 150 μm bis ungefähr 300 μm, aufweisen.
  • Der zweite Chipträger 106 kann eine Dicke t2 im Bereich von ungefähr 50 μm bis ungefähr 1500 μm, z. B. von ungefähr 100 μm bis ungefähr 500 μm, z. B. von ungefähr 150 μm bis ungefähr 300 μm, aufweisen.
  • Der gesamte (ganze, vollständige) Leiterrahmen (lead frame) eines Bauelementes kann eine Länge LP von ungefähr 1 mm bis 50 mm, z. B. ungefähr 2 mm bis ungefähr 20 mm, und eine Breite von ungefähr 1 mm bis 50 mm, z. B. ungefähr 2 mm bis ungefähr 20 mm, aufweisen.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: Kupfer (Cu), Nickel (Ni), Eisen (Fe), Silber (Ag), Gold (Au), Palladium (Pd), Phosphor (P), Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: NiPdAu, NiAu, NiPd, NiAuAg, NiPdAuAg, NiNiPPdAu, NiNiPAu, NiNiPPd, NiNiPAuAg, NiNiPPdAuAg.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können ein Material mit einer Rauigkeit im Bereich von ungefähr 1 nm bis 1000 nm aufweisen.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können ein Material aufweisen, aufweisend eine Porosität (Porigkeit, Durchlässigkeit) im Bereich von ungefähr 2% bis 50%.
  • Der erste Chip 108 und/oder der dritte Chip 114 können einen Leistungshalbleiterchip aufweisen, wobei der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aufweisen kann aus der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  • Gemäß einer Ausführungsform kann der erste Chip 108 einen Leistungshalbleiterchip aufweisen. 3B zeigt, dass der erste Chip 108 und der dritte Chip 114 jeweils einen Leistungstransistor aufweisen können. Jedoch kann es verstanden werden, dass der erste Chip 108 und/oder der dritte Chip 114 einen Leistungstransistor aufweisen können. Der dritte Chip 114 kann entweder einen Leistungshalbleiterchip oder einen integrierten Logik-Schaltkreis-Chip aufweisen.
  • Der erste Chip 108 und/oder der dritte Chip 114 können ein Leistungshalbleiterbauelement aufweisen, wobei das Leistungshalbleiterbauelement fähig sein kann (anders ausgedrückt eingerichtet sein) eine Spannung bis zu etwa 600 V zu tragen.
  • Der erste Chip 108 kann eine Oberseite 316 und eine Unterseite 318 aufweisen, wobei die Oberseite 316 einer Richtung entgegen der Richtung zugewandt sein kann, in welche die Unterseite 318 zugewandt ist.
  • Der erste Chip 108 kann aufweisen einen ersten Gate-Bereich-Kontakt 322 und zumindest einen ersten Source/Drain-Bereich-Kontakt 324, gebildet über, z. B. unmittelbar (direkt) auf oder mittelbar (indirekt) auf der Oberseite 316, und zumindest einen zweiten Source/Drain-Bereich-Kontakt 326, gebildet über der Unterseite 318. Jeder der Kontakte kann ein elektrisch leitfähiges Kontakt-Pad aufweisen. Jeder der Kontakte kann elektrisch isoliert voneinander sein über der Oberseite 316 des ersten Chips 108. Zum Beispiel kann der Gate-Bereich-Kontakt 322 elektrisch isoliert sein von zumindest dem ersten Source/Drain-Bereich-Kontakt 324 mittels eines elektrisch isolierenden Materials, z. B. Siliziumdioxid, gebildet über der Oberseite 316. Ein Verkapselungsmaterial, z. B. ein elektrisch isolierendes Material 368, hierin nachfolgend beschrieben, kann verwendet werden um den Gate-Bereich-Kontakt 322 von zumindest dem ersten Source/Drain-Bereich-Kontakt 324 elektrisch zu isolieren.
  • Die Oberseite kann auch als eine „erste Seite”, „Vorderseite” oder „obere Seite” des Chips bezeichnet werden. Die Begriffe „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” können hierin nachfolgend synonym (austauschbar) verwendet werden. Die Unterseite kann auch als eine „zweite Seite” oder „Rückseite” des Chips bezeichnet werden. Die Bezeichnungen „zweite Seite”, „Rückseite” oder „Unterseite” können nachfolgend synonym verwendet werden. Wie hierin, in Bezug auf Halbleiterleistungsbauelemente verwendet, können die Bezeichnungen „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” verstanden werden als die Seite des Chips, wobei ein Gate-Bereich und zumindest ein erster Source/Drain-Bereich gebildet werden können. Die Begriffe „zweite Seite”, „Rückseite” oder „Unterseite” können verstanden werden als sich auf die Seite eines Chips beziehend, wobei ein zweiter Source/Drain-Bereich gebildet werden kann. Folglich kann ein Halbleiterleistungstransistor einen vertikalen Stromfluss durch den Chip zwischen einem ersten Source/Drain-Bereich über der Oberseite 316 und einem zweiten Source/Drain-Bereich über der Unterseite 318 unterstützen.
  • In gleicher Weise kann der dritte Chip 114 einen Halbleiterleistungstransistor aufweisen, aufweisend eine Oberseite 328 und eine Unterseite 332. In gleicher Weise kann der dritte Chip 114 einen Gate-Bereich-Kontakt 334 und zumindest einen ersten Source/Drain-Kontakt-Bereich 336, gebildet über der Oberseite 328, und zumindest einen zweiten Source/Drain-Kontakt-Bereich 338, gebildet über der Unterseite 332, aufweisen. Der erste Chip 108 kann eingerichtet sein um einen vertikalen Stromfluss zwischen einer Chipoberseite 316 des ersten Chips und einer Chipunterseite 318 des ersten Chips zu übertragen. Der dritte Chip 114 kann eingerichtet sein um einen vertikalen Stromfluss zwischen einer Chipoberseite 328 des dritten Chips und einer Chipunterseite 332 des dritten Chips zu übertragen. Der Gate-Bereich-Kontakt 334 kann elektrisch isoliert sein mindestens von dem ersten Source/Drain-Bereich-Kontakt 336 mittels eines elektrisch isolierenden Materials, z. B. Siliziumdioxid, gebildet über der Oberseite 328. Ein Verkapselungsmaterial, z. B. das elektrisch isolierende Material 368 nachfolgende beschrieben, kann ebenfalls verwendet werden um den Gate-Bereich-Kontakt 334 mindestens von dem ersten Source/Drain-Bereich-Kontakt 336 elektrisch zu isolieren.
  • Der erste Chip 108 kann angeordnet werden über dem ersten Chipträger 104, und der erste Chip 108 kann elektrisch verbunden werden mit dem ersten Chipträger 104 mittels zumindest einem Kontakt-Pad, z. B. dem zweiten Source/Drain-Bereich-Kontakt 326, gebildet über der Chiprückseite 318 des ersten Chips.
  • In gleicher Weise kann der dritte Chip 114 angeordnet werden über dem zweiten Chipträger 106, und der dritte Chip 114 kann elektrisch verbunden werden mit dem zweiten Chipträger 106 mittels zumindest einem Kontakt-Pad, z. B. dem zweiten Source/Drain-Bereich-Kontakt 338, gebildet über der Chiprückseite 332 des dritten Chips.
  • Der erste Chip 108 kann elektrisch leitend verbunden werden mit dem ersten Chipträger 104 mittels eines elektrisch leitfähigen Mediums 342.
  • Der dritte Chip 114 kann elektrisch verbunden werden mit dem zweiten Chipträger 106 mittels eines elektrisch leitfähigen Mediums 344.
  • Das elektrisch leitfähige Medium 342 und das elektrisch leitfähige Medium 344 können jeweils mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Lot, einem Weichlot, einem Diffusionslot, einer Paste, einer Nanopaste, einem Klebemittel (einem Klebstoff, einem Klebmittel, einem Kleber), einem elektrisch leitfähigen Klebemittel. Das elektrisch leitfähige Medium 342 und das elektrisch leitfähige Medium 344 können jeweils mindestens eines aus der nachfolgenden Gruppe von Elementen aufweisen, der Gruppe von Elementen bestehend aus: Ag (Silber), Zn (Zink), Sn (Zinn), Pb (Blei), Bi (Bismut), In (Indium), Cu (Kupfer), Au (Gold), Pd (Palladium).
  • Das elektrisch leitfähige Medium 342 und das elektrisch leitfähige Medium 344 können die gleichen oder verschiedene Materialien aufweisen.
  • In 320 können ein oder mehr isolierte integrierte Schaltkreis-Chips jeder elektrisch isoliert kontaktiert werden auf dem ersten Chipträger 104 und/oder den zweiten Chipträger 106. Der zweite Chip 112 kann angeordnet werden über dem ersten Chipträger 104. Der zweite Chip 112 kann elektrisch isoliert sein von dem ersten Chipträger 104.
  • Der zweite Chip 112 kann aufweisen eine Oberseite 346 und eine Unterseite 348. Die Unterseite 348 des zweiten Chips 112, d. h. eine Rückseite, kann angeordnet werden über dem ersten Chipträger 104. Der zweite Chip 112 kann aufweisen einen Halbleiterlogikchip, wobei der Halbleiterlogikchip zumindest ein Halbleiterlogikbauelement aufweisen kann aus der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis (application specific integrated circuit, ASIC), einem Treiber, einem Kontroller, einem Sensor. Es ist zu verstehen, dass ein Halbleiterlogikchip, d. h. ein integrierter Logik-Schaltkreis-Chip, ein Niedrigleistungshalbleiterbauelement aufweisen kann, z. B. Bauelemente, die fähig sind (anders ausgedruckt eingerichtet sind) eine Spannung bis zu 100 V bis 150 V zu übertragen.
  • Wie hierin in Bezug auf Niedrigleistungshalbleiterlogikbauelemente verwendet, kann die Chipoberseite 346 des zweiten Chips, verstanden werden als sich beziehend auf die Seite des Chips, welche ein oder mehr Kontakt-Pads oder elektrische Kontakte aufweist, wobei Kontaktierungsflächen (Bonding Pads) oder elektrische Verbindungen angebracht werden können; oder wobei es die Seite des Chips ist, welche größtenteils mit einer Metallisierungsschicht bedeckt sein kann. Die Chipunterseite 348 des zweiten Chips kann als die Seite des Chips verstanden werden als sich beziehend auf die Chipseite, welche frei von einer Metallisierungsschicht oder Kontaktflächen oder elektrischen Kontakten sein kann. Die Chipunterseite 348 des zweiten Chips kann an dem ersten Chipträger 112 angehaftet werden mittels eines elektrisch isolierenden Materials 352. Folglich kann der zweite Chip 112 elektrisch isoliert sein von dem ersten Chipträger 104 mittels des elektrisch isolierenden Materials 352. Das elektrisch isolierende Material 352 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim (einer Klebe, einem Kleber), einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  • Es ist zu verstehen, obwohl gemäß verschiedenen Ausführungsformen der erste Chip 108 über dem ersten Chipträger 104 angeordnet werden kann bevor der zweite Chip 112 über dem ersten Chipträger 104 angeordnet wird, der zweite Chip 112 kann ebenfalls über dem ersten Chipträger 104 angeordnet werden bevor der erste Chip 108 über dem ersten Chipträger 104 angeordnet wird.
  • Der erste Chip 108, der zweite Chip 112 und der dritte Chip 114 können jeweils einen Halbleiterchip aufweisen, z. B. einen Die, welcher ein Wafer-Substrat aufweist. Der Halbleiterchip kann eine oder mehr elektronische Komponenten aufweisen, gebildet über dem Wafer-Substrat. Das Wafer-Substrat kann verschiedene Materialien, z. B. Halbleitermaterialien, aufweisen. Das Wafer-Substrat kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: Silizium, Germanium, Gruppe III bis V Materialien, Polymeren. Gemäß einer Ausführungsform kann das Wafer-Substrat dotiertes oder undotiertes (nicht-dotiertes) Silizium aufweisen. Gemäß einer anderen Ausführungsform kann das Wafer-Substrat einen Silizium-auf-Isolator SOI-Wafer (Siicon on Insolator, SOI) aufweisen. Gemäß einer Ausführungsform kann das Wafer-Substrat ein Halbleiterverbindungsmaterial, z. B. Galliumarsenid (GaAs), Indiumphosphid (InP) aufweisen. Gemäß einer Ausführungsform kann das Wafer-Substrat ein quartäres Halbleiterverbindungsmaterial aufweisen, z. B. Indium-Gallium-Arsenid (InGaAs).
  • Der erste Chip 108 und/oder der zweite Chip 112 und/oder der dritte Chip 114 können eine Dicke (Unterseite zu Oberseite) im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 10 μm bis ungefähr 350 μm, z. B. von ungefähr 50 μm bis ungefähr 250 μm, aufweisen.
  • Der erste Chip 108 und/oder der zweite Chip 112 und/oder der dritte Chip 114 können eine Länge im Bereich von ungefähr 100 μm bis 10 mm, z. B. von ungefähr 200 μm bis 8 mm, z. B. von ungefähr 500 μm bis ungefähr 5 mm, aufweisen.
  • Der erste Chip 108 und/oder der zweite Chip 112 und/oder der dritte Chip 114 können eine Breite im Bereich von ungefähr 100 μm bis 10 mm, z. B. von ungefähr 200 μm bis 8 mm, z. B. von ungefähr 500 μm bis ungefähr 5 mm, aufweisen.
  • In 330 können der erste Chip 108 und/oder der zweite Chip 112 elektrisch verbunden werden mit dem dritten Chip 114. Eine oder mehr elektrische Verbindungen 354 1, 354 2 können gemeinsam abgeschieden werden, z. B. mittels galvanischer Abscheidung. Das elektrische Verbinden des ersten Chips 108 und/oder des zweiten Chips 112 mit dem dritten Chip 114 kann das Bilden einer elektrischen Verbindung 354 1 aufweisen, für das elektrische Verbinden des ersten Chips 108 und/oder des zweiten Chips 112 mit dem dritten Chip 114. Eine oder mehr elektrische Verbindungen 354 1, 354 2 können mindestens ein Material, ein Element oder eine Legierung aus der nachfolgenden Gruppe aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn (Sn), Gold (Au), Palladium (Pd), Zink (Zn), Nickel (Ni), Eisen (Fe).
  • Eine oder mehr elektrische Verbindungen 354 1, 354 2 können abgeschieden werden, und eine oder mehr elektrische Verbindungen 354 1 können eingerichtet sein um den ersten Chip 108 und/oder den zweiten Chip 112 mit dem dritten Chip 114 elektrisch zu verbinden. Der erste Chip 108 und/oder der zweite Chip 112 können mindestens mit der Chipoberseite 328 des dritten Chips oder der Chipunterseite 332 des dritten Chips elektrisch verbunden werden.
  • In 3C kann die elektrische Verbindung 354 1 derart gebildet werden, dass sie den ersten Chip 108 mit dem dritten Chip 114 elektrisch verbindet, z. B. derart, dass sie die Chipoberseite 316 des ersten Chips mit der Chipoberseite 328 des dritten Chips elektrisch verbindet. Die elektrische Verbindung 354 1 kann derart gebildet werden, dass sie ein oder mehr Kontakt-Pads 322, 324, gebildet über der Chipvorderseite 316 des ersten Chips, mit einem oder mehr Kontakt-Pads 334, 336, gebildet auf der Chipvorderseite 328 des dritten Chips, elektrisch verbindet. Zum Beispiel kann die elektrische Verbindung 354 1 derart gebildet werden, dass sie den ersten Source/Drain-Kontakt 324 des ersten Chips mit dem ersten Source/Drain-Kontakt 336 des dritten Chips elektrisch verbindet. Ein oder mehr Kontakt-Pads 322, 324 können mindestens ein Material, ein Element oder eine Legierung aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn (Sn), Gold (Au), Palladium (Pd), Zink (Zn), Nickel (Ni), Eisen (Fe).
  • Die zweite elektrische Verbindung 354 2 kann gebildet werden, z. B. mittels galvanischer Abscheidung, derart, dass sie ein oder mehr Kontakt-Pads 322, 324, gebildet über der Chipvorderseite 316 des ersten Chips, mit einem oder mehr Kontakten 356, z. B. Kontakt-Pads, gebildet über der Chipvorderseite 346 des zweiten Chips, elektrisch verbindet. Zum Beispiel kann die zweite elektrische Verbindung 354 2 gebildet werden derart, dass sie den Gate-Kontakt 322 des ersten Chips mit einem oder mehr Kontakten 356, gebildet über der Chipvorderseite 346 des zweiten Chips, elektrisch verbindet. Jeder der Kontakte 322, 324 kann elektrisch isoliert werden voneinander über die Chipvorderseite 316 des ersten Chips. Beispielsweise kann der elektrische Kontakt 322 elektrisch isoliert werden von dem elektrischen Kontakt 324 mittels eines elektrisch isolierenden Materials, z. B. Siliziumdioxid, gebildet über der Chipvorderseite 316 des ersten Chips. Ein Verkapselungsmaterial, z. B. das elektrisch isolierende Material 368, nachfolgend beschrieben, kann verwendet werden um den elektrischen Kontakt 322 von dem elektrischen Kontakt 324 elektrisch zu isolieren.
  • Eine oder mehr elektrische Verbindungen 354 1, 354 2 können mindestens eine aus der nachfolgenden Gruppe von elektrischen Verbindungen aufweisen, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten (bond wires), Klemmen, elektrisch leitfähigen Klemmen, galvanisch abgeschiedenen Verbindungen. Eine oder mehr elektrische Verbindungen 354 1, 354 2 in Form von Drähten können an den Chip-Kontakten anhaften mittels eines elektrisch leitfähigen Klebemittels, z. B. einem Lot, z. B. einem Weichlot, z. B. einem Diffusionslot, z. B. einer Paste, z. B. eines elektrisch leitfähigen Leims.
  • In 340 kann das elektrisch isolierende Material 368 abgeschieden werden. Das elektrisch isolierende Material 368 kann derart abgeschieden werden, dass das elektrisch isolierende Material 368 mindestens teilweise den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114 umgeben kann. Das elektrisch isolierende Material 368 kann zwischen dem ersten Chip 108 und dem zweiten Chip 112 abgeschieden werden. Das elektrisch isolierende Material 368 kann zwischen dem zweiten Chip 112 und dem dritten Chip 114 abgeschieden werden. Das elektrisch isolierende Material 368 kann zwischen dem ersten Chipträger 104 und dem zweiten Chipträger 106 abgeschieden werden. Das elektrisch isolierende Material 368 kann derart abgeschieden werden, dass das elektrisch isolierende Material 368 mindestens teilweise den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114 umgeben kann. Das elektrisch isolierende Material 368 kann abgeschieden werden derart, dass das elektrisch isolierende Material 368 mindestens teilweise den ersten Chipträger 104 und den zweiten Chipträger 106 umgeben kann. Das elektrisch isolierende Material 368 kann derart abgeschieden werden, dass das elektrisch isolierende Material 368 mindestens teilweise eine oder mehr elektrische Verbindungen 354 1, 354 2 umgeben kann, wobei eine oder mehr elektrische Verbindungen eingerichtet sein können um den ersten Chip 108 und/oder den zweiten Chip 112 mit dem dritten Chip 114 elektrisch zu verbinden. Das elektrisch isolierende Material 368 kann abgeschieden werden, wobei der erste Chip 108 elektrisch isoliert sein kann von dem dritten Chip 114, mit Ausnahme der elektrischen Verbindung 354 1, welche den ersten Source/Drain-Kontakt 324 des ersten Chips 108 mit dem ersten Source/Drain-Kontakt 336 des dritten Chips 114 elektrisch verbindet.
  • Das elektrisch isolierende Material 368 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: gefülltem oder ungefülltem (nicht-gefülltem) Epoxid, kunststoffimprägnierten Verbundfasern, Laminat (Schichtstoff), einem Mold-Material einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat (faserverstärkten Schichtstoff), faserverstärkten Polymer-Laminat (faserverstärkten Polymer-Schichtstoff), faserverstärkten Polymer-Laminat mit Füllstoffpartikeln (faserverstärkten Polymer-Schichtstoff mit Füllstoffpartikeln).
  • Das elektrisch isolierende Material 368 kann eine Dicke tE im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 10 μm bis ungefähr 300 μm, z. B. von ungefähr 20 μm bis ungefähr 150 μm, aufweisen.
  • Der erste Chip 108 und der zweite Chip 112 können mit dem ersten Chipträger 104 elektrisch leitend verbunden werden, d. h. einer Oberseite 358 des ersten Chipträgers 104. Der erste Chip 108 und der zweite Chip 112 können mit dem ersten Chipträger 104 elektrisch verbunden werden über einer gleichen Seite des ersten Chipträgers 104. Der erste Chipträger 104 kann aufweisen eine erste Chipträgerunterseite 362, gegenüber (gegenüberliegend) einer ersten Chipträgeroberseite 358. Der dritte Chip 114 kann elektrisch verbunden werden mit einer Chipträgeroberseite 364 des zweiten Chipträgers 106. Der zweite Chipträger 106 kann aufweisen eine zweite Chipträgerunterseite 366, gegenüber der Chipträgeroberseite 364 des zweiten Chipträgers 106.
  • Der erste Chipträger 104 und der zweite Chipträger 106 können im Wesentlichen auf gleicher Höher zu einander angeordnet werden, wobei der erste Chip 108, der zweite Chip 112 und der dritte Chip 114 im Wesentliche auf einer Höhe (einer gleichen Höhe) sein können.
  • Das elektrisch isolierende Material 368 kann derart abgeschieden werden, dass das elektrisch isolierende Material 368 mindestens teilweise den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114, eine oder mehr Verbindungen 354 1, 354 2, den ersten Chipträger 104 und den zweiten Chipträger 106 von der ersten Chipträgeroberseite 358 und der zweiten Chipträgeroberseite 364 umgeben kann. Das elektrisch isolierende Material 368 kann derart abgeschieden werden, dass das elektrisch isolierende Material den ersten Chipträger 104 an dem zweiten Chipträger 106 festhält, während es den ersten Chipträger 104 von dem zweiten Chipträger 106 mittels des Trennungsabstandes dS trennt, und den ersten Chipträger 104 von dem zweiten Chipträger 106 elektrisch isoliert.
  • Das elektrisch isolierende Material 368 kann derart abgeschieden werden, dass das elektrisch isolierende Material 368 mindestens eine oder mehr Seiten eines Chipgehäuses 302 definieren kann, z. B. eine freiliegende externe in äußere Richtung weisende Oberfläche. In anderen Worten, kann das elektrisch isolierende Material 368 mindestens eine Seite aufweisen, welche eine äußere Fläche des Chipgehäuses bildet.
  • Der erste Chip 108, der zweite Chip 112 und der dritte Chip 114 können einen Teil eines Halb-Brücken-Schaltkreises bilden, wobei der zweite Chip 112 einen integrierten Treiberschaltkreis für den Halb-Brücken-Schaltkreis aufweisen kann.
  • Die Chipanordnung 302, z. B. das Chipgehäuse 302, kann eine Länge LP im Bereich von ungefähr 1 mm bis ungefähr 50 mm, z. B. von ungefähr 2 mm bis ungefähr 20 mm, z. B. von ungefähr 3 mm bis ungefähr 10 mm, aufweisen. Die Chipanordnung 302, z. B. das Chipgehäuse 302, kann eine Breite (nicht gezeigt) im Bereich von ungefähr 1 mm bis ungefähr 50 mm, z. B. von ungefähr 2 mm bis ungefähr 20 mm, z. B. von ungefähr 3 mm bis ungefähr 10 mm, aufweisen.
  • 4A und 4B zeigen ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform. Das Verfahren 400 kann aufweisen einen oder mehr oder alle Prozesse, wie bereits in Bezug auf des Verfahren 200 und/oder das Verfahren 300 beschrieben. Das Verfahren 400 kann ein oder mehr oder alle Merkmale wie in Bezug auf die Prozesse 310, 320, 330 und 330 beschrieben, aufweisen.
  • Gemäß einer Ausführungsform kann das Verfahren 400 die Prozesse 310, 320, 330 und 340 aufweisen. Zusätzlich kann das Verfahren 400, in 410, das Abscheiden einer oder mehr zusätzlicher elektrischer Verbindungen 354 3, 354 4, z. B. mittels eines modifizierten Prozesses 330, aufweisen, wobei eine oder mehr zusätzliche elektrische Verbindungen 354 3, 354 4 eingerichtet sein können um den ersten Chip 108 und/oder den zweiten Chip 112 elektrisch zu verbinden mit einem oder mehr zusätzlichen Chipträgern 372, 374. Beispielsweise kann die elektrische Verbindung 354 3 abgeschieden werden, wobei die elektrische Verbindung 354 3 den dritten Chip 114 mit dem dritten Chipträger 372 elektrisch verbinden kann. Die elektrische Verbindung 354 3 kann abgeschieden werden, wobei die elektrische Verbindung 354 3 die Chipoberseite 328 des dritten Chips mit dem dritten Chipträger 372 elektrisch verbinden kann. Die elektrische Verbindung 354 3 kann abgeschieden werden, wobei die elektrische Verbindung 354 3 den Gate-Kontakt 334 des dritten Chips, oder jeden anderen Kontakt über der Chipoberseite 328 des dritten Chips, mit dem dritten Chipträger 372 elektrisch verbinden kann. Eine oder mehr zusätzliche elektrische Verbindungen 354 3, 354 4 können mindestens ein Material, ein Element oder eine Legierung aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn (Sn), Gold (Au), Palladium (Pd), Zink (Zn), Nickel (Ni), Eisen (Fe).
  • Weiterhin kann die elektrische Verbindung 354 4 abgeschieden werden, wobei die elektrische Verbindung 354 4 den zweiten Chip 112 mit dem vierten Chipträger 374 elektrisch verbinden kann. Die elektrische Verbindung 354 4 kann abgeschieden werden, wobei die elektrische Verbindung 354 4 die Chipoberseite 346 des zweiten Chips mit dem vierten Chipträger 374 elektrisch verbinden kann. Die elektrische Verbindung 354 4 kann abgeschieden werden, wobei die elektrische Verbindung 354 4 einen oder mehr Kontakte 376 über der Chipoberseite 346 des zweiten Chips mit dem vierten Chipträger 374 elektrisch verbinden kann. Gemäß einer Ausführungsform können ein oder mehr Kontakte 356 einen ersten Source/Drain-Kontakt des zweiten Chips aufweisen, und ein oder mehr Kontakte 376 einen zweiten Source/Drain-Kontakt des zweiten Chips aufweisen können.
  • Gemäß einer Ausführungsform können ein oder mehr zusätzliche Chips, zusätzlich nachfolgend detailliert beschrieben, befestigt werden an dem dritten Chipträger 372 und/oder dem vierten Chipträger 374, wobei der eine oder mehr zusätzliche Chips ein oder mehr oder alle Merkmale des ersten Chips 108 oder des zweiten Chips 112 oder des dritten Chips 114 aufweisen können.
  • In 420 kann das elektrisch isolierende Material 468 abgeschieden werden derart, dass das elektrisch isolierende Material 468 mindestens teilweise den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114 umgeben kann. Das elektrisch isolierende Material 468 kann derart abgeschieden werden, dass das elektrisch isolierende Material 468 mindestens teilweise den ersten Chipträger 104, den zweiten Chipträger 106 und einen oder mehr zusätzliche Chipträger 372, 374 umgeben kann. Das elektrisch isolierende Material 468 kann zwischen dem ersten Chip 108 und dem zweiten Chip 112 abgeschieden werden. Das elektrisch isolierende Material 468 kann zwischen dem zweiten Chip 112 und dem dritten Chip 114 abgeschieden werden. Das elektrisch isolierende Material 468 kann zwischen dem ersten Chip 108 und dem dritten Chip 114 abgeschieden werden. Das elektrisch isolierende Material 468 kann zwischen dem ersten Chipträger 104 und dem zweiten Chipträger 106 abgeschieden werden. Das elektrisch isolierende Material 468 kann abgeschieden werden zwischen dem zweiten Chipträger 106 und dem dritten Chipträger 372. Das elektrisch isolierende Material 468 kann zwischen dem ersten Chipträger 104 und dem vierten Chipträger 374 abgeschieden werden. Das elektrisch isolierende Material 468 kann derart abgeschieden werden, dass das elektrisch isolierende Material 468 mindestens teilweise eine oder mehr elektrische Verbindungen 354 1, 354 2 und eine oder mehr zusätzliche elektrische Verbindungen 354 3, 354 4 umgeben kann. Das elektrisch isolierende Material 468 kann abgeschieden werden, wobei der erste Chip 108 elektrisch isoliert sein kann von dem zweiten Chip 112, mit Ausnahme der elektrischen Verbindung 354 2, welche den Gate-Kontakt 322 des ersten Chips mit dem Source/Drain-Kontakt 356 des zweiten Chips elektrisch leitend verbindet.
  • Das elektrisch isolierende Material 468 kann die Basis-Funktionalitäten der, in Bezug auf das elektrisch isolierende Material 368, beschriebenen Merkmale, aufweisen. Das elektrisch isolierende Material 468 kann abgeschieden werden derart, dass das elektrisch isolierende Material 468 den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114, eine oder mehr elektrische Verbindungen 354 1, 354 2 und eine oder mehr zusätzliche elektrische Verbindungen 354 3, 354 4, den ersten Chipträger 104 und den zweiten Chipträger 106 und einen oder mehr zusätzliche Chipträger 372, 374, zum Beispiel von der ersten Chipträgeroberseite 358, der zweiten Chipträgeroberseite 364 und/oder einer oder mehr Oberseiten 378, 382 des einen oder der mehreren zusätzlichen Chipträger 372, 374, umgeben kann. Das elektrisch isolierende Material 468 kann derart abgeschieden werden, dass das elektrisch isolierende Material den ersten Chipträger 104, den zweiten Chipträger 106, den dritten Chipträger 372 und den vierten Chipträger 374 zusammenhalten kann, während es jeweils den ersten Chipträger 104, den zweiten Chipträger 106, den dritten Chipträger 372 und den vierten Chipträger 374 voneinander trennt und elektrisch isoliert. Das elektrisch isolierende Material 468 kann derart abgeschieden werden, dass das elektrisch isolierende Material 468 zumindest teilweise eine oder mehr Seiten eines Chipgehäuses 402 definieren kann, z. B. eine freiliegende externe in äußere Richtung weisende Oberfläche.
  • 5 zeigt eine Chipanordnung 502 gemäß einer Ausführungsform. Gemäß verschiedenen Ausführungsformen können die elektrisch isolierenden Materialien 368, 468 abgeschieden werden von einer ersten Chipträgeroberseite 358, einer zweiten Chipträgeroberseite 364 und einer oder mehr Oberseiten 372, 382 des einen oder der mehreren zusätzlichen Chipträger 372, 374; dabei werden die erste Chipträgerunterseite 362, die zweite Chipträgerunterseite 384 und eine oder mehr Unterseiten 384, 386 des einen oder der mehreren zusätzlichen Chipträger 372, 374 exponiert belassen (siehe 4C).
  • In 510 können das Verfahren 300 und/oder das Verfahren 400 ferner das Abscheiden des elektrisch isolierenden Materials 368, 468 aufweisen, wobei das elektrisch isolierende Material 368, 468 zumindest teilweise die erste Chipträgerunterseite 362 und die zweite Chipträgerunterseite 366 umgibt, wie gezeigt. Des elektrisch isolierende Material 368, 468 kann abgeschieden werden, wobei des elektrisch isolierende Material 368, 468 zumindest teilweise die dritte Chipträgerunterseite 384 und die vierte Chipträgerunterseite 386 umgibt. Gemäß einer Ausführungsform kann das elektrisch isolierende Material 368, 468, wahlweise, selektiv (gezielt) abgeschieden werden, wobei zumindest eine Oberfläche der einen oder mehren elektrischen Verbindungen 354 1, 354 2, 354 3, 354 4 von dem elektrisch isolierende Material 368, 468 befreit sein kann. Zum Beispiel kann zumindest eine Oberfläche der einen oder mehren elektrischen Verbindungen 354 1, 354 2, 354 3, 354 4 unbedeckt sein von dem elektrisch isolierende Material 368, 468 und somit freigelegt sein.
  • Gemäß einer Ausführungsform kann das elektrisch isolierende Material 468 abgeschieden werden, wobei der erste Chipträger 104, der zweite Chipträger 106, der dritte Chipträger 372, der vierte Chipträger 374, der erste Chip 108, der zweite Chip 112, der dritte Chip 114 und eine oder mehr elektrische Verbindungen 354 1, 354 2, 354 3, 354 4 in vollem Umfang (vollständig) in das elektrisch isolierende Material 468 eingebettet sein können.
  • 6 zeigt eine Chipanordnung 602 gemäß einer Ausführungsform.
  • Es ist zu verstehen, dass eine Chipanordnung, z. B. ein Chipgehäuse, gemäß verschiedenen Ausführungsformen, nicht beschränkt sein kann darauf, einen, zwei, drei oder vier Chipträger aufzuweisen.
  • Die Chipanordnung 602 kann die Basis-Funktianalitäten eines oder mehr oder aller Merkmale der Chipanordnung 102 und/oder der Chipanordnung 302 und/oder der Chipanordnung 402 und/oder der Chipanordnung 502 aufweisen. Zusätzlich kann die Chipanordnung 602 den zweiten Chipträger 106 aufweisen, wobei ein vierter Chip 688 angeordnet werden kann über der zweiten Chipträgeroberseite 364, in einem Prozess ähnlich dem Anordnen des zweiten Chips 112 über dem ersten Chipträger 104. Der vierte Chip 688 kann einen integrierten Halbleiter-Logik-Schaltkreis-Chip aufweisen wie bereits hierin beschrieben in Bezug auf den zweiten Chip 112.
  • Die Chipanordnung 602 kann ferner den dritten Chipträger 372 aufweisen, wobei einer oder mehr Chips über dem dritten Chipträger 372 gebildet werden können. In 6 kann ein fünfter Chip 692 elektrisch verbunden werden mit dem dritten Chipträger 372, in einem Prozess ähnlich dem elektrischen Verbinden des ersten Chips 108 mit dem ersten Chipträger 104 und des dritten Chips 114 mit dem zweiten Chipträger 106. Der fünfte Chip 692 kann einen Leistungshalbleiterchip aufweisen wie bereits beschrieben in Bezug auf den ersten Chip 108 und den dritten Chip 114.
  • Eine elektrische Verbindung 354 5 kann gebildet werden, z. B. mittels galvanischer Abscheidung, derart, dass sie einen oder mehr Kontakte 334, gebildet über der Chipvorderseite 328 des dritten Chips, elektrisch mit dem vierten Chip 688 verbindet. Zum Beispiel kann die elektrische Verbindung 354 5 derart gebildet werden, dass sie den Gate-Kontakt 334 des dritten Chips, gebildet über der Chipvorderseite 328 des dritten Chips, mit einem oder mehr Kontakten 394, z. B. Kontakt-Pads, gebildet über einer Chipvorderseite 396 des vierten Chips, elektrisch verbindet.
  • Eine elektrische Verbindung 354 6 kann gebildet werden, z. B. mittels galvanischer Abscheidung, derart, dass sie einen oder mehr zusätzliche Kontakte 698, gebildet über einer Chipvorderseite 696 des vierten Chips, mit dem fünften Chip 692 elektrisch verbindet. Zum Beispiel kann die elektrische Verbindung 354 6 gebildet werden derart, dass sie den zusätzlichen Kontakt 698, gebildet über der Chipvorderseite 696 des vierten Chips, mit einem oder mehr Kontakten 6102, z. B. Kontakt-Pads, gebildet über einer Chipvorderseite 6104 des fünften Chips, elektrisch verbindet.
  • Ein elektrisch isolierendes Material 668 kann derart abgeschieden werden, dass das elektrisch isolierende Material 668 zumindest teilweise den ersten Chip 108, den zweiten Chip 112, den dritten Chip 114, den vierten Chip 688, den fünften Chip 692, eine oder mehr elektrische Verbindungen 354 1, 354 2, 354 5, 354 6, den ersten Chipträger 104, den zweiten Chipträger 106, den dritten Chipträger 372, die erste Chipträgeroberseite 358, die zweite Chipträgeroberseite 364 und die dritte Chipträgeroberseite 378 umgeben kann. Das elektrisch isolierende Material 668 kann abgeschieden werden zwischen dem ersten Chip 108 und dem dritten Chip 114. Das elektrisch isolierende Material 688 kann abgeschieden werden zwischen dem ersten Chipträger 104 und den zweiten Chipträger 106. Das elektrisch isolierende Material 668 kann abgeschieden werden, wobei der erste Chip 108 elektrisch isoliert sein kann von dem dritten Chip 114 mit Ausnahme der elektrischen Verbindung 354 1, welche den ersten Source/Drain-Kontakt 324 des ersten Chip 108 mit dem ersten Source/Drain-Kontakt 336 des dritten Chips elektrisch verbindet. Das elektrisch isolierende Material 668 kann abgeschieden werden, wobei der erste Chip 108 elektrisch isoliert sein kann von dem zweiten Chip 112 mit Ausnahme der elektrischen Verbindung 354 2, welche den zweiten Source/Drain-Kontakt 322 des ersten Chips mit dem ersten Source/Drain-Kontakt 356 des zweiten Chips elektrisch verbindet. Das elektrisch isolierende Material 668 kann abgeschieden werden, wobei der dritte Chip 114 elektrisch isoliert sein kann von dem vierten Chip 688 mit Ausnahme der elektrischen Verbindung 354 5, welche einen oder mehr Kontakte 334, gebildet über der Chipvorderseite 328 des dritten Chips, mit dem vierten Chip 688 elektrisch verbindet. Das elektrisch isolierende Material 668 kann abgeschieden werden, wobei der vierte Chip 688 elektrisch isoliert sein kann von dem fünften Chip 692 mit Ausnahme der elektrischen Verbindung 354 6, welche einen oder mehr zusätzliche Kontakte 698, gebildet über der Chipvorderseite 696 des vierten Chips, mit dem fünften Chip 692 elektrisch verbindet.
  • Das elektrisch isolierende Material 668 kann derart abgeschieden werden derart, dass das elektrisch isolierende Material 668 zumindest teilweise eine oder mehr Seiten des Chipgehäuses 602 definieren kann, z. B. eine freiliegende externe in äußere Richtung weisende Oberfläche. Das elektrisch isolierende Material 668 kann wahlweise gebildet werden um mindestens teilweise eine oder mehr entsprechende Unterseiten der Chipträger zu umgeben. Das elektrisch isolierende Material 668 kann derart abgeschieden werden, dass das elektrisch isolierende Material den ersten Chipträger 104, den zweiten Chipträger 106 und den dritten Chipträger 372 zusammenhalten kann, während es jeweils den ersten Chipträger 104, den zweiten Chipträger 106 und den dritten Chipträger 372 voneinander trennt und elektrisch isoliert.
  • 7 zeigt eine Chipanordnung 702 gemäß einer Ausführungsform. Die Chipanordnung 702 kann die Basis-Funktionalitäten eines oder mehr oder aller Merkmale der Chipanordnung 102 und/oder der Chipanordnung 302 und/oder der Chipanordnung 402 und/oder der Chipanordnung 502 und/oder der Chipanordnung 602 aufweisen.
  • Die Chipanordnung 702 kann aufweisen den ersten Chipträger 104 und den zweiten Chipträger 106. Die Chipanordnung 702 kann aufweisen den ersten Chip 108 elektrisch verbunden mit dem ersten Chipträger 104. Die Chipanordnung 702 kann aufweisen den zweiten Chip 112, angeordnet über dem ersten Chipträger 104 und elektrisch isoliert von dem ersten Chipträger 104; und den dritten Chip 114 elektrisch verbunden mit dem zweiten Chipträger 106; wobei der erste Chip 108 und/oder der zweite Chip 112 elektrisch verbunden werden können mit dem dritten Chip 114.
  • Der erste Chip 108 und/oder der zweite Chip 112 können mit zumindest der Chipoberseite 328 des dritten Chips oder der Chipunterseite 332 des dritten Chips elektrisch verbunden werden.
  • Der erste Chip 108 und/oder der dritte Chip können einen Leistungshalbleiterchip aufweisen, wobei der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aufweisen kann aus der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  • Der erste Chip 108 kann angeordnet werden über dem ersten Chipträger 104, und der erste Chip 108 kann elektrisch verbunden werden mit dem ersten Chipträger 104 mittels mindestens einem Kontakt-Pad 326, gebildet über der Chiprückseite 318 des ersten Chips.
  • Der erste Chip 108 kann eingerichtet sein um einen vertikalen Stromfluss zwischen einer Chipoberseite 316 des ersten Chips und einer Chipunterseite 318 des ersten Chips zu übertragen. Der dritte Chip 114 kann eingerichtet sein um einen vertikalen Stromfluss zwischen einer Chipoberseite 328 des dritten Chips und einer Chipunterseite 332 des dritten Chips zu übertragen.
  • Der erste Chip 108 kann elektrisch verbunden werden mit dem ersten Chipträger 104 mittels des elektrisch leitfähigen Mediums 342, das elektrisch leitfähige Medium 342 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Lot, einem Weichlot, einem Diffusionslot, einer Paste, einer Nanopaste, einem Klebemittel, einem elektrisch leitfähigen Klebemittel.
  • Der zweite Chip 112 kann einen integrierten Halbleiter-Logik-Schaltkreis-Chip aufweisen. Der Halbleiter-Logik-Schaltkreis-Chip kann mindestens ein Halbleiterlogikbauelement aufweisen aus der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis (application specific integrated circuit, ASIC), einem Treiber, einem Kontroller, einem Sensor.
  • Die Chiprückseite 348 des zweiten Chips kann angeordnet werden über dem ersten Chipträger 104.
  • Der zweite Chip 112 kann elektrisch isoliert sein von dem ersten Chipträger 104 mittels des elektrisch isolierenden Materials 352, das elektrisch isolierende Material 352 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Klebemittel (z. B. ein Kleber), einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim, einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  • Der erste Chipträger 104 kann einen ersten Leiterrahmenträger aufweisen. Der zweite Chipträger 106 kann einen zweiten Leiterrahmenträger aufweisen.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: NiPdAu, NiAu, NiPd, NiAuAg, NiPdAuAg, NiNiPPdAu, NiNiPAu, NiNiPPd, NiNiPAuAg, NiNiPPdAuAg.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können ein Material aufweisen, aufweisend eine Rauigkeit im Bereich von ungefähr 1 nm bis 1000 nm.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 106 können ein Material aufweisen, aufweisend eine Porosität im Bereich von ungefähr 2% bis 50%.
  • Die Chipanordnung 702 kann ferner eine oder mehr elektrische Verbindungen 354 1 aufweisen, eingerichtet um den ersten Chip 108 und/oder den zweiten Chip 112 mit dem dritten Chip 114 elektrisch zu verbinden.
  • Die Chipanordnung 702 kann ferner eine oder mehr elektrische Verbindungen 354 aufweisen, wobei die erste elektrische Verbindung 354 1 eingerichtet sein kann um ein oder mehr Kontakt-Pads 322, 324, gebildet über der Chipvorderseite 316 des ersten Chips, mit einem oder mehr Kontakt-Pads 334, 336, gebildet über der Chipvorderseite 328 des dritten Chips, elektrisch zu verbinden; und wobei die zweite elektrische Verbindung 354 2 eingerichtet sein kann um ein oder mehr Kontakt-Pads 322, 324, gebildet über der Chipvorderseite 316 des ersten Chips, mit einem oder mehr Kontakt-Pads 356, gebildet über der Chipvorderseite 346 des zweiten Chips, elektrisch zu verbinden.
  • Eine oder mehr elektrische Verbindungen 354 1, 354 2 können mindestens eine aus der nachfolgenden Gruppe an elektrischen Verbindungen aufweisen, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten, Klemmen, elektrisch leitfähigen Klemmen, Lötkugeln. galvanisch abgeschiedene Verbindungen.
  • Die Chipanordnung 702 kann ferner aufweisen das elektrisch isolierende Material 368, wobei das elektrisch isolierende Material 368 zumindest teilweise den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114 umgeben kann.
  • Die Chipanordnung 702 kann ferner aufweisen das elektrisch isolierende Material 368, wobei das elektrisch isolierende Material 368 zumindest teilweise den ersten Chipträger 104 und den zweiten Chipträger 106 umgeben kann.
  • Die Chipanordnung 702 kann ferner des elektrisch isolierende Material 368 aufweisen, wobei das elektrisch isolierende Material 368 zumindest teilweise eine oder mehr elektrische Verbindungen 354 1 umgeben kann, wobei die eine oder mehr elektrischen Verbindungen 354 1 eingerichtet sein können um den ersten Chip 108 und/oder den zweiten Chip 112 mit dem dritten Chip 114 elektrisch zu verbinden.
  • Die Chipanordnung 702 kann ferner das elektrisch isolierende Material 368 aufweisen, wobei das elektrisch isolierende Material 368 zumindest teilweise den ersten Chip 108, den zweiten Chip 112 und den dritten Chip 114 umgeben kann, wobei das elektrisch isolierende Material 368 mindestens eines aus der nachfolgenden Gruppe an Materialien aufweisen kann, der Gruppe bestehend aus: gefülltem oder angefülltem Epoxid, kunststoffimprägnierten Verbundfasern, Laminat, einem Mold-Material einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  • Das elektrische Verbinden des ersten Chips 108 und/oder des zweiten Chips 112 mit dem dritten Chip 114 kann aufweisen das Bilden einer oder mehr elektrischer Verbindungen 354, mittels galvanischer Abscheidung, für das elektrische Verbinden des ersten Chips 108 und/oder des zweiten Chips 112 mit dem dritten Chip 114.
  • 8 zeigt ein Chipgehäuse 802 gemäß einer Ausführungsform. Das Chipgehäuse 802 kann die Basis-Funktionalitäten eines oder mehr oder aller Merkmale der Chipanordnung 102 und/oder der Chipanordnung 302 und/oder der Chipanordnung 402 und/oder der Chipanordnung 502 und/oder der Chipanordnung 602 und/oder der Chipanordnung 702 aufweisen.
  • Das Chipgehäuse 802 kann aufweisen den ersten Chipträger 104 und den zweiten Chipträger 106. Das Chipgehäuse 802 kann aufweisen den ersten Chip 108 und den zweiten Chip 112, angeordnet über dem ersten Chipträger 104. Das Chipgehäuse 802 kann aufweisen den dritten Chip 114, angeordnet über dem zweiten Chipträger 106. Das Chipgehäuse 802 kann aufweisen das elektrisch isolierende Material 368. Der erste Chip 108 und/oder der zweite Chip 112 können mit dem dritten Chip 114 elektrisch verbunden werden mittels einer oder mehr elektrischer Verbindungen 354 1. Das elektrisch isolierende Material 368 kann mindestens teilweise den ersten Chipträger 104, den zweiten Chipträger 106 und die elektrische Verbindung 354 1 umgeben.
  • 9 zeigt ein Verfahren 900 zum Bilden eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren 900 kann aufweisen:
    Anordnen eines ersten Chips und eines zweiten Chips über einem ersten Chipträger (in 910);
    Anordnen eines dritten Chips über einem zweiten Chipträger (in 920);
    Bilden einer elektrischen Verbindung zum elektrischen Verbinden des ersten Chips und/oder des zweiten Chips mit dem dritten Chip (in 930); und
    Mindestens teilweises Umgeben des ersten Chipträgers, des zweiten Chipträgers und der elektrischen Verbindung mit einem elektrisch isolierenden Material (940).
  • 10 zeigt eine Chipanordnung 1002 gemäß einer Ausführungsform.
  • Die Chipanordnung 1002 kann aufweisen den ersten Chipträger 104 und den zweiten Chipträger 106. Die Chipanordnung 1002 kann aufweisen den ersten Chip 108, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, angeordnet über dem ersten Chipträger 104 und elektrisch verbunden mit dem ersten Chipträger 104. Die Chipanordnung 1002 kann aufweisen den zweiten Chip 112, z. B. einen Halbleiterchip, z. B. einen Halbleiterdie, angeordnet über dem ersten Chipträger 104 und elektrisch isoliert von dem ersten Chipträger 104; den dritten Chip 114, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, elektrisch verbunden mit dem zweiten Chipträger 106; den vierten Chip 688, z. B. einen Halbleiterchip, z. B. einen Halbleiterdie, angeordnet über dem zweiten Chipträger 106 und elektrisch isoliert von dem zweiten Chipträger 106, wobei der erste Chip 108 und/oder der zweite Chip 112 mit dem dritten Chip 114 und/oder dem vierten Chip 688 elektrisch verbunden werden.
  • Verschiedene Ausführungsformen stellen ein Halbleiter-Gehäuse mit zumindest zwei Metallträgern, d. h. Die-Pads, bereit. Mindestens ein Leistungshalbleiterchip und mindestens ein integrierter Logik-Schaltkreis-Chip können über jedem Träger gebildet werden. Mindestens ein Leistungshalbleiterchip kann eingerichtet sein um einen vertikalen Stromfluss zu unterstützen, wobei die Rückseite des Leistungshalbleiterchips elektrisch mit dem Chipträger kontaktiert sein kann. Mindestens ein integrierter Logik-Schaltkreis-Chip kann über dem Chipträger befestigt werden mittels eines elektrisch isolierenden Materials, z. B. einer elektrisch isolierenden Paste oder einer Klebefolie.
  • Verschiedene Ausführungsformen stellen die Integration einer Mehrzahl von Leistungshalbleiterchips und Logik-Chips in einem verkapselten Gehäuse mit einer Mehrzahl individueller metallischer Chipträger bereit. Somit wird eine höhere Integrationsdichte bereitgestellt. Weiterhin können die Prozesse implementiert werden, mit parallelen Prozessen und eine Herstellung in großen Stückzahlen kann möglich sein, z. B. mittels eines Herstellungsprozesses auf großen Platten (Tafeln).
  • Verschiedene Ausführungsformen gewährleisten das spezielle oder speziell modifizierte Leiterrahmen nicht erforderlich sein können, zum Beispiel müssen Leiterrahmen nicht speziell für den Logik-Chip passend geändert werden. Stattdessen kann ein Standard-Leiterrahmen verwendet werden.
  • Verschiedene Ausführungsformen stellen ein Mehrfach-Chip-Gehäuse bereit, aufweisend eine Mehrzahl von Chipträgern, wobei die Mehrzahl von Chipträgern voneinander isoliert sein können und elektrisch isoliert sein können voneinander mittels eines Verkapselungsmaterials, z. B. eines Mold-Materials mit oder ohne Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  • Verschiedene Ausführungsformen stellen ein Einfach-Chip-Gehäuse für einen Mehrfach-Chip-Schaltkreis bereit, aufweisend einen Leistungs-Halb-Brücken-Schaltkreis, aufweisend einen integrierten Logik-Schaltkreis-Chip als einen Treiber.

Claims (26)

  1. Chipanordnung aufweisend: • einen ersten Chipträger (104); • einen zweiten Chipträger (106); • einen ersten Chip (108), elektrisch verbunden mit dem ersten Chipträger (104); • einen zweiten Chip (112), angeordnet über dem ersten Chipträger (104) und elektrisch isoliert von dem ersten Chipträger (104); und • einen dritten Chip (114), elektrisch verbunden mit dem zweiten Chipträger (106); • wobei der erste Chip (108) und/oder der zweite Chip (112) elektrisch verbunden werden mit dem dritten Chip (114).
  2. Chipanordnung gemäß Anspruch 1, wobei der erste Chip (108) und/oder der zweite Chip (112) elektrisch verbunden werden mit mindestens einer Chipoberseite (328) des dritten Chips (114) oder einer Chipunterseite (332) des dritten Chips (114).
  3. Chipanordnung gemäß Anspruch 1 oder 2, wobei der erste Chip (108) und/oder der dritte Chip (114) einen Leistungshalbleiterchip aufweisen.
  4. Chipanordnung gemäß einem der Ansprüche 1 bis 3, wobei der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aufweist aus der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement; wobei vorzugsweise der erste Chip (108) eingerichtet ist um einen vertikalen Stromfluss zwischen einer Chipoberseite (316) des ersten Chips (108) und einer Chipunterseite (318) des ersten Chips (108) zu übertragen.
  5. Chipanordnung gemäß Anspruch 3 oder 4, wobei der dritte Chip (114) eingerichtet ist um einen vertikalen Stromfluss zwischen einer Chipoberseite (328) des dritten Chips (114) und einer Chipunterseite (332) des dritten Chips (114) zu übertragen.
  6. Chipanordnung gemäß einem der Ansprüche 1 bis 5, • wobei der erste Chip (108) angeordnet ist über dem ersten Chipträger (104), und • wobei der erste Chip (104) elektrisch verbunden wird mit dem ersten Chipträger (106) mittels mindestens einem Kontakt-Pad, gebildet über der Chiprückseite (318) des ersten Chips.
  7. Chipanordnung gemäß einem der Ansprüche 1 bis 6, wobei der erste Chip (108) elektrisch mit dem ersten Chipträger (104) verbunden wird mittels eines elektrisch leitfähigen Mediums (342), das elektrisch leitfähige Medium (342) weist mindestens eines aus der nachfolgenden Gruppe an Materialien auf, der Gruppe bestehend aus: einem Lot, einem Weichlot, einem Diffusionslot, einer Paste, einer Nanopaste, einem Klebemittel, einem elektrisch leitfähigen Klebemittel.
  8. Chipanordnung gemäß einem der Ansprüche 1 bis 7, • wobei der zweite Chip (112) einen Halbleiterlogikchip und/oder einen Halbleiterspeicherchip aufweist; • wobei vorzugsweise der Halbleiterlogikchip zumindest ein Halbleiterlogikchipbauelement aufweist aus der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis, einem Treiber, einem Kontroller, einem Sensor.
  9. Chipanordnung gemäß einem der Ansprüche 1 bis 8, • wobei eine Chiprückseite (348) des zweiten Chips über dem Chipträger (104) angeordnet ist; • wobei vorzugsweise der zweite Chip (112) elektrisch isoliert ist von dem ersten Chipträger (104) mittels eines elektrisch isolierenden Materials (352), das elektrisch isolierende Material (352) weist mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim, einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  10. Chipanordnung gemäß einem der Ansprüche 1 bis 9, wobei der erste Chipträger (104) einen ersten Leiterrahmenträger aufweist, und wobei der zweite Chipträger (106) einen zweiten Leiterrahmenträger aufweist.
  11. Chipanordnung gemäß einem der Ansprüche 1 bis 10, wobei der erste Chipträger (104) und/oder der zweite Chipträger (106) mindestens eines aus der nachfolgenden Gruppe von Materialien aufweist, der Gruppe bestehend aus: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung.
  12. Chipanordnung gemäß einem der Ansprüche 1 bis 11, wobei der erste Chipträger (104) und/oder der zweite Chipträger (106) mindestens eines aus der nachfolgenden Gruppe von Materialien aufweist, der Gruppe von Materialien bestehend aus: NiPdAu, NiAu, NiPd, NiAuAg, NiPdAuAg, NiNiPPdAu, NiNiPAu, NiNiPPd, NiNiPAuAg, NiNiPPdAuAg.
  13. Chipanordnung gemäß einem der Ansprüche 1 bis 12, wobei der erste Chipträger (104) und/oder der zweite Chipträger (106) ein Material aufweisen, aufweisend eine Rauigkeit im Bereich von ungefähr 1 nm bis 1000 nm.
  14. Chipanordnung gemäß einem der Ansprüche 1 bis 13, wobei der erste Chipträger (104) und/oder der zweite Chipträger (106) ein Material aufweisen, aufweisend eine Porosität im Bereich von ungefähr 2% bis 50%.
  15. Chipanordnung gemäß einem der Ansprüche 1 bis 14, ferner aufweisend eine oder mehr elektrische Verbindungen (354) eingerichtet im den ersten Chip (108) und/oder den zweiten Chip (112) mit dem dritten Chip (114) elektrisch zu verbinden.
  16. Chipanordnung gemäß einem der Ansprüche 1 bis 17, ferner aufweisend • eine oder mehr elektrische Verbindungen (354); • wobei eine erste elektrische Verbindung (354 1) eingerichtet ist um ein oder mehr Kontakt-Pads (322, 324), gebildet über einer Chipvorderseite (316) des ersten Chips mit einem oder mehr Kontakt-Pads (334, 336), gebildet über einer Chipvorderseite (328) des dritten Chips, elektrisch zu verbinden; und • wobei eine zweite elektrische Verbindung (354 2) eingerichtet ist um ein oder mehr Kontakt-Pads (322, 324), gebildet über einer Chipvorderseite (316) des ersten Chips mit einem oder mehr Kontakt-Pads (356), gebildet über einer Chipvorderseite (346) des zweiten Chips, elektrisch zu verbinden; wobei vorzugsweise die eine oder mehr elektrische Verbindungen (354) mindestens eine aus der nachfolgenden Gruppe von elektrischen Verbindungen aufweisen, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten, Klemmen, elektrisch leitfähigen Klemmen, Lötkugeln, galvanisch abgeschiedenen Verbindungen.
  17. Chipanordnung gemäß einem der Ansprüche 1 bis 16, ferner aufweisend • ein elektrisch isolierendes Material (368), • wobei das elektrisch isolierendes Material (368) mindestens teilweise den ersten Chip (108), den zweiten Chip (112) und den dritten Chip (114) umgibt.
  18. Chipanordnung gemäß einem der Ansprüche 1 bis 17, ferner aufweisend • ein elektrisch isolierendes Material (368), • wobei das elektrisch isolierendes Material (368) mindestens teilweise den ersten Chipträger (104) und den zweiten Chipträger (106) umgibt.
  19. Chipanordnung gemäß einem der Ansprüche 1 bis 18, ferner aufweisend • ein elektrisch isolierendes Material (368), • wobei das elektrisch isolierendes Material (368) mindestens teilweise eine oder mehr elektrische Verbindungen (354) umgibt, • wobei die eine oder die mehreren elektrischen Verbindungen (354) eingerichtet sind um den ersten Chip (108) und/oder den zweiten Chip (112) mit dem dritten Chip (114) elektrisch zu verbinden.
  20. Chipanordnung gemäß einem der Ansprüche 1 bis 19, ferner aufweisend: • ein elektrisch isolierendes Material (368), • wobei das elektrisch isolierendes Material (368) mindestens teilweise den ersten Chip (108), den zweiten Chip (112) und den dritten Chip (114) umgibt, • wobei elektrisch isolierendes Material (368) mindesten eines aus der nachfolgenden Gruppe von Materialien aufweist, der Gruppe bestehend aus: gefülltem oder ungefülltem Epoxid, kunststoffimprägnierten Verbundfasern, Laminat, einem Mold-Material einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  21. Verfahren zum Bilden einer Chipanordnung, das Verfahren aufweisend: • Elektrisches Verbinden eines ersten Chips (108) mit einem ersten Chipträger (104); • Anordnen eines zweiten Chips (112) über dem ersten Chipträger (104) und elektrisches Isolieren des zweiten Chips (112) von dem ersten Chipträger (104); • Elektrisches Verbinden eines dritten Chips (114) mit dem zweiten Chipträger (106); und • Elektrisches Verbinden des ersten Chips (108) und/oder des zweiten Chips (112) mit dem dritten Chip (114).
  22. Verfahren gemäß Anspruch 21, wobei das elektrische Verbinden des ersten Chips (104) und/oder des zweiten Chips (112) mit dem dritten Chip (114) das Bilden einer elektrischen Verbindung (354) mittels galvanischer Abscheidung für das elektrische Verbinden des ersten Chips (108) und/oder des zweiten Chips (112) mit dem dritten Chip (114) aufweist,
  23. Chipgehäuse, aufweisend: • einen ersten Chipträger (104); • einen zweiten Chipträger (106); • einen ersten Chip (108) und einen zweiten Chip (112), angeordnet über dem ersten Chipträger (104); und • ein elektrisch isolierendes Material (368); • wobei der erste Chip (108) und/oder der zweite Chip (112) elektrisch verbunden werden mit dem dritten Chip (114) mittels einer oder mehr elektrischer Verbindungen (354), und • wobei das elektrisch isolierende Material (368) mindestens teilweise den ersten Chipträger (104), den zweiten Chipträger (106) und die elektrische Verbindung (354) umgibt.
  24. Verfahren zum Bilden eines Chipgehäuses, das Verfahren aufweisend: • Anordnen eines ersten Chips (108) und eines zweiten Chips (112) über einen ersten Chipträger (104); • Anordnen eines dritten Chips (114) über einen zweiten Chipträger (106); • Bilden einer elektrischen Verbindung 354 zum elektrischen Verbinden des ersten Chips (104) und/oder des zweiten Chips (106) mit dem dritten Chip (114); und • Mindestens teilweises Umgeben des ersten Chipträgers (104), des zweiten Chipträgers (106) und der elektrischen Verbindung mit einem elektrisch isolierenden Material (368).
  25. Verfahren gemäß Anspruch 24, wobei das Bilden einer elektrischen Verbindung (354) zum elektrischen Verbinden des ersten Chips (108) und/oder des zweiten Chips (112) mit dem dritten Chip (114) das galvanische Abscheiden eines elektrisch leitfähigen Mediums zum elektrischen Verbinden des ersten Chips (108) und/oder des zweiten Chips (112) mit dem dritten Chips (114) aufweist.
  26. Chipanordnung, aufweisend: • einen ersten Chipträger (104); • einen zweiten Chipträger (106); • einen ersten Chip (108) elektrisch verbunden mit dem ersten Chipträger (104); • einen zweiten Chip (112), angeordnet über dem ersten Chipträger (104) und elektrisch isoliert von dem ersten Chipträger (104); und • einen dritten Chip (114) elektrisch verbunden mit dem zweiten Chipträger (106); • einen vierten Chip (688), angeordnet über dem zweiten Chipträger (106) und elektrisch isoliert von dem zweiten Chipträger (106); und • wobei der erste Chip (108) und/oder der zweite Chip (112) elektrisch verbunden werden mit dem dritten Chip (114) und/oder dem vierten Chip (688).
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