DE102011001306A1 - Halbleiter-Kapselung - Google Patents

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Abstract

Ein Verfahren zur Herstellung einer Halbleiter-Kapselung umfasst das Bereitstellen eines Trägers (20) und das Anbringen mindestens eines Halbleiterstücks (10) an den Träger (20). Ein Einkapselungsmittel (30) wird auf das mindestens eine Halbleiterstück (10) abgeschieden, um eine eingekapselte Halbleiter-Anordnung (40) zu bilden. Die eingekapselte Halbeiteranordnung (40) wird dann in mindestens zwei Halbleiter-Kapselungen (50) vereinzelt, wobei jede Kapselung (50) einen Halbleiterchip (70) umfasst, der während der Vereinzelung von dem Halbleiterstück (10) getrennt wird.

Description

  • Die Erfindung betrifft Verfahren zur Herstellung von Halbleiter-Kapselungen sowie Halbleiter-Kapselungen Halbleiterchips werden typischerweise in einer Formmasse eingekapselt, um die Chips vor Umwelteinflüssen zu schützen, um Zuverlässigkeit und Leistungsfähigkeit sicherzustellen. Wenn Signaleinlässe und -auslässe benötigt werden, so wie es für Sensor- oder Emitterchips der Fall ist, können Kapselungen groß, kompliziert und kostspielig werden. Sowohl die Hersteller als auch die Verbraucher von elektronischen Bauelementen wünschen jedoch Bauelemente, die kostengünstig sind, verringerte Größe aufweisen und dennoch vergrößerte Bauelementefunktionalität besitzen.
  • Eine der Erfindung zugrundeliegende Aufgabe kann daher darin gesehen werden, ein Verfahren anzugeben, welches auf einfachem und kostengünstigen Weg die Herstellung von Halbleiter-Kapselungen mit Signaleinlässen- und/oder -auslässen ermöglicht. Ferner sollen einfach und kostengünstig herstellbare Halbleiter-Kapselungen geschaffen werden.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen und Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden.
  • 1A bis 1D zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zur Herstellung einer Halbleiter-Kapselung;
  • 2A bis 2F zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zur Herstellung einer Halbleiter-Kapselung;
  • 3A zeigt schematisch eine Draufsicht eines in mehreren Ausführungsformen verwendeten Trägers;
  • 3B zeigt schematisch eine Draufsicht eines in mehreren Ausführungsformen verwendeten Halbleiterstücks;
  • 4A zeigt schematisch eine Draufsicht eines in mehreren Ausführungsformen verwendeten Trägers;
  • 4B zeigt schematisch eine Draufsicht eines in mehreren Ausführungsformen verwendeten Halbleiterstücks;
  • 5A bis 5D zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen einer Halbleiter-Kapselung;
  • 6A zeigt schematisch eine Querschnittsansicht eines Halbleiterstücks zur Herstellung einer Ausführungsform einer Halbleiter-Kapselung, die einen Drucksensor umfasst;
  • 6B zeigt schematisch eine Seitenansicht der Halbleiter-Kapselung von 6A;
  • 6C zeigt schematisch eine Querschnittsansicht entlang der Linie B-B in 6A;
  • 6D zeigt schematisch eine Querschnittsansicht entlang der Linie C-C in 6A;
  • 6E zeigt schematisch eine Querschnittsansicht entlang der Linie D-D in 6A;
  • 7A bis 7C zeigen schematisch eine beispielhafte Ausführungsform einer Halbleiter-Kapselung, die einen Drucksensor umfasst.
  • Es werden nun Aspekte und Ausführungsformen mit Bezug auf die Zeichnungen beschrieben, in denen im Allgemeinen durchweg gleiche Bezugszahlen benutzt werden, um gleiche Elemente zu bezeichnen. In der folgenden Beschreibung werden zur Erläuterung zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu gewährleisten. Für Fachleute ist jedoch erkennbar, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad dieser spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Strukturen und Elemente in schematischer Form gezeigt, um die Beschreibung eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Die folgende Beschreibung ist deshalb nicht im einschränkenden Sinne aufzufassen. Außerdem sollte beachtet werden, dass die Darstellungen der verschiedenen Schichten, Blätter, Hohlräume oder Substrate in den Figuren nicht unbedingt maßstabsgetreu gezeichnet sind.
  • In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie, wie z. B. „oben”, „unten”, „oberes”, „unteres”, „linksseitiges”, „rechtsseitiges”, „vorderseitiges”, „hinterseitiges” usw. mit Bezug auf die Orientierung der beschriebenen Figuren) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie zur Veranschaulichung verwendet und ist auf keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
  • Die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” sollen, so wie sie in der vorliegenden Beschreibung verwendet werden, nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
  • Die nachfolgend beschriebenen Halbleiterstücke und -chips (d. h. Dies) können von verschiedener Art sein, durch verschiedene Technologien hergestellt werden und können z. B. integrierte elektrische Schaltungen, elektrooptische Schaltungen, elektromechanische Schaltungen wie z. B. MEMS (mikroelektromechanisches System) und/oder passive Bauelemente umfassen. Die Halbleiterchips können z. B. als Sensoren oder Emitter ausgelegt sein. Beispielsweise können bei einer Ausführungsform die Halbleiterchips als optische Sensoren oder Emitter, wie z. B. optische Detektoren, LEDs oder Laserchips, ausgelegt sein. Bei einer anderen Ausführungsform können die Halbleiterchips als ein MEMS, wie z. B. ein Drucksensor, ausgelegt sein. Ferner können die hier beschriebenen Halbleiterstücke und -chips Steuerschaltungen, Logikschaltungen oder Mikroprozessoren umfassen. Die Halbleiterchips können eine Vertikalstruktur aufweisen, das heißt, die elektrischen Ströme können in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen. Ein Halbleiterchip, der eine Vertikalstruktur aufweist, kann Kontaktstellen insbesondere auf seinen beiden Hauptoberflächen aufweisen, das heißt auf seiner Vorderseite und seiner Rückseite. Die Halbleiterstücke und -chips müssen nicht aus spezifischem Halbleitermaterial, z. B. Si, SiC, SiGe, GaAS hergestellt sein, und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbeiter sind, wie z. B. Isolatoren, Kunststoffe oder Metalle.
  • Ferner können die nachfolgend beschriebenen Halbleiterstücke und -chips Elektroden-Kontaktstellen auf einer oder mehreren ihrer äußeren Oberflächen umfassen, wobei die Elektroden-Kontaktstellen zum elektrischen Kontaktieren der Halbleiterchips dienen. Die Elektroden-Kontaktstellen (Chippads) können die Form von Augen (Pads) aufweisen, d. h. flachen Kontaktschichten auf einer äußeren Oberfläche des Halbleiterstücks oder -chips. Die Metallschicht(en), aus der die Elektroden-Kontaktstellen bestehen, können mit einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschicht(en) können z. B. in Form einer einen Bereich bedeckenden Schicht vorliegen. Es kann ein beliebiges gewünschtes Metall oder eine beliebige gewünschte Metalllegierung, z. B. Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom- oder Nickelvanadium, als das Material verwendet werden. Die Metallschicht(en) müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in der Metallschicht bzw. den Metallschichten enthaltenen Materialien möglich. Die Elektroden-Kontaktstellen können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Halbleiterstücke werden an einen Träger angebracht. Bei einer Ausführungsform kann der Träger ein Systemträger sein, d. h. ein strukturiertes Metallblech (Leadframe). Bei einer anderen Ausführungsform kann der Träger aus einem Metallblech oder ein Metallplatte bestehen, das bzw. die flach und unstrukturiert sein kann. Bei einer anderen Ausführungsform kann der Träger aus mehreren Schichten bestehen, wobei die obere Oberflächenschicht des Trägers eine kontinuierliche unstrukturierte oder strukturierte Metallbeschichtung sein kann und eine oder mehrere der anderen Schichten eine starre Struktur bilden können, die aus einem Basismaterial wie etwa Kunststoffen, Keramiken usw. besteht.
  • Über dem Träger und den Halbleiterstücken wird ein dielektrisches Material vorgesehen, um ein Einkapselungsmittel zu bilden. Das Einkapselungsmittel kann aus einem beliebigen geeigneten duroplastischen, thermoplastischen oder thermisch härtenden Material oder Laminat (Prepreg) bestehen. Insbesondere kann ein Material verwendet werden, das auf Epoxidharz basiert. Das dielektrische Material, das das Einkapselungsmittel bildet, kann ein Füllmaterial enthalten. Nach seiner Abscheidung kann das dielektrische Material durch eine Wärmebehandlung gehärtet werden. Es können verschiedene Techniken verwendet werden, um das Einkapselungsmittel durch das dielektrische Material zu bilden, zum Beispiel Formpressen, Harzinjektionsverfahren, Spritzguss, Pulverschmelzverfahren, Gießen, Dispergieren oder Laminieren.
  • Das Einkapselungsmittel und das Halbleiterstück bzw. die Halbleiterstücke, die in dem Einkapselungsmittel eingebettet sind, werden gleichzeitig zerteilt, um mehrere Kapselungen (Packages) zu bilden, wobei jede Kapselung mindestens einen von dem Halbleiterstück abgeschnittenen Chip umfasst. Kapselungstrennung und Halbleiterzerteilung werden also gleichzeitig durchgeführt. Die Vereinzelung kann durch eine beliebige Zerteilungstechnik erreicht werden, wie z. B. mechanisches Zerteilen (z. B. Wasserjet-Zerteilung, durch Klingenzerteilung (Sägen)), chemisches Zerteilen (z. B. Ätzen) oder durch Laserzerteilung. Die Zerteilung von Kapselung und Chip kann durch ein einziges Zerteilungsverfahren oder durch eine Kombination verschiedener Zerteilungsverfahren erreicht werden. Beispielsweise kann bei einer Ausführungsform Klingenzerteilung als ein einziges Vereinzelungsverfahren verwendet werden. Gemäß einer anderen Ausführungsform kann chemisches Zerteilen (Ätzen) verwendet werden, um das Einkapselungsmittel zu zerteilen, und es kann ein Stealth-Zerteilungsprozess verwendet werden, um die Halbleiterstücke zu zerteilen. Es sind viele andere Kombinationen von Zerteilungstechniken durchführbar.
  • 1A bis 1D zeigen schematisch ein Verfahren zum Herstellen einer Halbleiterkapslung (Halbleiter-Package). Als erstes wird ein Halbleiterstück 10 bereitgestellt. Das Halbleiterstück 10 kann aus einem beliebigen Halbleitermaterial bestehen, wie z. B. Si, SiC, Ge oder Verbundhalbleitern wie z. B. GaAs, GaAlAs, GaP, GaAsP, CdTe, CdSe, CdS, ZnS, ZnSe, ZnTe usw. Typischerweise wurde das Halbleiterstück 10 aus einem Halbleiterwafer abgeteilt. Wie später ausführlicher beschrieben werden wird, umfasst das Halbleiterstück 10 mehrere zu vereinzelnde und zu kapselnde funktionale Chips.
  • Das Halbleiterstück 10 kann mit mehreren Elektroden-Kontaktstellen 11, 12a, 12b versehen werden. Beispielsweise kann das Halbleiterstück 10 mit einer ersten Elektroden-Kontaktstelle 11, die sich an der Unterseite des Halbleiterstücks 10 befindet, und mit mehreren zweiten Elektroden-Kontaktstellen 12a, 12b, die sich an der Oberseite des Halbleiterstücks 10 befinden, versehen werden. Die in dem Halbleiterstück 10 enthaltenen funktionalen Chips können eine Vertikalstruktur aufweisen, die einen Stromfluss zwischen der ersten 11 und zweiten 12a, 12b Elektroden-Kontaktstelle erlaubt. Als Alternative können sich alle Elektroden-Kontaktstellen an einer der Hauptoberflächen des Halbleiterstücks 10 befinden. Beispielweise können sich alle Elektroden-Kontaktstellen an der Oberseite des Halbeleiterstücks 10 befinden (und werden somit durch die Elektroden-Kontaktstellen 12a, 12b in 1A repräsentiert), und eine Metallschicht 11, die effiziente Wärmeabführung erlaubt, aber keine elektrische Funktion aufweist, kann als Schicht 11 vorgesehen werden.
  • Wie in 1B gezeigt, werden die Halbleiterstücke 10 auf einem Träger 20 platziert. Die Halbleiterstücke 10 können in einem sequenziellen Prozess der einzelnen Platzierung platziert werden, der in der Technik als Pick-and-Place bekannt ist. Es ist auch möglich, ein paralleles Chipplatzierungsverfahren mit hohem Durchsatz zu verwenden.
  • Die Halbleiterstücke 10 können nach oben oder nach unten gewandt auf der oberen Oberfläche des Trägers 20 platziert werden. Nach oben gewandte Platzierung bezieht sich auf eine Orientierung des Halbleiterstücks 10, bei der die aktiven Oberflächen der funktionalen Chips, die mit dem Halbleiterstück 10 integral sind, dem Träger 20 abgewandt sind. Nach unten gewandte Platzierung bezieht sich auf eine Orientierung des Halbleiterstücks 10, bei der die aktiven Oberflächen der funktionalen Chips, die mit dem Halbleiterstück 10 integral. sind, dem Träger 20 zugewandt sind.
  • Der Träger 20 kann von verschiedener Art sein. Bei einer Ausführungsform kann der Träger ein strukturiertes Metallblech oder eine strukturierte Metallplatte, z. B. ein Systemträger (Leadframe), sein. Der Träger 20 kann Metallplattenregionen umfassen, die durch Abstand voneinander getrennt sind, wie später ausführlicher erläutert werden wird. Bei einer anderen Ausführungsform kann der Träger 20 eine kontinuierliche unstrukturierte Metallplatte oder ein kontinuierliches unstrukturiertes Metallblech sein. Bei einer weiteren Ausführungsform kann der Träger 20 eine PCB (Leiterplatte) oder ein starres kunststofffolienartiges Element sein, die bzw. das mit einer strukturierten oder unstrukturierten Metallbeschichtung beschichtet ist.
  • Ein elektrisch isolierendes Gussmaterial 30 kann dann auf die Halbleiterstücke 10 und den Träger 20 aufgebracht werden, siehe 1c. Das Gussmaterial 30 kann verwendet werden, um die Halbleiterstücke 10 mit Ausnahme ihrer unteren Oberflächen, die durch den Träger 20 bedeckt werden, vollständig einzukapseln. Das Gussmaterial 30 kann ein auf Epoxidharz basierendes dielektrisches oder ein anderes geeignetes dielektrisches oder isolierendes Material sein, das in der modernen Halbleiter-Kapselungstechnologie verwendet wird. Es kann auch ein Fotoresist sein, wie SU8, der auf Epoxidharz basiert. Das Gussmaterial 30 kann aus einem beliebigen geeigneten thermoplastischen oder thermisch härtenden Material zusammengesetzt sein. Nach dem Aushärten verleiht das Gussmaterial 30 dem auf dem Träger 20 montierten Array von Halbleiterstücken 10 Stabilität.
  • Es können verschiedene Techniken verwendet werden, um die Halbleiterstücke 10 mit dem Gussmaterial 30 zu bedecken. Zum Beispiel kann Formpressen verwendet werden. Beim Formpressen wird flüssiges Gussmaterial 30 in eine offene untere Gusshälfte dispensiert, von der der Träger 20 den Boden bildet. Nach dem Dispensieren des flüssigen Gussmaterials 30 wird dann eine obere Gusshälfte nach unten bewegt und verteilt das flüssige Gussmaterial, bis ein Hohlraum zwischen dem Träger 20, der am Boden der unteren Gusshälfte angeordnet ist, und der oberen Gusshälfte vollständig gefüllt ist. Dieser Prozess kann durch die Anwendung von Wärme und Druck begleitet werden.
  • Bei einer anderen Ausführungsform kann das Gussmaterial 30 durch einen Spritzgussprozess aufgebracht werden. Beim Spritzguss wird flüssiges Gussmaterial unter gleichzeitiger Anwendung von Wärme und Druck in ein geschlossenes Gusswerkzeug eingespritzt.
  • Nach der Aushärtung ist das Gussmaterial 30 (Einkapselungsmittel) starr und bildet einen vergossenen Körper 40. Der vergossene Körper 40 wird auch als eingekapselte Halbleiter-Anordnung bezeichnet.
  • Unter weiterer Bezugnahme auf 1C kann der vergossene Körper 30 zu mehreren Halbleiter-Kapselungen 40 zerschnitten werden. Schnittlinien 60, die auch als Zerteilungsstraßen bezeichnet werden, sind in 1C gezeigt.
  • Die Schnittlinien 60 schneiden sowohl das Gussmaterial (Einkapselungsmittel) 30 als auch Halbleitermaterial der Halbleiterstücke 10. Anders ausgedrückt, trennt die Trennung zu Kapselungen 50 gleichzeitig den vergossenen Körper (die eingekapselte Halbleiter-Anordnung) 40 zu getrennten Kapselungen 50 und ein oder mehrere Halbleiterstücke 10 zu Chips 70. Während der Trennung wird der Träger 20 ferner in Kapselungsträger 80 aufgetrennt.
  • 1D zeigt eine beispielhafte Ausführungsform einer Halbleiter-Kapselung 50 mit einem Chip 70 und einem Kapselungsträger 80. Als Ergebnis des „globalen” Zerteilungsansatzes umfasst eine Seitenwand 90 der Halbleiter-Kapselung 50, einen Oberflächenbereich 91, der aus Einkapselungsmittel 30 besteht, einen Oberflächenbereich 92, der aus Halbleitermaterial besteht, und (gegebenenfalls) einen Oberflächenbereich 93, der aus dem Material des Trägers 20 besteht. Die Oberflächenbereiche 91, 92 und 93 sind alle Seiten, die durch den Schneidprozess gebildet werden. Die Oberflächenbereiche 91, 92, 93 können somit miteinander bündig bzw. stufenfrei sein.
  • Das Vereinzeln des vergossenen Körpers (der eingekapselten Halbleiter-Anordnung) 40 zu getrennten Halbleiter-Kapselungen 50 kann durch verschiedene Techniken erreicht werden. Mechanische Vereinzelung kann durch Klingenzerteilung (Sägen) durchgeführt werden. Bei anderen Ausführungsformen können Techniken wie Laserzerteilung, Ätzen oder Wasserjet-Trennung verwendet werden. Alle diese Techniken können kombiniert werden. Zum Beispiel können Laserzerteilung und insbesondere Stealth-Zerteilung verwendet werden, um die Halbleiterstücke 10 in Chips 70 zu zertrennen. Die Laserzerteilung und insbesondere Stealth-Zerteilung erlaubt bekanntlich minimale Metallverluste und hohe Qualität des abgespaltenen Chipoberflächenbereichs 92. Es könnten dagegen andere Techniken zum Zerteilen des Einkapselungsmittels 30 verwendet werden. Ungeachtet, welche Technik oder Kombination von Techniken verwendet wird, wird die Trennung von Kapselung 50 und Chip 70 „gleichzeitig” durchgeführt, d. h. im Wesentlichen bei derselben Phase oder Gelegenheit im Herstellungsprozess. Insbesondere können die Trennung von Kapselung 50 und Chip 70 durch denselben Schneidprozess zum selben Zeitpunkt durchgeführt werden.
  • Das Vereinzeln des vergossenen Körpers (der eingekapselten Halbleiter-Anordnung) 40 entlang der Schnittlinien 60 kann gleichzeitig in einem parallelen Prozess oder sequenziell durchgeführt werden. Im letzteren Fall kann zum Beispiel eine Kapselung 50 nach der anderen von dem vergossenen Körper 40 weggeschnitten werden. Zu diesem Zweck kann der vergossene Körper z. B. die Form einer Schiene aufweisen und kann kapselungsweise (d. h. Kapselung für Kapselung) durch eine Schneidzone in einer Schneidmaschine bewegt werden.
  • Die Kapselung (Package) 50 ist dafür ausgelegt, einen Chip 70 einzubetten, der ein Randemitter oder Randsensor sein kann. Anders ausgedrückt umfasst der Chip 70 einen aktiven Bereich, der durch den Schneidprozess geschnitten wurde und somit z. B. direkt (d. h. ohne Schutz) der Umwelt ausgesetzt werden kann. Zum Beispiel kann der Chip 70 ein optischer Randemitter, z. B. eine LED oder ein Laser, sein. Bei einer anderen Ausführungsform kann der Chip 70 ein optischer Sensor sein, der einen lichtempfindlichen aktiven Bereich aufweist, der an dem freigelegten Oberflächenbereich 92 der Umwelt ausgesetzt ist. Andere Arten von Sensoren umfassen Drucksensoren und werden später ausführlicher besprochen.
  • Allgemein ausgedrückt umfasst der Chip 70 einen Signaleingang oder Signalausgang, der an dem freigelegten Halbleiteroberflächenbereich 92 der Umwelt ausgesetzt ist. Eingangs- und/oder Ausgangssignale können u. a. elektromagnetische Strahlung (Licht) oder Druck sein, wie z. B. statischer Druck oder Schallwellen. In 1D ist das Eingangs- und/oder Ausgangssignal des Chips 70, das an der freigelegten Oberfläche 92 empfangen und/oder emittiert wird, durch einen Pfeil angegeben.
  • Es ist zu beachten, dass andere Seitenwandoberflächen als der freigelegte Oberflächenbereich 92 des Halbleiterchips 70 teilweise oder vollständig durch das Einkapselungsmittel 30 bedeckt werden können. Ferner kann die obere Oberfläche des Chips 70 vollständig mit Einkapselungsmittel bedeckt sein. Somit können alle Seiten des Halbleiterchips 70 vollständig in der Kapselung 50 eingebettet sein, das heißt durch Einkapselungsmittel 30 oder den Kapselungsträger 80 bedeckt werden, außer dem freigelegten Oberflächenbereich 92. Ein solcher Kapselungsentwurf gewährleistet hohe Beständigkeit gegenüber Feuchtigkeit, chemischen Substanzen, Korrosion von Chip-Elektroden-Kontaktstellen 12a, 12b und anderen Metallisierungen oder Bondelementen, und gewährleistet somit Zuverlässigkeit.
  • 2A bis 2F zeigen eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleiter-Kapselung (Halbleiter-Package) 150. Das in 2A bis 2F gezeigte Verfahren ist eine Implementierung des in 1A bis 1D gezeigten Verfahrens. Die Einzelheiten des Verfahrens, die nachfolgend beschrieben werden, können deshalb gleichermaßen auf das Verfahren von 1A bis 1D angewandt werden und umgekehrt.
  • In 2A ist ein Halbleiterstück 10 gezeigt, das dem Halbleiterstück 10 von 1A entspricht. Dann werden Halbleiterstücke 10 auf einem Träger 120 platziert, von dem in 2B eine Seitenansicht und in 3A eine Draufsicht gezeigt ist. Der Träger 120 ist ein mit einer regelmäßigen Struktur versehenes blechartiges strukturiertes Metallband, das in der Technik auch als Systemträger (Leadframe) bezeichnet wird. Genauer gesagt sind erste und zweite Metallabschnitte 121 und 122 über Brücken 124 mit einem Rahmen 123 verbunden und sind in einer abwechselnden Reihenfolge entlang des longitudinalen Ausmaßes des Trägers 120 angeordnet. Die ersten und zweiten Abschnitte 121, 122 werden durch Abstände 125 getrennt. Der Träger 120 kann durch einen Stanz- oder Fräsprozess produziert werden.
  • Die Halbleiterstücke 10 werden auf den ersten Abschnitten 121 platziert und montiert. Es können beliebige geeignete Montagetechniken verwendet werden, wie etwa Löten, Kleben, Verwenden eines leitfähigen Klebers usw.
  • In einem immer noch in 2B gezeigten nachfolgenden Schritt werden die Elektroden-Kontaktstellen 12a, 12b der Halbleiterstücke 10 elektrisch mit den zweiten Abschnitten 122 des Trägers 120 gebondet. Beispielsweise können Drahtbondtechniken verwendet werden. Andere Bondingtechniken wären Ribbon-Bonding, Bandbonden, Keilbonden usw. Das Bonding führt dazu, dass die erste Elektroden-Kontaktstelle 12a eines Halbleiterstücks 10 elektrisch mit demselben Abschnitt 122 des Trägers 120 wie die zweite Elektroden-Kontaktstelle 12b eines anderen Halbleiterstücks 10 angrenzend an das zuerst erwähnte Halbleiterstück 10 verbunden.
  • Gemäß 2C und gemäß der Beschreibung in Verbindung mit 1C wird dann ein vergossener Körper 40 produziert. Der vergossene Körper 40 kapselt die Halbleiterstücke 10 sowie die Drahtbondungen 130 ein und füllt die Abstände 125 zwischen den ersten 121 und zweiten 122 Abschnitten des Trägers 120.
  • Unter weiterer Bezugnahme auf 2C wird der vergossene Körper (eingekapselte Halbleiter-Anordnung) 40 entlang von Schnittlinien 60 zu separaten Kapselungen 150 vereinzelt. In diesem Kontext wird auf die Beschreibung in Verbindung mit 1C verwiesen, um Wiederholung zu vermeiden.
  • 3A zeigt, dass sich die Schnittlinien 60 in abwechselnder Reihenfolge mit den ersten 121 und zweiten 122 Abschnitten des Trägers 120 schneiden. Genauer gesagt ist der erste Abschnitt 121 in einen linken ersten Teilabschnitt 121a und einen rechten ersten Teilabschnitt 121b aufgeteilt. Ähnlich ist der zweite Teilabschnitt 122 in einen linken zweiten Teilabschnitt 122a und einen rechten zweiten Teilabschnitt 122b aufgeteilt.
  • Jeder der linken und rechten ersten Teilabschnitte 121b, 121b bildet nach Vereinzelung einen Chipbonding-Kapselungsträger (entsprechend dem Kapselungsträger 80 in 1D). Ferner bildet jeder der linken und rechten zweiten Teilabschnitte 122a, 122b nach der Vereinzelung einen Drahtbondingpfosten. Die Chipbonding-Kapselungsträger 121a, 121b und die Drahtbondingpfosten 122a, 122b bilden elektrische Kapselungsanschlüsse zum Verbinden der Halbleiter-Kapselung 150 mit externen Schaltungen oder Anwendungen. In 2D bzw. 2E sind eine Seitenansicht ähnlich wie 1D und eine untere Ansicht (Grundfläche) der Halbleiter-Kapselung 150 gezeigt.
  • 3B ist eine obere Draufsicht des Halbleiterstücks 10, die zeigt, dass sich die Schnittlinie 60 zwischen den ersten und zweiten Elektroden-Kontaktstellen 12a, 12b erstrecken kann, um das Halbleiterstück 10 in zwei Halbleiterchips 70 z. B. derselben Größe aufzuteilen. Anders ausgedrückt, werden zwei in dem Halbleiterstück 10 enthaltene funktionale Chips durch den Kapselung- und -Chip-Zerteilungsschritt zu zwei (realen) Chips vereinzelt. In der Beschreibung sind, wenn auf Chips des (intakten) Halbleiterstücks 10 verwiesen wird, durchweg funktionale Chips (das heißt, nicht individualisierte reale Chips 70) gemeint.
  • Die Halbleiterkapsel 150 kann zum Beispiel auf einer Platine 160 (des Kunden) montiert werden, wie in 2F gezeigt. Es können alle bekannten Zusammenbau-Techniken verwendet werden, wie z. B. Löten, Kleben, Verwenden eines leitfähigen Klebers usw. Wieder gibt der Pfeil Emission oder Empfang eines Signals an, z. B. eines Licht- oder Druck-(Schall-)Signals, das von einer (nicht gezeigten) anderen Komponente empfangen oder emittiert werden kann. Die andere Komponente kann von ähnlichem Typ sein und kann genauso auf der Platine 160 montiert werden.
  • 4A ist eine Draufsicht eines Trägers 220 gemäß einer Ausführungsform. Der Träger 220 kann aus demselben Material wie der Träger 120 bestehen und wird auch als ein Systemträger bezeichnet. Ferner wird der Träger 220 ähnlich wie der Träger 120 strukturiert, mit ersten 221 und zweiten 222 Abschnitten, die in abwechselnder Reihenfolge angeordnet sind und durch Abstände 225 beabstandet werden. Als Unterschied zu dem Träger 120 ist der Träger 220 dafür ausgelegt, mit Halbleiterstücken 10 versehen zu werden, die vier funktionale Chips enthalten (4B). Kapselung- und -Chip-Zerteilung wird entlang der Schnittlinie 60 und zusätzlich entlang der Schnittlinie 260 ausgeführt, die sich in einer zu der Schnittlinie 60 senkrechten Richtung erstreckt. Folglich wird jedes Halbleiterstück 10 zu vier Chips 70 vereinzelt, jeder erste Abschnitt 221 wird in vier erste Teilabschnitte 221a_1, 221b_1, 221b_2, 221a_2 aufgegeilt und jeder zweite Abschnitt 222 wird in vier zweite Teilabschnitte 222a_1, 222b_1, 222b_2, 222a_2 aufgeteilt.
  • Bei Verwendung des Trägers 220 sind gemäß dem in 4A und 4B gezeigten Verfahren produzierte Kapselungen den in 2D, 2E und 2F gezeigten Kapselungen 150 sehr ähnlich. Wie aus 4B ersichtlich ist, weisen die gemäß dem in 4A und 4B dargestellten Verfahren produzierten Kapselungen jedoch zwei Seitenwände auf, an denen der Chip 70 der Umwelt ausgesetzt ist.
  • Es ist zu beachten, dass bei anderen Ausführungsformen Träger mit anderen Mustern als die Träger 120, 220 verwendet werden können und Halbleiterstücke 10, die mehr als vier funktionale Chips enthalten, verwendet werden können.
  • 5A bis 5C zeigen schematisch ein Verfahren zur Herstellung einer Halbleiter-Kapselung gemäß einer Ausführungsform. Erste Schritte dieses Verfahrens sind den in 1A und 1B gezeigten Schritten ähnlich, und um Wiederholung zu vermeiden, wird auf die obige Beschreibung verwiesen.
  • 5A ist eine Schnittansicht des vergossenen Körpers 40, die 1C ähnlich ist. Die Schnittlinien 60 sind jedoch nicht abgebildet. Ähnlich wie der Träger 20 kann der Träger 320 ein unstrukturierter kontinuierlicher Träger sein, der z. B. aus einer Metallplatte oder Metallblech oder aus einem Mehrschichtsubstrat wie z. B. einer PCB besteht.
  • Das Gussmaterial (Einkapselungsmittel) 30 kann strukturiert werden, wie in 5B gezeigt. In dem Gussmaterial 30 werden mehrere erste 310 und zweite 312 Aussparungen (oder Ausschnitte oder Durchgangslöcher oder Gräben) erzeugt. Die ersten Aussparungen 310 werden so angeordnet, dass mindestens Teile der zweiten Elektroden-Kontaktstellen 12a, 12b des Halbleiterstücks 10 freigelegt werden. Die zweiten Aussparungen 312 werden so angeordnet, dass mindestens Teile der oberen Oberfläche des Trägers 320 freigelegt werden. Die Entfernung des Gussmaterials 30 kann durch Verwendung eines Laserstrahls oder eines Wasserjets, mechanisches Sägen unter Verwendung einer Säge oder einer Schneidvorrichtung, chemisches Ätzen, Fräsen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. Wenn das Gussmaterial 30 fotoaktive Komponenten umfasst, kann das Gussmaterial 30 auch fotolithografisch strukturiert werden. Die Breite der ersten 310 und zweiten 312 Aussparungen kann z. B. im Bereich von 20 bis 500 μm liegen.
  • Wie in 5C dargestellt, können die ersten und zweiten Aussparungen 310, 312 dann mit leitendem Material 330 gefüllt werden. Genauer gesagt kann eine Metallpartikel enthaltende Paste in den ersten 310 und zweiten 312 Aussparungen und auf der obersten planaren Oberfläche des Gussmaterials 30 abgeschieden werden, wie in 5C dargestellt. Die Metallpartikel können z. B. aus Kupfer, Silber, Gold, Zinn oder Nickel oder einer Metalllegierung bestehen. Gemäß einer Ausführungsform können die Metallpartikel aus einem reinen Metall bestehen.
  • Die Aufbringung der die Metallpartikel enthaltenden leitenden Paste kann durch Schablonendruck, Siebdruck, Inkjet-Drucken oder andere geeignete Drucktechnologien durchgeführt werden. Darüber hinaus kann die leitende Paste durch einen Abstreifer verteilt werden. Es sind auch andere Techniken zur Aufbringung der leitenden Paste möglich, z. B. Dispensieren oder Aufschleudern. Ferner kann das leitende Material 330 durch eine beliebige andere Technik aufgebracht werden, z. B. galvanisches oder stromloses Plattieren, PVD (physikalische Aufdampfung), CVD (chemische Aufdampfung), usw.
  • Das leitende Material 330 auf der oberen Oberfläche des Gussmaterials (Einkapselungsmittels) wird durch Lücken 340 strukturiert, die verhindern, dass sich auf die ersten Aussparungen 310 aufgebrachtes leitendes Material 330 mit auf die zweiten Aussparungen 312 aufgebrachtem leitendem Material 330 in elektrischem Kontakt befindet. Abhängig von der zur Aufbringung des leitenden Materials 330 verwendeten Technik können diese Lücken 340 während der (strukturierten) Aufbringung des leitenden Materials 330 erzeugt werden oder können in einer späteren Phase des Herstellungsprozesses nach der Aufbringung des Gussmaterials 330 durch einen nachfolgenden Strukturierungsprozess erzeugt werden. Zu nachfolgenden Strukturierungsprozessen können z. B. fotolithografisches Strukturieren und Ätzen gehören.
  • Die Vereinzelung des vergossenen Körpers (eingekapselte Halbleiter-Anordnung) 40 kann entweder vor (5B) oder nach der Aufbringung des leitenden Materials 330 erreicht werden. Es können alle oben erwähnten Techniken verwendet werden, und es wird der Kürze halber auf die obige Beschreibung verwiesen. Es muss nicht gesagt werden, dass die Halbleiterstücke 10 verschiedene Größen aufweisen können, verschiedene Anzahlen von funktionalen Chips enthalten können und die Schnittlinien 60, 260 in einer oder mehreren Richtungen orientiert sein können. Der vergossene Körper kann die Form eines eindimensionalen Arrays wie im Prinzip in 3A und 4A gezeigt oder die Form eines echten zweidimensionalen Arrays mit Halbleiterstücken 10, die in beiden lateralen Richtungen nebeneinander platziert sind, aufweisen.
  • 5D zeigt eine Halbleiter-Kapselung (Halbleiter-Package) 350, die gemäß dem in Verbindung mit 5A und 5C beschriebenen Verfahren erzeugt wurde. Die Kapselung 350 ist insofern den Kapselungen 50 und 150 ähnlich, als mindestens eine Seitenwand 92 des Chips 70 der Umwelt ausgesetzt (freiliegend) ist. Die Kapselung 350 kann wie in 5D gezeigt in Flip-Chip-(d. h. Flip-Die-)Orientierung auf einer (nicht gezeigten) Platine unter Verwendung der strukturierten Augen (Pads) des leitenden Materials 330 auf der oberen Oberfläche des vergossenen Körpers 40 als an der Platine anzubringende externe Kapselungsanschlüsse montiert werden.
  • 6A bis 6E sind Darstellungen eines Halbleiterstücks 10 zur Herstellung einer Ausführungsform einer Halbleiter-Kapselung, die einen Drucksensor umfasst. 6A ist eine Schnittansicht entlang der Linie A-A von 6B. Gemäß einer Ausführungsform wird in dem Halbleiterstück 10 ein erster Hohlraum 602 erzeugt. Wie aus der Querschnittansicht entlang der Linie B-B des Halbleiterstücks 10 von 6C ersichtlich wird, kann sich der erste Hohlraum 602 vertikal erstrecken, das heißt in einer mit Bezug auf die obere Oberfläche des Halbleiterstücks 10 vertikalen Richtung. Ferner erstreckt sich der erste Hohlraum 602 von einer Seitenwand des Halbleiterstücks 10 in einer horizontalen Richtung zu der gegenüberliegenden Seitenwand des Halbleiterstücks 10. Wie aus 6a und 6C ersichtlich wird, wird der erste Hohlraum 602 so hergestellt, dass eine schlitzartige Aussparung oder ein Graben in dem Halbleiterstück 10 gebildet wird, d. h. der erste Hohlraum 602 wird durch Halbleitermaterial des Halbeiterstücks 10 in den Boden- und Seitenwandregionen des Halbleiterstücks 10 eingeschlossen. Ferner können beispielsweise zwei (wie z. B. in 6A gezeigt) oder im Allgemeinen eine Anzahl von ersten Hohlräumen 602 erzeugt werden, die im Wesentlichen parallel zueinander verlaufen können und dieselbe Form aufweisen können. Die zwei oder mehr ersten Hohlräume 602 können durch eine Zwischenregion des Halbleiterstücks 10 beabstandet werden, die zwischen angrenzenden ersten Hohlräumen 602 liegt.
  • In dieser Zwischenregion werden zweite Hohlräume 602 erzeugt. Die zweiten Hohlräume 602 erstrecken sich auch vertikal in dem Halbleiterstück 10, siehe 6D, worin eine Schnittansicht entlang der Linie C-C in 6A, die sich mit den zweiten Hohlräumen 603 schneidet, dargestellt ist. Die zweiten Hohlräume 603 erstrecken sich in einer horizontalen Richtung parallel zu den ersten Hohlräumen 602. In der horizontalen Richtung sind wie in 6A und 6D gezeigt jedoch die zweiten Hohlräume 603 durch eine zentrale Region des Halbleiterstücks 10 voneinander beabstandet. Ferner sind die zweiten Hohlräume 603 durch dünne Lamellen 604, die aus dem Halbleitermaterial des Halbleiterstücks 10 bestehen, von den ersten Hohlräumen 602 beabstandet. Anders ausgedrückt, kommunizieren die zweiten Hohlräume 603 weder miteinander (wegen der zentralen Region des Halbleiterstücks 10) noch mit den ersten Hohlräumen 602 (wegen der Lamellen 604).
  • Die ersten und zweiten Hohlräume 602 und 603 werden an der oberen Oberfläche des Halbleiterstücks 10 durch eine Deckschicht 605 geschlossen. Die Deckschicht 605 kann eine harte Passivierungsschicht sein, wie z. B. eine Oxid- oder Nitridschicht. Als Alternative kann die Deckschicht 605 aus einem Kunststoffmaterial bestehen (z. B. aus dem Gussmaterial 30 während des Einkapselungsprozesses).
  • Wenn die Deckschicht 605 aus einem dielektrischen Material (z. B. Oxid oder Nitrid) besteht, können alle zuvor beschriebenen Schritte unter Verwendung von standardmäßigen Halbleiterverarbeitungstechniken (z. B. CMOS) erreicht werden. Die ersten und zweiten Hohlräume 602, 603, die Lamellen 604 zwischen den ersten und zweiten Hohlräumen 602, 603 und die Deckschicht 605 können deshalb auf Wafer-Ebene (Waferlevel) produziert werden, das heißt, bevor die Halbleiterstücke 10 aus einem Wafer herausgeschnitten werden.
  • Bei einer Ausführungsform können die Wände der zweiten Hohlräume 602, die durch die Lamellen 604 definiert werden, mit einem leitenden Material 606 beschichtet werden. Das leitende Material 606 ist elektrisch mit den Elektroden-Kontaktstellen 12a_1, 12a_2 (linker zweiter Hohlraum 603) bzw. 12b_1, 12b_2 (rechter zweiter Hohlraum 603) verbunden, siehe 6E. Anders ausgedrückt, sind die durch die ersten 602 und zweiten 603 Hohlräume definierten Lamellen 604 dafür ausgelegt, eine Kapazität bereitzustellen, die an den Elektroden-Kontaktstellen 12a_1, 12a_2 bzw. 12b_1, 12b_2 gemessen werden kann. Die Positionen der Elektroden-Kontaktstellen 12a_1, 12a_2 und 12b_1, 12b_2 sind in 6A durch gestrichelte Linien angegeben.
  • Es ist zu beachten, dass die Elektroden der Kapazitäten auf verschiedene Weise implementiert werden können. Beispielsweise können die Halbleiterlamellen 604 direkt ohne Verwendung eines leitenden Materials 606 mit den Elektroden-Kontaktstellen 12a_1, 12a_2 und 12b_1, 12b_2 verbunden werden. Um in diesem Fall die Kapazitäten bereitzustellen, kann eine p/n-Grenze in der Nähe des Bodens der zweiten Hohlräume 603 erzeugt werden, um so Stromfluss durch das Substrat zu vermeiden. Zu diesem Zweck kann eine tiefe p-Implantierung, gefolgt von einer niederenergetischen n-Implantierung, oder umgekehrt, durchgeführt werden.
  • Bei weiteren Ausführungsformen können die Halbleiterlamellen 604 durch interne Strukturen, die im Verlauf der Verarbeitung des Halbleiter-Substrats auf Wafer-Ebene erzeugt werden, mit internen Ausleseschaltkreisen verbunden werden. In diesem Fall werden die zweiten Elektroden-Kontaktstellen 12a_1, 12a_2 und 12b_1, 12b_2 (oder andere Elektroden-Kontaktstellen) nicht direkt mit den Lamellen 604 oder dem leitenden Material 606 gekoppelt, sondern mit den Ausleseschaltkreisen.
  • Gemäß weiteren Ausführungsformen können die gegenüber der Abbiegung der Lamellen 604 empfindlichen anderen Elemente auf Wafer-Ebene in den Halbleiterstücken 10 erzeugt werden. Zum Beispiel können auch Piezowiderstände, anspannungs- bzw. druckempfindliche Transistoren oder dergleichen verwendet werden, um eine Abbiegung (Auslenkung) der Lamellen 604 zu erfassen.
  • Gemäß der obigen Beschreibung werden dann Halbleiterstücke 10 wie in Verbindung mit 6A bis 6E beschrieben wie zuvor beschrieben in ein Gussmaterial 30 eingekapselt. Der vergossene Körper 40 wird dann entlang der Schnittlinie 60 zerteilt, wie z. B. in 1C, 2C, 5B, 5C gezeigt. Gleichzeitiges Kapselung-und-Chip-Zerteilen entlang der Schnittlinie 60 führt zu Öffnungen oder Löchern in den ersten Hohlräumen 602, während die zweiten Hohlräume 602 hermetisch dicht bleiben. Die ersten Hohlräume 602 werden an den freigelegten Oberflächenbereichen 92 der zwei (oder mehr) Chips 70, die aus dem Halbleiterstück 10 produziert werden, geöffnet.
  • Da sich Löcher in den ersten Hohlräumen 602 befinden, kann der Umgebungsdruck in die ersten Hohlräume 602 eintreten. Da die zweiten Hohlräume 602 geschlossen sind, wird ein Referenzdruck in dem zweiten Hohlraum 603 aufrechterhalten. Der sich ändernde Druck in dem geöffneten ersten Hohlraum 602 bewirkt eine Abbiegung (Auslenkung) der Lamellen 604. Die Abbiegung der Lamellen 604 kann gemessen und aus dieser Messung der Abbiegung ein Druckwert abgeleitet werden. Wie beispielsweise in Verbindung mit 6A bis 6E beschrieben, kann eine Kapazität zwischen zwei Lamellen 604, die einander gegenüberliegen, als Maß für die Abbiegung der gegenüberliegenden Lamelle 604 und somit für den äußeren Druck verwendet werden.
  • 7a bis 7c zeigen eine beispielhafte Ausführungsform einer Halbleiter-Kapselung 650, die einen Drucksensor umfasst. Der Drucksensor kann z. B. gemäß der Beschreibung von 6A bis 6E hergestellt werden.
  • Die Halbleiter-Kapselung 650 ist der in 2D, 2E und 2F gezeigten Halbleiter-Kapselung 150 ähnlich. Da zwei zweite Elektroden-Kontaktstellen 12a vorgesehen sind, werden jedoch zwei Drähte 130_1, 130_2 verwendet, um die Elektroden-Kontaktstellen 12a jeweils mit den zwei zweiten Abschnitten 122a_1, 122a_2, des Trägers zu verbinden. Ein erster Abschnitt 121 des Trägers stellt einen Montagebereich für Chips 70 bereit. Der Abstand 125 zwischen dem rechten Teilabschnitt 121b und dem zweiten Teilabschnitten 122a_1, 122a_2 erstreckt sich zusätzlich zwischen den zwei zweiten Abschnitten 122a_1 und 122a_2. Um Wiederholung zu vermeiden, wird ferner auf die Beschreibung der obigen Ausführungsformen verwiesen.
  • Hier beschriebene Halbleiter-Kapselungen können im Allgemeinen vielfältige Formen, Größen und Anschlüsse aufweisen. Es kann sich um eine Einzelchipkapselung oder eine Mehrchipkapselung handeln, wobei mindestens einer der Chips eine freigelegte Seitenwand 92 aufweist.
  • Hier beschriebene Halbleiter-Kapselungen sind aufgrund der großen Anzahl von bei der Herstellung beteiligten Batch-Prozessen zu niedrigen Kosten verfügbar. Ferner können sie hohe Wärmeableitungsfähigkeiten aufweisen, weil der Bauelementeträger 80, 121b, 221b_1, 320 sowohl elektrische Verbindung mit einer externen Schaltung als auch/oder hohe Wärmeleitfähigkeiten aufweisen kann und somit effektiv als Kühlkörper zum Abführen der durch die Halbleiterchips 70 erzeugten Wärme dienen kann.
  • Ferner ist zu beachten, dass die hier beschriebenen Herstellungsverfahren lediglich Beispiele angeben. Es werden zahlreiche andere Ausführungsformen in Betracht gezogen. Im Allgemeinen können die Halbleiter-Kapselungen (Halbleiter-Packages) 50, 150, 350, 650 und andere hier nicht im Einzelnen beschriebene Halbleiterbauelemente einzeln aus einem eingekapselten Halbleiterstück 10 oder als Batch aus einem vergossenen Körper 40, der mehrere Halbleiterstücke 10 umfasst, hergestellt werden. Zum Beispiel kann während der Batch-Herstellung eine Gruppe von Halbleiterstücken 10 gleichzeitig auf den Träger 120 platziert und montiert werden, die zweiten Elektroden-Kontaktstellen 12a, 12b der Halbleiterstücke 10 können gleichzeitig an externe Kapselungsanschlüsse gebondet werden und das Einkapselungsmittel 30 für mehrere Kapselungen kann gegebenenfalls gleichzeitig gebildet werden.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken.

Claims (24)

  1. Verfahren zur Herstellung einer Halbleiter-Kapselung (50, 150, 350, 650), mit den folgenden Schritten: Bereitstellen eines Trägers (20, 120, 220, 320); Anbringen eines Halbleiterstücks (10) an dem Träger (20, 120, 220, 320); Abscheiden eines Einkapselungsmittels (30) auf das mindestens eine Halbleiterstück (10), um eine eingekapselte Halbeiter-Anordnung (40) zu bilden; und Vereinzeln der eingekapselten Halbleiter-Anordnung (40) zu mindestens zwei Halbleiter-Kapselungen (50, 150, 350, 650), wobei jede Kapselung einen Halbleiterchip (70) umfasst, der während der Vereinzelung von dem Halbleiterstück (10) getrennt wird.
  2. Verfahren nach Anspruch 1, wobei der Halbleiterchip (70) mindestens eine erste Seitenwand (92) aufweist, die der Umwelt ausgesetzt ist.
  3. Verfahren nach Anspruch 2, wobei während der Vereinzelung ein aktiver Bereich des Halbleiterstücks (10) aufgeteilt und an der mindestens einen Seitenwand (92) des Halbleiterchips (70) der Umwelt ausgesetzt wird.
  4. Verfahren nach Anspruch 2, wobei nach der Vereinzelung mindestens eine zweite Seitenwand des Halbleiterchips (70), die von der ersten Seitenwand (92) verschieden ist, vollständig mit dem Einkapselungsmittel bedeckt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem folgenden Schritt: elektrisches Verbinden einer ersten Elektroden-Kontaktstelle (12a) des Halbleiterstücks (10) mit einem ersten Abschnitt des Trägers (20, 120, 220, 320) vor dem Abscheiden des Einkapselungsmittels.
  6. Verfahren nach Anspruch 5, ferner mit dem folgenden Schritt: elektrisches Verbinden einer zweiten Elektroden-Kontaktstelle (12b) des Halbleiterstücks (10) mit einem zweiten Abschnitt des Trägers (20, 120, 220, 320) vor dem Abscheiden des Einkapselungsmittels (30).
  7. Verfahren nach Anspruch 5 oder 6, wobei der erste Abschnitt des Trägers (20, 120, 220, 320) beim Vereinzeln der eingekapselten Halbleiter-Anordnung in mindestens zwei Teilabschnitte getrennt wird.
  8. Verfahren nach Anspruch 6, wobei der zweite Abschnitt des Trägers (20, 120, 220, 320) beim Vereinzeln der eingekapselten Halbeiteranordnung in mindestens zwei Teilabschnitte getrennt wird.
  9. Verfahren nach einem der Ansprüche 5 bis 7, wobei das elektrische Verbinden der ersten Elektroden-Kontaktstelle (12a) mit dem Träger (20, 120, 220, 320) Löten umfasst.
  10. Verfahren nach einem der Ansprüche 6 oder 8, wobei das elektrische Verbinden der zweiten Elektroden-Kontaktstelle (12b) mit dem Träger (20, 120, 220, 320) Drahtbonding, Ribbon-Bonding oder Wedge-Bonding umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (20, 120, 220, 320) einen Systemträger umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (70) einen optischen Randemitter oder einen optischen Randsensor umfasst.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (70) einen Drucksensor umfasst.
  14. Verfahren zur Herstellung einer Halbleiter-Kapselung, mit den folgenden Schritten: Anbringen eines Halbleiterstücks (10) an einem Träger, wobei das Halbleiterstück (10) mehrere Halbleiterchips (70) umfasst; Abscheiden eines Einkapselungsmittels (30) auf das Halbleiterstück (10), um eine eingekapselte Halbleiter-Anordnung (40) zu bilden; und Vereinzeln der eingekapselten Halbleiter-Anordnung (40) in mindestens zwei getrennte Halbleiter-Kapselungen (50, 150, 350, 650), um dadurch das Halbleiterstück (10) in die mehreren Halbleiterchips (70) zu zerteilen.
  15. Verfahren nach Anspruch 14, wobei die mindestens zwei getrennten Halbleiter-Kapselungen (50, 150, 350, 650) jeweils eine Seitenwand umfassen, an der der Halbleiterchip (70) freigelegt ist.
  16. Verfahren nach Anspruch 14 oder 15, wobei die Halbleiterchips (70) einen optischen Randemitter oder einen optischen Randsensor oder einen Drucksensor umfassen.
  17. Halbleiter-Kapselung, umfassend: einen Kapselungsträger (20, 120, 220, 320); einen an dem Kapselungsträger (20, 120, 220, 320) angebrachten Halbleiterchip (70), wobei der Halbleiterchip (70) einen aktiven Bereich umfasst; und ein Einkapselungsmittel (30), das den Halbleiterchip (70) einbettet, wobei eine erste Seitenwand des Halbleiterchips (70) freigelegt ist, so dass der aktive Bereich an der ersten Seitenwand der Umwelt ausgesetzt ist.
  18. Halbleiter-Kapselung nach Anspruch 17, wobei eine erste Seitenwand des Kapselungsträgers (20, 120, 220, 320) die erste Seitenwand des Halbleiterchips (70) und eine Oberfläche des Einkapselungsmittels (30), die im Wesentlichen mit der ersten Seitenwand des Halbleiterchips bündig ist, umfasst.
  19. Halbleiter-Kapselung nach Anspruch 17 oder 18, wobei der Kapselungsträger (20, 120, 220, 320) Teil eines Systemträgers ist.
  20. Halbleiter-Kapselung nach einem der Ansprüche 17 bis 19, wobei der Kapselungsträger (20, 120, 220, 320) ein erstes Pad aufweist, auf dem eine erste Elektroden-Kontaktstelle des Halbleiterchips (70) montiert wird.
  21. Halbleiter-Kapselung nach Anspruch 20, wobei der Kapselungsträger außerdem ein zweites Pad aufweist, mit dem eine zweite Elektroden-Kontaktstelle des Halbleiterchips (70) elektrisch verbunden ist.
  22. Halbleiter-Kapselung nach Anspruch 17, wobei das Einkapselungsmittel (30) ein Gussmassenmaterial umfasst.
  23. Halbleiter-Kapselung nach Anspruch 17, wobei der Halbleiterchip (70) einen optischen Randemitter oder einen optischen Randsensor umfasst.
  24. Halbleiter-Kapselung nach Anspruch 17, wobei der Halbleiterchip (70) einen Drucksensor umfasst.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019134756A1 (de) * 2019-12-17 2021-06-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer beleuchtungsvorrichtung

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130095581A1 (en) * 2011-10-18 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Thick window layer led manufacture
US9653405B2 (en) * 2013-02-20 2017-05-16 Infineon Technologies Ag Chip arrangement and a method of manufacturing a chip arrangement
US9785007B2 (en) * 2014-04-09 2017-10-10 Apple Inc. Display with localized backlight dimming
US9780060B2 (en) * 2015-12-03 2017-10-03 Texas Instruments Incorporated Packaged IC with solderable sidewalls
EP3333883A1 (de) * 2016-12-08 2018-06-13 IMEC vzw Verfahren zur übertragung und platzierung eines halbleiterbauelements auf einem substrat

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211877B1 (en) * 1999-09-13 2007-05-01 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
JP2002090244A (ja) * 2000-09-14 2002-03-27 Matsushita Electric Works Ltd 半導体圧力センサ及びその製造方法
US7252285B2 (en) * 2003-09-16 2007-08-07 Kodak Graphic Communications Canada Company Method and apparatus for aligning a media sheet
JP3875240B2 (ja) 2004-03-31 2007-01-31 株式会社東芝 電子部品の製造方法
DE102004059280B4 (de) 2004-12-09 2007-08-16 Dräger Safety AG & Co. KGaA Elektrochemischer Gassensor
WO2006102686A2 (en) * 2005-03-25 2006-09-28 Trumpf Photonics Inc. High power diode lasers
DE102006012755B4 (de) * 2006-03-17 2012-06-21 Qimonda Ag Verfahren zur Herstellung von Halbleiterbauelementen
US7705436B2 (en) * 2007-08-06 2010-04-27 Infineon Technologies Ag Semiconductor device with semiconductor chip and method for producing it
JP5291979B2 (ja) * 2008-04-24 2013-09-18 株式会社フジクラ 圧力センサ及びその製造方法と、該圧力センサを備えた電子部品
US7832278B2 (en) * 2008-05-29 2010-11-16 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Multi-chip package
US7832279B2 (en) * 2008-09-11 2010-11-16 Infineon Technologies Ag Semiconductor device including a pressure sensor
US7951663B2 (en) * 2009-05-26 2011-05-31 Stats Chippac, Ltd. Semiconductor device and method of forming IPD structure using smooth conductive layer and bottom-side conductive layer
US9136144B2 (en) * 2009-11-13 2015-09-15 Stats Chippac, Ltd. Method of forming protective material between semiconductor die stacked on semiconductor wafer to reduce defects during singulation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019134756A1 (de) * 2019-12-17 2021-06-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer beleuchtungsvorrichtung

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