DE102010015957A1 - Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

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semiconductor
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Markus Brunnbauer
Jens Pohl
Thorsten Meyer
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Infineon Technologies AG
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Abstract

Eine Ausführungsform stellt eine Anordnung mit einem Halbleiterchip bereit. Über dem Halbleiterchip ist eine erste Leiterbahn platziert. Über der ersten Leiterbahn ist eine externe Kontaktstelle platziert. Mindestens ein Teil der ersten Leiterbahn liegt in einer Projektion der externen Kontaktstelle auf den Halbleiterchip.

Description

  • Die vorliegende Erfindung betrifft eine Anordnung, die einen Halbleiterchip, mindestens eine Leiterbahn und mindestens ein externes Kontaktelement umfasst. Ferner betrifft die Erfindung ein Verfahren zur Herstellung einer solchen Anordnung.
  • Die Kapselung auf Wafer-Ebene gewinnt in der gesamten Halbleiterindustrie an Interesse. Leiterbahnen dienen zur Bereitstellung von Umverdrahtungsschichten in den Kapselungen auf Wafer-Ebene. Bisher ist die Routing-Dichte in Kapselungen auf Wafer-Ebene aus Technologiegründen begrenzt, Entwickler bemühen sich jedoch fortwährend um immer engere Entwurfsmaße.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung mit einem Halbleiterchip zu schaffen, wobei auf dem Halbleiterchip eine Leiterbahn und externe Kontaktstelle möglichst platzsparend angeordnet sind. Ferner soll ein Verfahren zur Herstellung einer derartigen Anordnung angegeben werden.
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten, und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt schematisch eine Querschnittsansicht einer Ausführungsform einer Anordnung, die einen Halbleiterchip, eine erste Leiterbahn und eine externe Kontaktstelle umfasst.
  • 2A bis 2D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Anordnung, die einen Halbleiterchip, eine erste Leiterbahn und eine externe Kontaktstelle umfasst.
  • 3A bis 3M zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Anordnung, die einen Halbleiterchip, zwei Metallisierungsschichten und auf externen Kontaktstellen abgeschiedene Lotkugeln umfasst.
  • 4 zeigt schematisch eine Draufsicht auf zwei durch Verwendung verschiedener Technologien hergestellte Anordnungen.
  • 5 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines Systems, das eine Leiterplatte und eine auf der Leiterplatte angebrachte Anordnung umfasst.
  • 6A bis 6J zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Anordnung, die einen Halbleiterchip, Leiterbahnen, externe Kontaktstellen und ein den Halbleiterchip einbettendes elektrisch isolierendes Material umfasst.
  • In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann.
  • In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • In der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen es können dazwischentretende Elemente zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
  • Im Folgenden werden Anordnungen beschrieben, die Halbleiterchips enthalten. Die Halbleiterchips können von verschiedener Art sein, durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder passive Bauelemente umfassen. Die integrierten Schaltungen können zum Beispiel als logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Bauelemente ausgelegt sein. Ferner können die Halbleiterchips als MEMS (mikroelektromechanische Systeme) ausgelegt sein und können mikroelektromechanische Strukturen umfassen, wie zum Beispiel Brücken, Membranen oder Zungenstrukturen. Die Halbleiterchips können als Sensoren oder Aktoren ausgelegt sein, zum Beispiel als Drucksensoren, Beschleunigungssensoren, Umdrehungssensoren, Mikrofone usw. Die Halbleiterchips können als Antennen und/oder diskrete passive Bauelemente und/oder Chipstapel ausgelegt sein. Halbleiterchips, in die solche Funktionselemente eingebettet sind, enthalten im Allgemeinen Elektronikschaltungen, die zur Ansteuerung der Funktionselemente dienen oder durch die Funktionselemente erzeugte Signale weiter verarbeiten. Die Halbleiterchips müssen nicht aus spezifischem Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle.
  • Die Halbleiterchips können Kontaktstellen (bzw. Elektroden, Kontaktflächen oder Kontaktpads) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen ermöglichen. Eine oder mehrere Metallschichten können auf die Kontaktstellen der Halbleiterchips aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer einen Bereich überdeckenden Schicht vorliegen. Es kann jedes gewünschte Metall oder jede gewünschte Metalllegierung als das Material verwendet werden, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nikkel, Chrom- oder Nickelvanadium. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Kontaktstellen können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Die nachfolgend beschriebenen Anordnungen umfassen externe Kontaktstellen (bzw. externe Kontaktelemente, externe Kontaktflächen oder externe Kontaktpads), die eine beliebige Form und Größe aufweisen können. Die externen Kontaktstellen können von außerhalb der Anordnung aus zugänglich sein und können somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnung aus ermöglichen. Ferner können die externen Kontaktstellen wärmeleitend sein und können als Kühlkörper zum Abführen der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitfähigen Material zusammengesetzt sein, zum Beispiel aus einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Auf den externen Kontaktstellen kann Lotmaterial, zum Beispiel Lotkugeln oder Lothügel, abgeschieden werden.
  • Über dem Halbleiterchip können eine oder mehrere Leiterbahnen (oder Leiterzüge) platziert werden. Die Leiterbahnen können zum Beispiel zum Herstellen einer Umverdrahtungsschicht verwendet werden. Die Leiterbahnen können als Verdrahtungsschichten verwendet werden, um elektrischen Kontakt mit den Halbleiterchips von außerhalb der Anordnung aus herzustellen und/oder um elektrischen Kontakt mit anderen Halbleiterchips und/oder anderen Komponenten, die in der Anordnung enthalten sind, herzustellen. Die Leiterbahnen können die Kontaktstellen der Halbleiterchips mit den externen Kontaktstellen koppeln. Die Leiterbahnen können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Jedes gewünschte Metall, zum Beispiel Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, oder Metalllegierungen können als das Material verwendet werden. Die Leiterbahnen müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Leiterbahnen enthaltenen Materialien möglich. Ferner können die Leiterbahnen über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
  • Mindestens eine der externen Kontaktstellen kann so angeordnet sein, dass mindestens ein Teil mindestens einer der Leiterbahnen in einer Projektion der externen Kontaktstelle auf den Halbleiterchip liegt. Anders ausgedrückt, kann sich mindestens eine der externen Kontaktstellen mit mindestens einer der unter der externen Kontaktstelle angeordneten Leiterbahnen überlappen. Somit kann die mindestens eine Leiterbahn den Umriss der externen Kontaktstelle schneiden.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips können mit einem elektrisch isolierenden Material überdeckt werden. Das elektrisch isolierende Material kann ein geeignetes Hartplastik-, thermoplastisches oder thermisch härtendes Material oder Laminat (Prepreg) sein und kann Füllmaterialien enthalten. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem elektrisch isolierenden Material zu überdecken, zum Beispiel Formpressen, Spritzguss, Pulverschmelzverfahren, Flüssigguss oder Laminieren.
  • Das elektrisch isolierende Material kann verwendet werden, um Kapselungen des Fan-out-Typs zu produzieren. Bei einer Kapselung des Fan-out-Typs befindet sich mindestens ein Teil der externen Kontaktstellen und/oder Leiterbahnen, die den Halbleiterchip mit den externen Kontaktstellen verbinden, lateral außerhalb des Umrisses des Halbleiterchips oder schneidet zumindest den Umriss des Halbleiterchips. Bei Kapselungen des Fan-out-Typs wird somit typischerweise (zusätzlich) ein peripher äußerer Teil der Kapselung des Halbleiterchips zum elektrischen Bonden der Kapselung an externe Anwendungen, wie zum Beispiel Anwendungsplatinen usw., verwendet. Dieser äußere Teil der Kapselung, der den Halbleiterchip umschließt, vergrößert effektiv den Kontaktbereich der Kapselung in Bezug auf die Grundfläche des Halbleiterchips und führt somit zu gelockerten Beschränkungen hinsichtlich Kapselungs-Pad-Größe und -Rasterabstand mit Bezug auf die spätere Verarbeitung, z. B. Montage der zweiten Ebene.
  • 1 zeigt schematisch eine Anordnung 100 im Querschnitt. Die Anordnung 100 umfasst einen Halbleiterchip 10, eine über dem Halbleiterchip 10 platzierte erste Leiterbahn 11 und eine über der ersten Leiterbahn 11 platzierte externe Kontaktstelle 12. Die externe Kontaktstelle 12 wird so über der ersten Leiterbahn 11 platziert, dass mindestens ein Teil der ersten Leiterbahn 11 innerhalb einer Projektion der externen Kontaktstelle 12 auf die obere Oberfläche des Halbleiterchips 10 liegt. Die Projektion ist in 1 mit gestrichelten Linien 13 angegeben.
  • 2A bis 2D zeigen schematisch ein Verfahren zur Herstellung einer Anordnung 200. 2D zeigt einen Querschnitt der durch das Verfahren erhaltenen Anordnung 200. Als Erstes wird ein Halbleiter-Wafer 14 bereitgestellt (siehe 2A). Über dem Halbleiter-Wafer 14 wird eine erste Leiterbahn 11 gebildet (siehe 2B). Über der ersten Leiterbahn 11 wird eine externe Kontaktstelle 12 so gebildet, dass die externe Kontaktstelle 12 mindestens einen Teil 15 der ersten Leiterbahn 11 überlappt (siehe 2C). Danach wird der Halbleiter-Wafer 14 in mehrere Halbleiterchips 10 aufgeteilt (siehe 2D).
  • 3A bis 3M zeigen schematisch ein Verfahren zur Herstellung einer Anordnung 300, von der in 3M ein Querschnitt dargestellt ist. Die Anordnung 300 ist eine Implementierung der Anordnung 100. Die Einzelheiten der Anordnung 300, die nachfolgend beschrieben werden, können deshalb genauso auf die Anordnung 100 angewandt werden. Ferner ist das in 3A bis 3M dargestellte Verfahren eine Implementierung des in 2A bis 2D dargestellten Verfahrens. Die Einzelheiten des Herstellungsverfahrens, die nachfolgend beschrieben werden, können deshalb genauso auf das Verfahren von 2A bis 2D angewandt werden.
  • Die Halbleiterchips 10 sowie alle anderen hier beschriebenen Halbleiterchips können auf einem Wafer 20 hergestellt werden, der aus Halbleitermaterial besteht. Ein solcher Halbleiter-Wafer 20 ist in 3A dargestellt. Der Halbleiter-Wafer 20 kann ein Bulk-Silizium 21 umfassen, in das integrierte Schaltungen eingebettet sind. Auf der oberen Oberfläche des Bulk Siliziums 21 wird eine Passivierungsschicht 22 abgeschieden. Die Passivierungsschicht 22 kann aus einem elektrisch isolierenden Material bestehen, wie zum Beispiel Siliziumnitrid oder Photoresist. Ferner befinden sich Kontaktstellen 23 auf der oberen Oberfläche des Halbleiter-Wafers 20. Die Kontaktstellen 23 werden von der Passivierungsschicht 22 freigelegt. Über die Kontaktstellen 23 kann elektrisch auf die integrierten Schaltungen zugegriffen werden. Die Kontaktstellen 23 können aus einem Metall, zum Beispiel Aluminium oder Kupfer, bestehen und können eine beliebige gewünschte Form und Größe aufweisen.
  • Auf die obere Oberfläche des Halbleiter-Wafers 20 kann eine Umverdrahtungsschicht aufgebracht werden. Zu diesem Zweck kann eine dielektrische Schicht 24 wie in 3B dargestellt auf der oberen Oberfläche des Halbleiter-Wafers 20 abgeschieden werden. Die dielektrische Schicht 24 kann auf verschiedene Weisen hergestellt werden. Zum Beispiel kann die dielektrische Schicht 24 aus einer Gasphase oder aus einer Lösung abgeschieden oder auf den Halbleiter-Wafer 20 laminiert werden. Ferner können Dünnfilmtechnologieverfahren oder standardmäßige PCB-Industrieprozessabläufe für die Aufbringung der dielektrischen Schicht 24 verwendet werden. Die dielektrische Schicht 24 kann aus einem Polymer hergestellt werden, wie zum Beispiel Parylen, Photoresistmaterial, Imid, Epoxidharz, Hartplastik, Silikon, Siliziumnitrid oder einem anorganischen keramikartigen Material wie etwa Silikon- Kohlenstoffverbindungen. Die Dicke der dielektrischen Schicht 24 kann bis zu 10 μm oder sogar mehr betragen.
  • Um elektrische Kontakte zu den in den Halbleiter-Wafer 20 eingebetteten integrierten Schaltungen herzustellen, kann die dielektrische Schicht 24 in Bereichen, in denen Kontaktstellen 23 angeordnet sind, wie in 3C dargestellt geöffnet werden. Die Öffnungen 25 in der dielektrischen Schicht 24 können zum Beispiel durch Verwendung von photolithografischen Verfahren und/oder Ätzverfahren hergestellt werden.
  • Danach wird eine erste Metallisierungsschicht auf die dielektrische Schicht 24 aufgebracht und wird strukturiert. Gemäß einer Ausführungsform wird eine Keimschicht 26, zum Beispiel eine Titan-, Titanwolfram- oder Palladiumschicht auf der oberen Oberfläche der dielektrischen Schicht 24 und den freigelegten Kontaktstellen 23 wie in 3D dargestellt abgeschieden. Die Abscheidung der Keimschicht 26 kann durch stromlose Abscheidung aus einer Lösung oder durch Sputtern ausgeführt werden. Die Keimschicht 26 kann eine Dicke im Bereich von 10 bis 80 nm, bei einer Ausführungsform um 50 nm, aufweisen.
  • Die Dicke der Keimschicht 26 kann durch Abscheiden einer weiteren Metallschicht auf die Keimschicht 26 vergrößert werden. Die Keimschicht 26 kann als Elektrode für eine galvanische Abscheidung der weiteren Metallschicht verwendet werden, die zum Beispiel aus Kupfer bestehen kann und eine Dicke im Bereich von 100 bis 200 nm aufweisen kann.
  • Über der Keimschicht 26 kann wie in 3E dargestellt eine Photoresistschicht 27 gedruckt oder aufgeschleudert werden. Durch Belichtung mit Licht einer geeigneten Wellenlänge durch eine Maske und nachfolgende Entwicklung werden Aussparungen 28 wie in 3F dargestellt in der Photoresistschicht 27 gebildet.
  • Danach kann der durch die Aussparungen 28 freigelegte Teil der Keimschicht 26 durch galvanische Abscheidung einer weiteren Metallschicht 29 wie in 3G dargestellt verstärkt werden. Während der galvanischen Abscheidung der Metallschicht 29 wird die Keimschicht 26 als Elektrode verwendet. Auf die Keimschicht 26 können in den unmaskierten Bereichen oder Aussparungen 28 und bis auf die gewünschte Höhe, die gewöhnlich größer als 5 μm ist, Kupfer oder andere Metalle oder Metalllegierungen plattiert werden.
  • Nach dem Plattieren der Metallschicht 29 wird die Photoresistschicht 27 durch Verwendung eines geeigneten Lösungsmittels wie in 3H dargestellt entfernt. Die nun freigelegten Teile der ursprünglichen Keimschicht 26, die nicht mit einer Teilschicht 29 überdeckt wurden, können durch einen kurzen Ätzprozess entfernt werden, wodurch getrennte Leiterbahnen 11 und Metallkontaktstellen 30 wie in 3I dargestellt erzeugt werden.
  • Über der ersten Metallisierungsschicht kann eine dielektrische Schicht 31 abgeschieden und in Bereichen, in denen die Metallkontaktstellen 30 angeordnet sind, wie in 3J dargestellt, geöffnet werden. Die dielektrische Schicht 31 kann durch Verwendung derselben oder ähnlichen Materialien und Prozesse wie oben in Verbindung mit der dielektrischen Schicht 24 beschrieben hergestellt werden.
  • Über der dielektrischen Schicht 31 und den freigelegten Teilen der Metallkontaktstellen 30 wird eine zweite Metallisierungsschicht platziert. Die zweite Metallisierung kann durch Verwendung derselben oder ähnlichen Materialien und Prozesse wie oben in Verbindung mit der ersten Metallisierungsschicht beschrieben hergestellt werden. Die zweite Metallisierungsschicht kann so strukturiert werden, dass externe Kontaktstellen 12 wie in 3K dargestellt auf der dielektrischen Schicht 31 verbleiben. Jede der externen Kontaktstellen 12 wird elektrisch mit einer jeweiligen der Metallkontaktstellen 30 verbunden. Der Durchmesser der externen Kontaktstellen 12 kann größer als der Durchmesser der Metallkontaktstellen 30 sein. Ferner wird jede der externen Kontaktstellen 12 elektrisch über die Leiterbahnen 11 und/oder die Metallkontaktstellen 30 mit einer jeweiligen der Kontaktstellen 23 gekoppelt. Die oberen Oberflächen der externen Kontaktstellen 12 werden möglicherweise nicht durch ein elektrisch isolierendes Material überdeckt. Bei einer Ausführungsform sind die oberen Oberflächen der externen Kontaktstellen 12 vollständig freiliegend.
  • Die externen Kontaktstellen 12 werden so gebildet, dass mindestes ein Teil der externen Kontaktstellen 12 Teile von einer oder zwei oder mehr Leiterbahnen 11, die unter der jeweiligen externen Kontaktstelle 12 angeordnet sind, überlappt. Anders ausgedrückt, liegen diese Teile der Leiterbahnen 11 in einer Projektion der externen Kontaktstellen 12 auf die obere Oberfläche des Halbleiter-Wafers 20. Die Projektion kann zu der oberen Oberfläche des Halbleiter-Wafers 20 orthogonal sein. Die Richtung der Projektion ist in 3K durch Pfeile 32 angegeben, und die Umrisse der durch die Projektion definierten Bereiche sind durch gestrichelte Linien bei 13 markiert. Wie aus 3K zu sehen ist, überlappt bei der vorliegenden Ausführungsform jede der externen Kontaktstellen 12 Teile von einer oder zwei Leiterbahnen 11.
  • Auf die externen Kontaktstellen 12 können Lotabscheidungen 33 platziert werden. Die Lotabscheidungen 33 können durch „Kugelplatzierung” auf die externen Kontaktstellen 12 aufgebracht werden, wobei vorgeformte aus Lotmaterial zusammengesetzte Kugeln auf die Kontaktstellen 12 aufgebracht werden. Als Alternative zur „Kugelplatzierung” können die Lotabscheidungen 33 zum Beispiel unter Verwendung von Schablonendruck mit einer Lotpaste mit anschließendem Wärmebehandlungsprozess aufgebracht werden. Das Lotmaterial kann aus Metallisierungen gebildet werden, die zum Beispiel aus den folgenden Materialien zusammengesetzt sind: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi. Die Lotabscheidungen 33 können verwendet werden, um die Anordnungen 300 elektrisch mit anderen Komponenten, zum Beispiel einer gedruckten Leiterplatte (PCB), zu koppeln.
  • Wie in 3M dargestellt, werden die Anordnungen 300 durch Trennen des Halbleiter-Wafers 20 und der Umverdrahtungsschicht zum Beispiel durch Sägen, Schneiden, Ätzen oder einem Laserstrahl voneinander getrennt.
  • Die Anordnungen 300 sind Kapselungen auf Wafer-Ebene (WLP – Wafer Level Packages). Der Ausdruck „Kapselung auf Wafer-Ebene” bezieht sich auf Halbleiterchips, die eine aktive Hauptoberfläche aufweisen, die auf Wafer-Ebene mit externen Kontaktelementen beaufschlagt wurden, die erforderlich sind, um danach Kontakt mit einer Leiterplatte (PCB) herzustellen. Die Halbleiterchips („dies”) wurden erst nach der Aufbringung der Umverdrahtungsschicht und der externen Kontaktelemente vereinzelt. Nach der Vereinzelung kann eine WLP ohne signifikante weitere Verarbeitung der Hauptoberfläche auf eine PCB montiert werden. Bei einer Ausführungsform sind die Anbringung der WLPs auf einen Interposer oder einen Systemträger (Leadframe) und das Kapseln der einzelnen WLPs mit einem Gussmaterial oder ähnlichem Material nicht mehr notwendig. WLPs unterscheiden sich deshalb durch kleine Größe, geringes Gewicht und niedrige Produktionskosten.
  • Da die Abmessungen einer WLP größenmäßig entweder gleich denen des Halbleiterchips oder nur insignifikant größer sind, wird oft auch der Ausdruck „Chipgrößen-Kapselung” (chip size package) oder „Kapselung auf Chipmaßstab” (chip scale package) verwendet. Eine Chipgrößen-Kapselung besitzt ungefähr dieselbe Größe wie der Halbleiterchip, während eine Kapselung auf Chipmaßstab bis zu 50% größer als der Halbleiterchip sein kann.
  • 4 zeigt schematisch Draufsichten einer Anordnung 401, die nur eine Metallisierungsschicht aufweist (links) und eine Anordnung 402, die zwei Metallisierungsschichten aufweist (rechts), ähnlich wie die Anordnungen 100, 200 und 300.
  • In der Anordnung 401 werden die externen Kontaktstellen 12 in derselben Metallisierungsschicht wie die Leiterbahnen 11 gebildet. Wenn die externen Kontaktstellen 12 einen Durchmesser von 320 μm und einen Rasterabstand (Abstand von Mitte zu Mitte) von 500 μm aufweisen, und die Leiterbahnen 11 eine Breite von 20 μm und einen Abstand von Bahn zu Bahn von 20 μm aufweisen, ist es möglich, vier Leiterbahnen 11 zwischen zwei angrenzenden externen Kontaktstellen 12 zu platzieren.
  • In der Anordnung 402 werden nur die Leiterbahnen 11 und die Metallkontaktstellen 30 durch die erste Metallisierungsschicht gebildet, während die externen Kontaktstellen 12 durch die zweite Metallisierungsschicht über der ersten Metallisierungsschicht gebildet werden. In 4 ist die erste Metallisierungsschicht der Anordnung 402 dargestellt (die zweite Metallisierungsschicht ist durch gestrichelte Linien angegeben). Da die Metallkontaktstellen 30 einen Durchmesser von 200 μm und einen Rasterabstand von 500 μm aufweisen (die in der zweiten Metallisierungsschicht angeordneten externen Kontaktstellen 12 weisen einen Durchmesser von 320 μm und einen Rasterabstand von 500 μm auf), ist es möglich, sieben Leiterbahnen 11 zwischen zweiangrenzenden Metallkontaktstellen 30 anzuordnen. Somit wird die Routing-Dichte in der Anordnung 402 im Vergleich zu der Anordnung 401 vergrößert.
  • 5 zeigt schematisch ein System 500 im Querschnitt. Das System 500 umfasst eine Leiterplatte 50, wie zum Beispiel eine gedruckte Leiterplatte, und die auf der Leiterplatte 50 angebrachte Anordnung 300. Die Lotkugeln 33 der Anordnung 300 werden an Kontaktstellen 51 der Leiterplatte 50 angelötet. Bei einer Ausführungsform ist die Anordnung 300 eine Ball-Grid-Array-Kapselung auf Wafer-Ebene.
  • 6A bis 6J zeigen schematisch ein Verfahren zur Herstellung einer Anordnung 600, von der in 6J ein Querschnitt dargestellt ist. Die Anordnung 600 ist eine Implementierung der Anordnung 100. Ferner ist das in 6A bis 6M dargestellte Verfahren eine Implementierung des in 2A bis 2D dargestellten Verfahrens. Die Einzelheiten des in 6A bis 6J dargestellten Verfahrens sind auf vielerlei Weise dem in 3A bis 3M dargestellten Verfahren ähnlich oder identisch. Deshalb wird im Folgenden gegebenenfalls auf das Verfahren von 3A bis 3M verwiesen.
  • Um die Anordnung 600 herzustellen, wird ein Träger 60 wie in 6A dargestellt bereitgestellt. Der Träger 60 kann eine Platte sein, die aus einem starren Material besteht, wie zum Beispiel einem Metall wie etwa Nickel, Stahl oder rostfreiem Stahl, Laminat, Film oder einem Materialstapel. Der Träger 60 kann mindestens eine flache Oberfläche aufweisen, auf der Komponenten der Anordnung 600 platziert werden können. Die Form des Trägers 60 ist auf keine geometrische Form beschränkt, zum Beispiel kann der Träger 60 rund oder quadratisch geformt sein. Der Träger 60 kann eine beliebige geeignete Größe aufweisen. Auf den Träger 60 kann eine Klebeband 61, zum Beispiel ein doppelseitiges Klebeband, laminiert werden.
  • Wie in 6B dargestellt werden mehrere Halbleiterchips 10 über dem Träger 20 platziert (es sind nur zwei Halbleiterchips 10 dargestellt). Die Halbleiterchips 10 können auf dem Klebeband 61 fixiert werden. Zur Anbringung der Halbleiterchips 10 an dem Träger 60 können bei einer Ausführungsform andere Arten von Anbringmaterialien verwendet werden. Die Halbleiterchips 10 können in einem Array angeordnet werden.
  • Die Halbleiterchips 10 werden auf dem Träger 60 in einem größeren Abstand als im Waferverbund neu auf dem Träger 60 angeordnet. Die Halbleiterchips 10 können auf demselben Halblei ter-Wafer hergestellt worden sein, können bei einer Ausführungsform aber auch auf verschiedenen Wafern hergestellt worden sein. Ferner können die Halbleiterchips 10 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten repräsentieren.
  • Die Halbleiterchips 10 können aus einer Passivierungsschicht 22 freigelegte Kontaktstellen 23 aufweisen und können so über dem Träger 60 angeordnet sein, dass ihre Kontaktstellen 23 dem Träger 60 zugewandt sind.
  • Nachdem die Halbleiterchips 10 auf dem Träger 60 montiert wurden, werden sie mit einem elektrisch isolierenden Material 62 eingekapselt, wodurch eine Schicht aus dem elektrisch isolierenden Material 62 wie in 6C dargestellt gebildet wird. Zum Beispiel kann das elektrisch isolierende Material 62 ein Hartplastik- oder thermisch härtendes Gussmaterial sein. Die Lücken zwischen den Halbleiterchips 10 werden auch mit dem Gussmaterial 62 gefüllt. Das Gussmaterial 62 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial, das aus kleinen Partikeln aus Glas, (SiO2) besteht, oder andere elektrisch isolierende Mineralfüllmaterialien wie Al2O3 oder organische Füllmaterialien enthalten.
  • Als Alternative zu dem Gussmaterial kann ein anderes Polymermaterial als das elektrisch isolierende Material 62 zum Überdecken der Halbleiterchips 10 verwendet werden. Das Polymermaterial 62 kann die Form einer elektrisch isolierenden Folie oder eines elektrisch isolierenden Blatts aufweisen, die bzw. das über den Halbleiterchips 10 sowie dem Träger 60 laminiert wird. Wärme und Druck können für eine Dauer angewandt werden, die geeignet ist, um die Polymerfolie bzw. das Polymerblatt 62 an der darunter liegenden Struktur anzubringen. Die Lücken zwischen den Halbleiterchips 10 werden auch mit dem Polymermaterial 62 gefüllt. Das Polymermaterial 62 kann zum Beispiel ein Prepreg (Abkürzung für präimprägnierte Fasern) sein, wobei es sich um eine Kombination einer Fasermatte (zum Bei spiel Glas- oder Kohlenstofffasern) und eines Harzes (zum Beispiel ein Hartplastik-Material) handelt. Prepreg-Materialien werden gewöhnlich zur Herstellung von PCBs verwendet. Wohlbekannte Prepreg-Materialien, die in der PCB-Industrie verwendet werden und hier als das Polymermaterial 62 verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Prepreg-Materialien sind zweistufige Materialien, die bei der Aufbringung über den Halbleiterchips 10 flexibel sind und während einer Wärmebehandlung gehärtet werden. Zur Laminierung des Prepreg können dieselben oder ähnliche Prozesse wie bei der PCB-Herstellung verwendet werden.
  • Die mit dem elektrisch isolierenden Material 62 überdeckten Halbleiterchips 10 werden von dem Träger 60 abgelöst, und das Klebeband 61 wird von den Halbleiterchips 10 sowie von dem elektrisch isolierenden Material 62 wie in 6D dargestellt abgezogen. Das Klebeband 61 kann Thermoablöseigenschaften aufweisen, die die Entfernung des Klebebands 61 während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands 61 von dem Träger 60 wird bei einer geeigneten Temperatur ausgeführt, die von den Thermoablöseigenschaften des Klebebands 61 abhängt und gewöhnlich höher als 150°C ist.
  • Nach dem Ablösen des Trägers 60 und des Klebebands 61 bilden die aktiven Oberflächen der Halbleiterchips 10 sowie eine Oberfläche des elektrisch isolierenden Materials 62 eine gemeinsame planare Oberfläche. Wie in 6E bis 6I dargestellt, kann auf diese Oberfläche eine Umverdrahtungsschicht aufgebracht werden. Die Herstellung der Umverdrahtungsschicht der Anordnungen 600 ist der Herstellung der Umverdrahtungsschicht der oben in Verbindung mit 3B bis 3L beschriebenen Anordnungen 300 ähnlich. Im Gegensatz zu den Anordnungen 300 kann die Umverdrahtungsschicht der Anordnungen 600 jedoch den Umriss der Halbleiterchips 10 schneiden und kann sich zu dem elektrisch isolierenden Material 62 erstrecken, in das die Halbleiterchips 10 eingebettet sind.
  • Ähnlich wie bei Anordnungen 300 werden die externen Kontaktstellen 12 der Anordnungen 600 so gebildet, dass mindestens ein Teil der externen Kontaktstellen 12 Teile von einer oder zwei oder mehr Leiterbahnen 11 überlappt, die unter der jeweiligen externen Kontaktstelle 12 angeordnet sind. Anders ausgedrückt, liegen diese Teile der Leiterbahnen 11 innerhalb einer Projektion der externen Kontaktstellen 12 auf die obere Oberfläche der Halbleiterchips 10. Die Projektion kann zu der oberen Oberfläche der Halbleiterchips 10 orthogonal sein. Die Richtung der Projektion ist in 6H durch die Pfeile 32 angegeben, und die Umrisse der durch die Projektion definierten Bereiche werden durch die gestrichelten Linien 13 markiert.
  • Wie in 6J dargestellt, werden die Anordnungen 600 durch Trennen des elektrisch isolierenden Materials 62 und der Umverdrahtungsschicht zum Beispiel durch Sägen, Schneiden, Ätzen oder einem Laserstrahl voneinander getrennt.
  • Die durch das oben beschriebene Verfahren hergestellten Anordnungen 600 können Kapselungen des Fan-out-Typs sein. Die Schicht aus dem elektrisch isolierenden Material 62 ermöglicht, dass sich die Umverdrahtungsschicht über den Umriss der Halbleiterchips 10 hinaus erstreckt. Die externen Kontaktstellen 12 müssen deshalb nicht innerhalb des Umrisses der Halbleiterchips 10 angeordnet sein, sondern können über einen größeren Bereich verteilt werden. Der vergrößerte Bereich, der für die Anordnung der externen Kontaktstellen 12 als Ergebnis der Schicht aus dem elektrisch isolierenden Material 62 verfügbar ist, bedeutet, dass die externen Kontaktstellen 12 nicht nur in einem großen Abstand voneinander angeordnet werden können, sondern dass die Maximalzahl externer Kontaktstellen 12, die dort angeordnet werden kann, ähnlich im Vergleich zu der Situation, wenn alle externen Kontaktstellen 12 innerhalb des Umrisses der Halbleiterchips 10 angeordnet werden, vergrößert wird.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Begriffe „einschließen”, „haben”, „mit” oder andere Varianten davon entweder in der Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen” einschließend sein. Weiterhin versteht, sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten. Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von dem hierin Dargestellten wesentlich differieren können.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims (25)

  1. Anordnung (100), umfassend: einen Halbleiterchip (10), eine über dem Halbleiterchip (10) platzierte erste Leiterbahn (11), und eine über der ersten Leiterbahn (11) platzierte externe Kontaktstelle (12), wobei mindestens ein Teil der ersten Leiterbahn (11) innerhalb einer Projektion der externen Kontaktstelle (12) auf den Halbleiterchip (10) liegt.
  2. Anordnung (100) nach Anspruch 1, wobei der Halbleiterchip (10) auf einer ersten Oberfläche des Halbleiterchips (10) angeordnete Kontaktstellen (23) umfasst und die erste Oberfläche der ersten Leiterbahn (11) zugewandt ist.
  3. Anordnung (100) nach Anspruch 2, wobei die erste Leiterbahn (11) eine der Kontaktstellen (23) elektrisch mit einer weiteren externen Kontaktstelle (23) koppelt.
  4. Anordnung (100) nach Anspruch 2 oder 3, wobei die erste Oberfläche des Halbleiterchips (10) eine erste Ebene definiert und die Projektion der externen Kontaktstelle (12) auf den Halbleiterchip (10) eine orthogonale Projektion auf die erste Ebene ist.
  5. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei eine Lotabscheidung (33) über der externen Kontaktstelle (12) platziert ist.
  6. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei die erste Leiterbahn (11) Teil einer ersten Metallisierungsschicht ist und die externe Kontaktstelle (12) elektrisch mit der ersten Metallisierungsschicht gekoppelt ist.
  7. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei die externe Kontaktstelle (12) Teil einer zweiten Metallisierungsschicht ist.
  8. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei die erste Leiterbahn (11) mit einem elektrisch isolierenden Material (31) bedeckt ist.
  9. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei die externe Kontaktstelle (12) eine erste Oberfläche aufweist, die dem Halbleiterchip (10) abgewandt ist, und die erste Oberfläche der ersten Kontaktstelle (12) vollständig freiliegend ist.
  10. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei die Anordnung (100) eine Kapselung auf Wafer-Ebene ist.
  11. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (10) eine Seitenoberfläche aufweist und die Seitenoberfläche mit einem Gussmaterial (62) überdeckt ist.
  12. Anordnung (100) nach einem der vorhergehenden Ansprüche, wobei eine zweite Leiterbahn über dem Halbleiterchip (10) platziert ist und mindestens ein Teil der zweiten Leiterbahn innerhalb der Projektion der externen Kontaktstelle (12) auf den Halbleiterchip (10) liegt.
  13. Kapselung (100) auf Wafer-Ebene, umfassend: einen Halbleiterchip (10), eine über dem Halbleiterchip (10) platzierte erste Metallisierungsschicht, wobei die erste Metallisierungsschicht eine erste Leiterbahn (11) umfasst, und eine über der ersten Metallisierungsschicht platzierte zweite Metallisierungsschicht, wobei die zweite Metallisierungsschicht eine erste externe Kontaktstelle (12) umfasst, die mindestens einen Teil der ersten Leiterbahn (11) überlappt.
  14. Kapselung (100) auf Wafer-Ebene nach Anspruch 13, ferner umfassend eine zweite externe Kontaktstelle (12), wobei die erste externe Kontaktstelle (12) und die zweite externe Kontaktstelle (12) jeweils mindestens einen Teil von einer oder mehreren zwischen der ersten externen Kontaktstelle (12) und der zweiten externen Kontaktstelle (12) angeordneten Leiterbahnen (11) überlappen.
  15. Verfahren, umfassend: Bereitstellen eines ersten Halbleiterchips (10); Bilden einer ersten Leiterbahn (11) über dem ersten Halbleiterchip (10); und Bilden einer externen Kontaktstelle (12) über der ersten Leiterbahn (11) derart, dass mindestens ein Teil der ersten Leiterbahn (11) innerhalb einer Projektion der externen Kontaktstelle (12) auf den ersten Halbleiterchip (10) liegt.
  16. Verfahren nach Anspruch 15, wobei der erste Halbleiterchip (10) mit einem zweiten Halbleiterchip (10) verbunden wird und der erste und zweite Halbleiterchip (10) nach der Bildung der externen Kontaktstelle (12) voneinander getrennt werden.
  17. Verfahren nach Anspruch 15 oder 16, wobei eine Lotabscheidung (33) über der externen Kontaktstelle (12) platziert wird.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei eine erste dielektrische Schicht (24) über dem ersten Halbleiterchip (10) vor der Bildung der ersten Leiterbahn (11) abgeschieden wird.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei eine zweite dielektrische Schicht (31) über der ersten Leiterbahn (11) abgeschieden wird.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei eine Oberfläche der externen Kontaktstelle (12), die dem ersten Halbleiterchip (10) abgewandt ist, vollständig freiliegend ist.
  21. Verfahren, umfassend: Bereitstellen eines Halbleiter-Wafers (20); Bilden einer ersten Leiterbahn (11) über dem Halbleiter-Wafer (20); Bilden einer externen Kontaktstelle (12) über der ersten Leiterbahn (11) derart, dass die externe Kontaktstelle (12) mindestens einen Teil der ersten Leiterbahn (11) überlappt; und Aufteilen des Halbleiter-Wafers (20) in mehrere Halbleiterchips nach der Bildung der externen Kontaktstelle (12).
  22. Verfahren nach Anspruch 21, wobei eine Lotkugel (33) auf der externen Kontaktstelle (12) vor dem Aufteilen des Halbleiter-Wafers (20) in mehrere Halbleiterchips abgeschieden wird.
  23. Verfahren, umfassend: Bereitstellen eines Körpers, der ein elektrisch isolierendes Material (62) umfasst, wobei mindestens ein erster und ein zweiter Halbleiterchip (10) in das elektrisch isolierende Material (62) eingebettet sind; Bilden einer ersten Leiterbahn (11) über dem ersten Halbleiterchip (10); Bilden einer externen Kontaktstelle (12) über der ersten Leiterbahn (11) derart, dass die externe Kontaktstelle (12) mindestens einen Teil der ersten Leiterbahn (11) überlappt; und Trennen des ersten Halbleiterchips (10) von dem zweiten Halbleiterchip (10) durch Entfernen eines Teils des elektrisch isolierenden Materials (62) von dem Körper.
  24. Verfahren nach Anspruch 23, wobei eine Lotkugel (33) auf der externen Kontaktstelle (12) vor dem Trennen des ersten Halbleiterchips (10) von dem zweiten Halbleiterchip (10) abgeschieden wird.
  25. Verfahren nach Anspruch 23 oder 24, wobei der erste Halbleiterchip (10) eine Kontaktstelle (23) auf einer ersten Oberfläche aufweist und die erste Oberfläche des ersten Halbleiterchips (10) von dem elektrisch isolierenden Material (62) unbedeckt ist.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5481928B2 (ja) * 2009-05-19 2014-04-23 株式会社リコー 配線層レイアウト方法及び半導体装置
JP5581519B2 (ja) 2009-12-04 2014-09-03 新光電気工業株式会社 半導体パッケージとその製造方法
JP2011187473A (ja) * 2010-03-04 2011-09-22 Nec Corp 半導体素子内蔵配線基板
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
US9748154B1 (en) * 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8379381B1 (en) 2010-12-27 2013-02-19 Telecommunications Systems, Inc. Rugged solid state hard drive with silicone gel damping
US8450840B1 (en) * 2010-12-27 2013-05-28 Telecommunication Systems, Inc. Ultra ruggedized ball grid array electronic components
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
KR20130123682A (ko) * 2012-05-03 2013-11-13 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US20150187608A1 (en) * 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
US9165885B2 (en) * 2013-12-30 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered via redistribution layer (RDL) for a package and a method for forming the same
US10192797B2 (en) * 2014-03-06 2019-01-29 Mitsubishi Electric Corporation Semiconductor device and electrical contact structure thereof
US9704808B2 (en) * 2015-03-20 2017-07-11 Mediatek Inc. Semiconductor device and wafer level package including such semiconductor device
US10276382B2 (en) 2016-08-11 2019-04-30 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and stacked package assemblies including high density interconnections
KR102073294B1 (ko) 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
US10420211B2 (en) * 2017-08-09 2019-09-17 Advanced Semiconductor Engineering, Inc. Semiconductor package device
TWI677949B (zh) * 2018-11-21 2019-11-21 華邦電子股份有限公司 半導體元件
CN113196470A (zh) * 2018-12-18 2021-07-30 罗姆股份有限公司 半导体装置及半导体装置的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100609011B1 (ko) * 2003-12-05 2006-08-03 삼성전자주식회사 웨이퍼 레벨 모듈 및 그의 제조 방법

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