DE102010063782B4 - Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit großem ε und einem eingebetteten Verspannungsmaterial - Google Patents

Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit großem ε und einem eingebetteten Verspannungsmaterial Download PDF

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Abstract

Verfahren zur Herstellung eines Transistors, wobei das Verfahren umfasst: Bilden eines schwellwertspannungseinstellenden Halbleitermaterials (204) auf einem aktiven Gebiet (202A);Bilden einer Abstandshalterstruktur (265) an den Seiten einer Gateelektrodenstruktur (260A); Ausführen eines ersten epitaktischen Aufwachsprozesses (207) derart, dass ein erstes Halbleitermaterial (251) in Aussparungen (203), die in dem aktiven Gebiet (202A) ausgebildet sind, erzeugt wird; Implantieren von Drain- und Sourceerweiterungsgebieten (252E) in dem aktiven Gebiet (202A) in Anwesenheit der Gateelektrodenstruktur (260A), wobei das aktive Gebiet (202A) das erste Halbleitermaterial (251) aufweist; Ausführen eines zweiten epitaktischen Aufwachsprozesses (209) derart, dass ein zweites Halbleitermaterial (251A) über dem ersten Halbleitermaterial (251) erzeugt wird, nach dem Implantieren der Drain- und Sourceerweiterungsgebiete (252E); Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet (202A) durch Erzeugen tiefer Drain- und Sourcebereiche (252D) derart, dass diese mit den Drain- und Sourceerweiterungsgebieten (252E) verbunden sind; wobei sowohl der erste epitaktische Aufwachsprozess (207) als auch der zweite epitaktische Aufwachsprozess (209) jeweils mit der Abstandshalterstruktur (265) als Aufwachsmaske durchgeführt werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere p-Kanaltransistoren, die eine Metallgateelektrode mit großem ε aufweisen, die in einer frühen Fertigungsphase hergestellt wird.
  • Beschreibung des Stands der Technik
  • Die Herstellung komplexer integrierter Schaltungen macht es notwendig, dass eine große Anzahl an Transistoren auf einem einzelnen Halbleiterchip hergestellt wird. Beispielsweise werden mehrere 100 Millionen Transistoren in gegenwärtig verfügbaren komplexen integrierten Schaltungen vorgesehen. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, verwendet, um Schaltungselemente, etwa Inverter oder andere Logikgatter aufzubauen, so dass sehr komplexe Schaltungsanordnungen, CPUs, Speicherchips und dergleichen entstehen. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen von Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder allgemein ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Drain- und Sourcegebieten und einem schwach dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die US2009/0039388 A1 offenbart ein integriertes Schaltkreis-System, das umfasst: Bereitstellen einer PFET-Vorrichtung, die ein PFET-Gate und ein PFET-Gate-Dielektrikum umfasst; Bilden einer Source/Drain-Erweiterung von einer ersten epitaktischen Schicht und ausgerichtet auf einen ersten PFET-Gate-Seitenwandabstandshalter; und Bilden eines Source/Drain von einer zweiten epitaktischen Schicht und ausgerichtet auf einen zweiten PFET-Gate-Seitenwandabstandshalter ausgerichtet ist.
  • Die US2006/0192232A1 offenbart eine Halbleitervorrichtung, die einen Seitenwandabstandshalter umfasst, der an der Seitenfläche einer Gate-Elektrode ausgebildet ist, die auf der Oberseite eines Halbleitersubstrats mit einem Gateisolationsfilm dazwischen ausgebildet ist, Erweiterungsgebiete, die auf dem Halbleitersubstrat aufgebracht sind, und Source/Drain-Bereiche, die auf den Erweiterungsbereichen ausgebildet sind, wobei eine erste epitaktische Schicht so gebildet ist, Bereiche des Halbleitersubstrats auszufüllen, die zum Zeitpunkt des Bildens der Seitenwandabstandshalter ausgeschnitten werden, und die Erweiterungsgebiete werden auf der ersten epitaktischen Schicht von einer zweiten epitaktischen Schicht eines Leitungstyps geformt, der entgegengesetzt zu demjenigen der ersten epitaktischen Schicht ist.
  • Die US2008/0217686 A1 offenbart ein Verfahren zum Verbessern der Kanalladungsträgerbeweglichkeit in ultradünnen Silizium-auf-Oxid (UTSOI) FET-Bauelementen durch die Integration eine eingebetteten pFET-SiGe-Verlängerung mit angehobenen Source/Drain-Regionen. Das Verfahren umfasst ein selektives Aufwachsen eingebetteter SiGe(eSiGe)-Erweiterungen in pFET Regionen und Bilden von spannungsfrei angehobenen Si oder SiGe-Source/Drain(RSD)-Bereichen auf CMOS. Die eSiGe-Erweiterungsgebiete erhöhen Lochmobilität in den pFET-Kanälen und reduzieren Widerstand in den pFET-Erweiterungen. Die spannungsfrei angehobenen Source/Drain-Regionen verringern Kontaktwiderstand sowohl in UTSOI pFETs als auch in nFETs.
  • Die DE 10 2009 015 748 A1 offenbart, dass in aufwändigen p-Kanaltransistoren eine hohe Germaniumkonzentration in einer Silizium/Germanium-Legierung angewendet wird, wobei eine zusätzliche Halbleiterdeckschicht für bessere Prozessbedingungen während der Herstellung des Metallsilizids sorgt. Beispielsweise wird eine Siliziumschicht auf der Silizium/Germanium-Legierung hergestellt, wobei diese möglicherweise eine weitere verformungsinduzierende Atomsorte, die sich von Germanium unterscheidet, enthält, um eine hohe Verformungskomponente bereitzustellen, während gleichzeitig für verbesserte Bedingungen während des Silizidierungsprozesses gesorgt ist. Das betrifft integrierte Schaltungen und insbesondere Transistoren mit einem besseren Leistungsverhalten unter Nutzung von Silizium/Germanium (Si/Ge) in den Drain/Source-Gebieten, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors zu verbessern.
  • Die US2007/0187767 A1 offenbart ein Halbleiterbauelement mit einem Halbleitersubstrat, einer Gate-Isolierfilm, einer Gate-Elektrode, einer Source/Drain-Schicht und einer Germanid-Schicht. Der Gate-Isolierfilm ist auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode ist auf dem Gate-Isolationsfilm ausgebildet. Die Source/Drain-Schicht ist auf beiden Seiten der Gateelektrode ausgebildet, und enthält Silizium-Germanium und hat eine Germanium-Schicht in einem Oberflächenschichtabschnitt. Die Germanid-Schicht ist auf der Germaniumschicht der Source/Drain-Schicht ausgebildet.
  • Die kontinuierliche Verringerung der Transistorabmessungen beinhalt jedoch eine Reihe von Problemen, die damit verknüpft sind und die zu lösen sind, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise sind sehr komplexe Dotierstoffprofile in vertikaler Richtung und lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen.
  • Mit einer Verringerung der Kanallänge ist allgemein ein flacheres Dotierstoffprofil in den Drain- und Sourcegebieten erforderlich, wobei dennoch eine moderat hohe Dotierstoffkonzentration im Hinblick auf das Erreichen eines geringen Reihenwiderstandes erforderlich ist, was wiederum zu einem gewünschten Durchlassstrom in Verbindung mit einer geringeren Transistorkanallänge führt. Ein flaches Dotierstoffprofil in Verbindung mit einem insgesamt geringen Drain- und Sourcewiderstand wird typischerweise erreicht, indem sogenannte Drain- und Sourceerweiterungsgebiete ausgebildet werden, die äußerst flache dotierte Bereiche darstellen, die sich unter die Gateelektroden so erstrecken, dass sie in geeigneter Weise mit dem Kanalgebiet in Verbindung treten. Andererseits wird ein größerer lateraler Abstand zu dem Kanalgebiet auf der Grundlage geeignet dimensionierter Seitenwandabstandshalter eingestellt, die als Implantationsmasken verwendet werden, um die eigentlichen Drain- und Sourcegebiete mit einer gewünschten hohen Dotierstoffkonzentration und mit einer größeren Tiefe im Vergleich zu den Drain- und Sourceerweiterungsgebieten zu erzeugen. Durch geeignetes Auswählen der Größe der Drain- und Sourceerweiterungsgebiete kann die Kanalsteuerbarkeit für Transistoren mit sehr kurzem Kanalaufbau aufrecht erhalten werden, wobei auch ein gewünschter geringer Gesamtreihenwiderstand beim Anschluss der Drain- und Sourcegebiete an das Kanalgebiet erreicht wird. Folglich ist für eine gewünschte Leistungsfähigkeit komplexer Transistoren ein gewisser Grad an Überlappung der Drain- und Sourceerweiterungsgebiete mit der Gateelektrode wünschenswert, um damit eine geringe Schwellwertspannung und einen hohen Durchlassstrom zu erhalten. Die Überlappung der Drain- und Sourceerweiterungsgebiete mit der Gateelektrode führt zu einer speziellen kapazitiven Kopplung, die auch als Miller-Kapazität bezeichnet wird. Typischerweise wird eine gewünschte Miller-Kapazität auf der Grundlage von Implantationsprozessen erzeugt, in denen die Drain- und Sourcedotierstoffe eingeführt werden, um damit den grundlegenden Aufbau der Drain- und Sourceerweiterungsgebiete zu bilden, wobei die endgültige Form dieser Gebiete auf der Grundlage einer Sequenz aus Ausheizprozessen eingestellt wird, in denen durch Implantation hervorgerufene Schäden rekristallisiert und ein gewisser Grad an Dotierstoffdiffusion erzeugt wird, wodurch die resultierende Miller-Kapazität endgültig festgelegt wird.
  • Bei der kontinuierlichen Verringerung der Kanallänge von Feldeffekttransistoren ist generell eine höhere kapazitive Kopplung erforderlich, um die Steuerbarkeit des Kanalgebiets aufrecht zu erhalten, was häufig dadurch erreicht wird, dass eine Dicke und/oder Materialzusammensetzung des Gatedielektrikumsmaterials geeignet angepasst werden. Beispielsweise ist bei einer Gatelänge von ungefähr 80 nm ein Gatedielektrikumsmaterial auf der Grundlage von Siliziumdioxid mit einer Dicke von weniger als 2 nm auf den Hochgeschwindigkeitstransistoren erforderlich, was jedoch zu erhöhten Leckströmen führt, die durch den Einfach energiereicher Ladungsträger und durch das direkte Tunneln von Ladungsträgern durch das extrem dünne Gatedielektrikumsmaterial hervorgerufen werden. Da eine weitere Verringerung der Dicke von siliziumdioxidbasierten Gatedielektrikumsmaterialien zunehmend unverträglich ist mit den thermischen Entwurfserfordernissen für komplexe integrierte Schaltungen, wurden andere Alternativen entwickelt, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet zu erhöhen, wodurch ebenfalls das Leistungsvermögen der Feldeffekttransistoren ansteigt. Ein vielversprechender Ansatz in dieser Hinsicht ist das Erzeugen einer gewissen Art an Verformung in dem Kanalgebiet, da die Ladungsträgerbeweglichkeit im Silizium stark von den Verformungsbedingungen des kristallinen Materials abhängt. Beispielsweise führt für eine standardmäßige Kristallkonfiguration des siliziumbasierten Kanalgebiets eine kompressive Verformung in einem p-Kanaltransistor zu einer höheren Beweglichkeit der Löcher, wodurch die Schaltgeschwindigkeit und der Durchlassstrom des p-Kanaltransistors ansteigen. Die gewünschte kompressive Verformung kann gemäß gut etablierten Vorgehensweisen erhalten werden, indem ein verformungsinduzierendes Halbleitermaterial, etwa in Form einer Silizium/Germanium-Mischung oder -Legierung, in das aktive Gebiet des p-Kanaltransistors eingebaut wird. Beispielsweise werden nach der Herstellung der Gateelektrodenstruktur entsprechende Aussparungen lateral benachbart zu der Gateelektrodenstruktur in dem aktiven Gebiet erzeugt und diese werden mit der Silizium/Germanium-Legierung aufgefüllt, die, wenn diese auf dem Siliziummaterial aufwächst, einen inneren Verformungszustand besitzt, der wiederum eine entsprechende kompressive Verformung in dem benachbarten Kanalgebiet hervorruft. Folglich wurde eine Vielzahl an Prozessstrategien in der Vergangenheit entwickelt, um ein stark verformtes Silizium/Germanium-Material in die Drain- und Sourcebereiche von p-Kanaltransistoren einzubauen.
  • Zusätzlich zu dem sehr effizienten verformungsinduzierenden Mechanismus, der auf Silizium/Germanium für p-Kanaltransistoren beruht, wurden andere leistungssteigernde Mechanismen in der Vergangenheit implementiert. Beispielsweise wurde im Hinblick auf die stetige Verringerung der kritischen Abmessungen von Transistoren eine geeignete Anpassung der Materialzusammensetzung des Gatedielektrikumsmaterials so vorgeschlagen, dass für eine physikalisch geeignete Dicke eines Gatedielektrikumsmaterials, d. h. das Beibehalten der resultierenden Gateleckströme auf einem akzeptablen Niveau, eine gewünschte hohe kapazitive Kopplung erreicht wird. Aus diesem Grunde wurden Materialsysteme entwickelt, die eine deutlich höhere dielektrische Konstante im Vergleich zu konventionell veränderten siliziumdioxidbasierten Materialien besitzen, etwa Siliziumoxinitrid und dergleichen. Beispielsweise weisen Materialien, die Hafnium, Zirkon, Aluminium und dergleichen enthalten, eine deutlich höhere Dielektrizitätskonstante auf, wenn dies als Oxide oder Silikate bereitgestellt werden, wobei diese Materialien typischerweise als dielektrische Materialien mit großem ε bezeichnet werden, die als Materialien mit einer Dielektrizitätskonstante von 10,0 oder höher zu verstehen sind, wenn dies gemäß typischer Messtechniken ermittelt wird. Es ist gut bekannt, dass die elektronischen Eigenschaften von Transistoren wesentlich von der Austrittsarbeit des Gateelektrodenmaterials abhängen, das die Bandstruktur des Halbleitermaterials in dem Kanalgebiet beeinflusst, das von dem Gateelektrodenmaterial durch die Gatedielektrikumsschicht getrennt ist. In gut etablierten polysilizium/siliziumdioxidbasierten Gateelektrodenstrukturen wird die entsprechende Schwellwertspannung, die wesentlich von dem Gatedielektrikumsmaterial und dem benachbarten Elektrodenmaterial beeinflusst ist, eingestellt, indem in geeigneter Weise das Polysiliziummaterial dotiert wird, um damit die Austrittsarbeit des Polysiliziummaterials an der Grenzfläche zwischen dem Gatedielektrikumsmaterial und dem Elektrodenmaterial einzustellen. In ähnlicher Weise wird in Gateelektrodenstrukturen, die eine Gateisolationsschicht auf der Grundlage eines dielektrischen Materials mit großem ε enthalten, die Austrittsarbeit in geeigneter Weise für n-Kanaltransistoren bzw. p-Kanaltransistoren eingestellt, wobei geeignet ausgewählte austrittsarbeitseinstellende Metallsorten, etwa Lanthan für n-Kanaltransistoren und Aluminium für p-Kanaltransistoren, erforderlich sind. Daher müssen entsprechende metallenthaltende leitende Materialien nahe an dem dielektrischen Material mit großem ε angeordnet werden, um eine geeignet gestaltete Grenzfläche zu schaffen, die zu der gewünschten Austrittsarbeit der Gateelektrodenstruktur führt. In einigen konventionellen Vorgehensweisen wird das Einstellen der Austrittsarbeit in einer sehr späten Fertigungsphase bewerkstelligt, d. h. nach jeglichen Hochtemperaturprozessen, wobei das Ersetzen eines Platzhaltermaterials der Gateelektrodenstrukturen, etwa eines Polysiliziummaterials, und der Einbau einer geeigneten austrittsarbeitseinstellenden Sorte in Verbindung mit einem Elektrodenmetall in dieser sehr fortgeschrittenen Fertigungsphase erforderlich sind. Folglich müssen sehr komplexe Strukturierungs- und Abscheideprozesssequenzen im Zusammenwirken mit Gateelektrodenstrukturen mit kritischen Abmessungen von 50 nm und weniger angewendet werden, was schließlich zu erheblichen Schwankungen der resultierenden Transistoreigenschaften führen.
  • In anderen Prozessstrategien werden die austrittsarbeitseinstellenden Materialien in einer frühen Fertigungsphase aufgebracht, d. h. bei der Herstellung der Gateelektrodenstrukturen, wobei die entsprechende Metallsorte thermisch stabilisiert und eingekapselt wird, um die Austrittsarbeit und somit die Schwellwertspannung der Transistoren ohne Einfluss durch die weitere Bearbeitung zu bewahren. Zu diesem Zweck erfordern in einigen Fällen p-Kanaltransistoren eine geeignete Anpassung der Bandlücke des Halbleitermaterials in dem Kanalgebiet, um die Austrittsarbeit der p-Kanaltransistoren und somit deren Schwellwertspannungen geeignet in Bezug auf die n-Kanaltransistoren einzustellen. Dazu wird häufig eine sogenannte schwellwerteinstellende Halbleiterlegierung, etwa in Form einer Silizium/Germanium-Legierung, auf den aktiven Gebieten der p-Kanaltransistoren hergestellt, bevor die Gateelektrodenstrukturen erzeugt werden. Obwohl die Vorgehensweise des Bereitstellens komplexer Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase und das Beibehalten ihrer elektronischen Eigenschaften durch ein geeignetes Einschließen und somit Passivieren der Gateelektrodenstruktur vielversprechend ist, ist dennoch eine Vielzahl zusätzlicher Prozessschritte erforderlich, insbesondere in Verbindung mit dem Einbau einer verformungsinduzierenden Halbleiterlegierung in dem aktiven Gebiet der p-Kanaltransistoren, was zu einer geringeren Leistungssteigerung oder sogar zu einer Bauteilbeeinträchtigung führen kann, wenn die gesamten Transistorabmessungen weiter verringert werden, beispielsweise bei Transistoren mit einer Gatelänge von 40 nm und weniger, wie dies nachfolgend detaillierter mit Bezug zu den 1 bis 6 erläutert ist.
  • 1 zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100, in welchem eine Halbleiterschicht 102, etwa eine Siliziumschicht, über einem Substrat 101, etwa einem Siliziumsubstrat und dergleichen, ausgebildet ist. Die Halbleiterschicht 102 umfasst typischerweise mehrere Halbleitergebiete oder aktive Gebiete, die als Halbleitergebiete zu verstehen sind, in und über denen ein oder mehrere Transistoren herzustellen sind. In dem gezeigten Beispiel ist ein aktives Gebiet 102A so vorgesehen, dass es mehrere p-Kanaltransistoren 150 aufnimmt, deren Leistung zu verbessern ist, indem eine verformungsinduzierende Silizium/Germanium-Legierung eingebaut wird, wie dies auch zuvor erläutert ist. In der gezeigten Fertigungsphase umfassen die Transistoren 150 Gateelektrodenstrukturen 160, die eine komplexe Dielektrikumsschicht 161 aufweisen, in die ein dielektrisches Material mit großem ε, beispielsweise in Form von Hafniumoxid und dergleichen, eingebaut ist. Zu beachten ist, dass das Gatedielektrikumsmaterial 161 auch ein konventionelles dielektrisches Material aufweisen kann, beispielsweise in Form eines Siliziumoxinitridmaterials, jedoch mit einer deutlich geringeren Dicke von ungefähr 1 nm und weniger, so dass günstigere Grenzflächeneigenschaften bereitgestellt werden. Andererseits kann eine zusätzliche dielektrische Materialschicht mit großem ε für die erforderliche physikalische Dicke sorgen, ohne jedoch in unerwünschter Weise die gesamte kapazitive Kopplung zu beeinträchtigen. Wie ferner zuvor erläutert ist, kann ein geeignetes metallenthaltendes Elektrodenmaterial 162 über dem Gatedielektrikumsmaterial 161, beispielsweise in Form von Titannitrid und dergleichen, vorgesehen sein, wobei auch spezielle Austrittsarbeitsmetallsorten, etwa Aluminium, und dergleichen in der Schicht 162 und/oder der Schicht 161 abhängig von der gesamten Prozessstrategie zum Einstellen der elektronischen Eigenschaften der Gateelektrodenstrukturen 160 eingebaut sein können. Ferner ist ein halbleiterbasiertes Elektrodenmaterial 163, etwa ein amorphes Siliziummaterial und/oder ein polykristallines Siliziummaterial über der Schicht 162 vorgesehen, woran sich eine dielektrische Schicht oder ein Schichtsystem 164 anschließt, das etwa aus Siliziumnitrid, Siliziumdioxid und dergleichen aufgebaut ist. Ferner wird ein zuverlässiger Anschluss von Seitenwänden der Materialien 163, 162, 161 erreicht, indem ein Abstandshalter oder eine Schichtstruktur 165 vorgesehen wird, etwa aus Siliziumnitridmaterial und dergleichen. Wie zuvor erläutert ist, soll, da die Materialschichten 161 und 162 und die vorhergehende Bearbeitung des Bauelements 100 im Wesentlichen die resultierende Schwellwertspannung bestimmen, eine weitere Beeinflussung durch reaktive Prozessatmosphären während der weiteren Bearbeitung des Bauelements 100 unterdrückt werden, so dass ein zuverlässiger Einschluss mittels der Abstandshalterstruktur 165 während der weiteren Bearbeitung nach dem Strukturieren der Gateelektrodenstrukturen 160 erforderlich ist.
  • Wie ferner zuvor erläutert ist, wird in einigen Vorgehensweisen eine Halbleiterlegierung 104 auf der Oberseite des Basismaterials des aktiven Gebiets 102A, beispielsweise in Form einer Silizium/Germanium-Legierung, vorgesehen, um in geeigneter Weise die Schwellwertspannung der Transistoren 150 anzupassen. In der gezeigten Fertigungsphase sind ferner Aussparungen in dem aktiven Gebiet 102A mit einer gewünschten Größe und Form so vorgesehen, dass darin in einer späteren Fertigungsphase eine verformungsinduzierende Silizium/Germanium-Legierung hergestellt werden kann.
  • Das in 1 gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozessstrategie hergestellt werden. Das aktive Gebiet 102A wird erzeugt, indem geeignete Isolationsstrukturen (nicht gezeigt) hergestellt werden, wodurch das aktive Gebiet 102A so lateral begrenzt wird, dass es die gewünschte laterale Größe und Form besitzt. Daraufhin werden geeignete Materialien für das Gatedielektrikumsmaterial 161 und das Elektrodenmaterial 162 vorgesehen, wobei zu beachten ist, dass typischerweise unterschiedliche Austrittsarbeitsmetallsorten für p-Kanaltransistoren und n-Kanaltransistoren erforderlich sind, wodurch eine entsprechende Prozesssequenz erforderlich ist, so dass geeignete Austrittsarbeitsmetallsorten selektiv angeordnet werden in und/oder über dem Gatedielektrikumsmaterial 161 für die Transistoren 150 einerseits und eine geeignete Austrittsarbeitsmetallsorte in und/oder über dem Gatedielektrikumsmaterial 161 und n-Kanaltransistoren (nicht gezeigt) andererseits vorgesehen wird. Daraufhin können spezielle thermische Behandlungen ausgeführt werden, um eine Diffusion der Austrittsarbeitsmetallsorte zu bewirken und um eine thermisch stabilisierte Materialkonfiguration zu erreichen. Daraufhin wird das Elektrodenmaterial 163 abgeschieden, möglicherweise in Verbindung mit weiteren Materialschichten, etwa dem Deckschichtsystem 164, das dann so strukturiert wird, dass es als eine Hartmaske dient, um schließlich die Gateelektrodenstrukturen 160 zu erzeugen, wie sie in 1 gezeigt sind, wobei eine Gatelänge im Hinblick gemäß den gesamten Entwurfsregeln erreicht wird. Wie beispielsweise zuvor erläutert ist, besitzen in komplexen Anwendungen Kurzkanaltransistoren eine Gatelänge, d. h. in 1 die horizontale Erstreckung des Elektrodenmaterials 162, von 40 nm und weniger. Als nächstes wird der Abstandshalter oder die Schichtstruktur 165 hergestellt, beispielsweise durch CVD (chemische Dampfabscheidung) bei geringem Druck, durch Mehrschichtabscheidetechniken und dergleichen, woran sich ein Ätzprozess anschließt, wobei in anderen Bauteilbereichen eine Ätzmaske so vorgesehen wird, dass entsprechende Materialschichten während der weiteren Bearbeitung zur Erzeugung der Aussparungen 103 beibehalten werden, und daraufhin wird ein selektiver epitaktischer Aufwachsprozess zum Wiederauffüllen der Aussparungen mit einem Silizium/Germanium-Legierungsmaterial ausgeführt.
  • 2 zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Silizium/Germanium-Legierung 151 in den Aussparungen 103 gebildet ist, was bewerkstelligt werden kann, indem gut etablierte selektive epitaktische Aufwachstechniken angewendet werden, in denen die Prozessparameter so gesteuert werden, dass eine gewünschte Germaniumkonzentration oder ein Konzentrationsprofil erreicht werden. Generell führt das Erhöhen der Germaniumkonzentration zu höheren Verformungen in den aktiven Gebieten 102A, wobei jedoch eine maximale Germaniumkonzentration durch die Anzahl an Gitterdefekten beschränkt ist, die typischerweise damit einhergehen, wenn eine hohe Germanium-Konzentration in dem Material 151 erzeugt wird. Beispielsweise werden Werte von ungefähr 20 bis 30 Atomprozent Germanium oder mehr verwendet, wenn das Halbleitermaterial 151 in den Aussparungen 103 gebildet wird.
  • 3 zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der die dielektrische Deckschicht oder das Deckschichtsystem 164 (siehe 2) entfernt ist, was bewerkstelligt werden kann auf der Grundlage nasschemischer Ätzrezepte, plasmaunterstützter Ätzrezepte und dergleichen. Häufig muss die Integrität der Beschichtung oder der Abstandshalterstruktur 165 bewahrt werden, wie dies zuvor erläutert ist, was erreicht wird, indem Opferabstandshalterelemente (nicht gezeigt), die etwa aus Siliziumdioxid aufgebaut sind, vorgesehen werden, wodurch ein selektives Entfernen der dielektrischen Deckschicht möglich ist, während die Abstandshalterstruktur 165 im Wesentlichen beibehalten wird. Es erweist sich jedoch, dass während der komplexen Sequenz zum Bereitstellen der Opferabstandshalterelemente und zum endgültigen Entfernen der dielektrischen Deckschicht auch ein ausgeprägter Grad an Materialerosion in freiliegenden Bereichen des aktiven Gebiets 102A auftritt. D. h., ein relativ großer Teil des Materials 151 wird entfernt, wodurch eine Vertiefung 104R entsteht.
  • 4 zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Implantationsprozesse angewendet werden, um Drain- und Sourcedotiermittel einzubauen, so dass Drain- und Sourceerweiterungsgebiete 152E mit einer gewünschten hohen Konzentration mit einem sehr flachen Tiefenprofil geschaffen werden, wie dies auch zuvor erläutert ist. Ferner wird ein weiterer Implantationsprozess 106 so ausgeführt, dass gegendotierende Sorten eingebaut werden, um in lokaler Weise die gesamte Wannendotierstoffkonzentration in dem aktiven Gebiet 102A zu erhöhen, wobei dies als Halo-Gebiete 153 dargestellt ist. Wie zuvor erläutert ist, sind entsprechende komplexe Dotierstoffprofile für das Einstellen der gesamten Transistoreigenschaften, etwa der Schwellwertspannung, dem Sättigungsstrom, dem Sperrstrom und dergleichen erforderlich.
  • 5 zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine zusätzliche Abstandshalterstruktur 166 in den Gateelektrodenstrukturen 160 ausgebildet, wodurch weitere Ätz- und Reinigungsschritte erforderlich werden, die zu einer weiteren Materialerosion beitragen, wodurch die Vertiefung 104R vergrößert wird. In dieser Fertigungsphase werden Drain- und Sourcegebiete in den aktiven Gebieten 102A erzeugt und sind geeignet mit den zuvor hergestellten Drain- und Sourceerweiterungsgebieten 152E verbunden, was mittels komplexer Implantationstechniken bewerkstelligt werden kann. Daraufhin werden Ausheizprozesse ausgeführt, um das endgültige Dotierstoffprofil der Drain- und Sourcegebiete in Verbindung mit den zuvor eingerichteten Halo-Gebieten (nicht gezeigt) zu erzeugen.
  • Es erweist sich jedoch, dass die komplexe Wechselwirkung der diversen Prozessschritte und insbesondere der ausgeprägte Verlust an Material der verformungsinduzierenden Silizium/Germanium-Legierung 151 zu einer geringeren Leistungssteigerung oder sogar zu einer Leistungsbeeinträchtigung für Bauelemente führt, die eine Kanallänge von 40 nm und weniger besitzen, da beispielsweise die Verformung 154s in einem Kanalgebiet 154 deutlich auf Grund der ausgeprägten Vertiefung 104R reduziert wird.
  • Daher würde in einigen Vorgehensweisen vorgeschlagen, den ausgeprägten Materialverlust „zu kompensieren”, indem das verformungsinduzierende Material 151 mit einer größeren Füllhöhe bereitgestellt wird.
  • 6 zeigt schematisch das Halbleiterbauelement 100 in einer Fertigungsphase nach dem Abscheiden der verformungsinduzierenden Silizium/Germanium-Legierung 151 mit einer Zusatzfüllhöhe derart, dass der erwartete Materialverlust kompensiert wird, wie dies durch 104R angegeben ist. Es zeigt sich jedoch, dass eine deutliche Transistorbeeinträchtigung beobachtet wird, wobei man annimmt, dass diese durch ein ungeeignetes Profil der Drain- und Sourceerweiterungsgebiete 152E und möglicherweise der Halo-Gebiete hervorgerufen wird, da insbesondere die Drain- und Sourceerweiterungsgebiete 152E nicht in geeigneter Weise mit den tieferen Drain- und Sourcebereichen in Verbindung stehen, die in einer späteren Fertigungsphase herzustellen sind, um damit die Drain- und Sourcegebiete zu vervollständigen. Folglich ist die Vorgehensweise des Bereitstellens einer anfänglich erhöhten Füllhöhe wenig wünschenswert, sofern nicht große Anstrengungen unternommen werden, um weitere Implantationsprozesse auszuführen, die dabei aber weitere Lithographieschritte erfordern, die wiederum zu einem weiteren Materialverlust beitragen können.
  • Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken, in denen komplexe Metallgateelektrodenstrukturen mit großem ε in Verbindung mit eingebetteten Halbleitermaterialien hergestellt werden, etwa mit verformungsinduzierenden Halbleitermaterialien, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zuminderst in der Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Generell stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen komplexe Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase in Verbindung mit eingebetteten Halbleitermaterialien bereitgestellt werden, die etwa für das Erzeugen einer Verformung und dergleichen verwendet werden, wobei dennoch ein gewünschtes komplexes Dotierstoffprofil der Drain- und Sourcegebiete erreicht wird, ohne dass in unerwünschter Weise die Prozesskomplexität ansteigt. Zu diesem Zweck wird ein erster Bereich eines Halbleitermaterials, das in Aussparungen der aktiven Gebiete auszubilden ist, mit einer gewünschten Materialzusammensetzung und bis hinauf zu einer gewünschten Füllhöhe abgeschieden, so dass der nachfolgende Einbau der Drain- und Sourcedotierstoffe und bei Bedarf von gegendotierenden Substanzen möglich ist, um damit ein gewünschtes Profil für Drain- und Sourceerweiterungsgebiete zu erhalten. Daraufhin wird ein weiterer Aufwachsprozess so ausgeführt, dass ein weiteres Halbleitermaterial vorgesehen wird, etwa ein verformungsinduzierendes Material, oder ein anderes geeignetes Halbleitermaterial, um damit einen möglichen Materialverlust während der weiteren Bearbeitung zu kompensieren. Da Drain- und Sourceerweiterungsgebiete und möglicherweise die Halo-Gebiete bereits geeignet innerhalb des aktiven Gebiets positioniert sind, wird eine geeignete Verbindung der Drain- und Sourcerweiterungsgebiete mit jeglichen tiefen Drain- und Sourcebereichen, die in einer späteren Fertigungsphase bereitzustellen sind, sichergestellt, ohne dass weitere aufwendige Implantationsschritte erforderlich sind. In einigen anschaulichen hierin offenbarten Aspekten werden der Implantationsprozess oder die Prozesssequenz zum Einbau der Drain- und Sourceerweiterungsgebiete und möglicherweise der Halo-Gebiete in Anwesenheit einer Hartmaske ausgeführt, die die Transistoren, etwa n-Kanaltransistoren, abdeckt, wodurch die Anzahl erforderlicher Lithographieschritte verringert wird.
  • Ein anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Transistors, wobei das Verfahren umfasst: Bilden eines schwellwertspannungseinstellenden Halbleitermaterials auf einem aktiven Gebiet; Bilden einer Abstandshalterstruktur an den Seiten einer Gateelektrodenstruktur; Ausführen eines ersten epitaktischen Aufwachsprozesses derart, dass ein erstes Halbleitermaterial in Aussparungen, die in dem aktiven Gebiet ausgebildet sind, erzeugt wird; Implantieren von Drain- und Sourceerweiterungsgebieten in dem aktiven Gebiet in Anwesenheit der Gateelektrodenstruktur, wobei das aktive Gebiet das erste Halbleitermaterial aufweist; Ausführen eines zweiten epitaktischen Aufwachsprozesses derart, dass ein zweites Halbleitermaterial über dem ersten Halbleitermaterial erzeugt wird, nach dem Implantieren der Drain- und Sourceerweiterungsgebiete; Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet durch Erzeugen tiefer Drain- und Sourcebereiche derart, dass diese mit den Drain- und Sourceerweiterungsgebieten verbunden sind; wobei sowohl der erste epitaktische Aufwachsprozess als auch der zweite epitaktische Aufwachsprozess jeweils mit der Abstandshalterstruktur als Aufwachsmaske durchgeführt werden.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst: Bilden einer ersten Gateelektrodenstruktur auf einem ersten aktiven Gebiet, das ein schwellwertspannungseinstellendes Halbleitermaterial aufweist, und einer zweiten Gateelektrodenstruktur auf einem zweiten aktiven Gebiet; Bilden einer Abstandshalterstruktur an den Seiten der Gateelektrodenstruktur; Bilden eines ersten Halbleitermaterials in Aussparungen, die in dem ersten aktiven Gebiet gebildet sind, während das zweite aktive Gebiet und die zweite Gateelektrodenstruktur mit einer Hartmaske abgedeckt sind; Implantieren von Drain- und Sourceerweiterungsgebieten in dem ersten aktiven Gebiet nach dem Bilden des ersten Halbleitermaterials; und Bilden eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial nach dem Implantieren der Drain- und Sourceerweiterungsgebiete in dem ersten aktiven Gebiet; wobei sowohl das Bilden des ersten Halbleitermaterials als auch Bilden des zweiten Halbleitermaterials jeweils mit der Abstandshalterstruktur als Aufwachsmaske durchgeführt werden.
  • Kurze Beschreibung der Zeichnungen
  • Diverse Ausführungsformen der vorliegenden Erfindung sind auch in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1 bis 5 schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn ein verformungsinduzierendes Halbleitermaterial in Verbindung mit einer Metallgateelektrodenstruktur mit großem ε für komplexe p-Kanaltransistoren gemäß konventioneller Strategien hergestellt wird;
  • 6 schematisch eine konventionelle Vorgehensweise zum Kompensieren eines Materialverlusts von Silizium/Germanium zeigt, wobei eine Zusatzhöhe beim Abscheiden des Silizium/Germanium-Legierungsmaterials vorgesehen wird;
  • 7 bis 11 schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn ein Halbleitermaterial, etwa ein verformungsinduzierendes Halbleitermaterial mit einer Zusatzhöhe eingebaut wird, um damit einen Materialverlust während der weiteren Bearbeitung zu kompensieren, wobei ein zweiter epitaktischer Aufwachsprozess gemäß anschaulicher Ausführungsformen angewendet wird; und
  • 12 und 13 schematisch Querschnittsansichten eines Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen das Abscheiden eines zweiten Bereichs eines Halbleitermaterials auf Transistoren mit unterschiedlicher Leitfähigkeitsart angewendet wird.
  • Detaillierte Beschreibung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an Verfahren zur Herstellung von Transistoren und dabei die Problematik der Leistungsbeeinträchtigung oder der reduzierten Zunahme des Leistungsvermögens in komplexen Halbleiterbauelementen, in denen Transistoren mit einer Gatelänge von 40 nm und weniger auf der Grundlage komplexer Metallgateelektrodenstrukturen mit großem ε vorgesehen sind, die in einer frühen Fertigungsphase in Verbindung mit leistungssteigernden Mechanismen hergestellt werden, in denen Halbleitermaterial in das aktive Gebiet zumindest einiger Transistoren durch selektive epitaktische Aufwachstechniken einzubetten ist. Dazu wird der Materialverlust während des komplexen Fertigungsprozesses in den aktiven Gebieten kompensiert zumindest für einige der Transistoren, indem ein erster Bereich des eingebetteten Halbleitermaterials, beispielsweise in Form eines verformungsinduzierenden Halbleitermaterials, mit einer gewünschten Höhe so vorgesehen wird, dass die nachfolgenden Implantationsprozessen zur Erzeugung von Drain- und Sourceerweiterungsgebieten verträglich ist, wobei eine geeignete Zusatzhöhe vorgesehen wird, indem ein weiterer selektiver epitaktischer Aufwachsprozess ausgeführt wird, in welchem eine gewünschte Höhe in Bezug auf die weitere Bearbeitung eingestellt wird.
  • In einigen anschaulichen hierin offenbarten Ausführungsformen wird der erste epitaktische Aufwachsprozess auf der Grundlage einer Hartmaske ausgeführt, die andere Transistorbereiche abdeckt, wobei die Hartmaske auch als eine Implantationsmaske und eine Abscheidemaske zur Herstellung eines zweiten Bereichs des Halbleitermaterials dienen kann, das selektiv in den nicht abgedeckten Transistorbereichen bereitgestellt wird. In anderen anschaulichen Ausführungsformen wird der zweite epitaktische Aufwachsprozess für Transistoren ausgeführt, die den ersten Teil des Halbleitermaterials erhalten haben, und für Transistoren, die den ersten Teil nicht erhalten haben, um damit einen Materialverlust in jeden dieser Transistoren und der weiteren Bearbeitung zu kompensieren. In diesem Falle wird der zweite Teil des Halbleitermaterials so vorgesehen, das Leistungsverhalten jeder dieser Transistoren nicht unnötig beeinträchtigt wird.
  • Mit Bezug zu den 7 bis 13 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1 bis 6 verwiesen wird.
  • 7 zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202. Die Halbleiterschicht 202 umfasst mehrere Halbleitergebiete oder aktive Gebiete, wobei der Einfachheit halber ein erstes aktives Gebiet 202A und ein zweites aktives Gebiet 202B in 7 gezeigt sind. Das erste aktive Gebiet 202A entspricht einem ersten Transistor 250A, der ein eingebettetes Halbleitermaterial 251 in Aussparungen 202 erhält, um damit das Leistungsvermögen des Transistors 250A zu verbessern. Andererseits entspricht das zweite aktive Gebiet 202B einem zweiten Transistor 250B, der ein eingebettetes Halbleitermaterial erfordert. Wie gezeigt, umfasst der Transistor 250A eine Gateelektrodenstruktur 260A, die wiederum eine Gatedielektrikumsschicht 261A gefolgt von einem Elektrodenmaterial 262A aufweist. Wie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, kann in komplexen Anwendungen die Gatedielektrikumsschicht 261A ein dielektrisches Material mit großem ε aufweisen und das Elektrodenmaterial 262A besitzt eine geeignete Austrittsarbeit, die beispielsweise auf der Grundlage einer geeigneten Austrittsarbeitsmetallsorte eingestellt ist. Ferner kann ein zweites halbleiterbasiertes Elektrodenmaterial 263 in Verbindung mit einer dielektrischen Deckschicht oder einem Deckschichtsystem 264 vorgesehen sein. Die Materialien 263, 262A, 261A werden durch eine Seitenwandbeschichtung oder Abstandshalterstruktur 265 eingeschlossen. Ferner ist eine weitere schwellwerteinstellende Halbleiterlegierung 204 so vorgesehen, dass eine gewünschte Schwellwertspannung erhalten wird. Der Transistor 250B umfasst eine Gateelektrodenstruktur 260B mit einer Gatedielektrikumsschicht 261B in Verbindung mit einem Elektrodenmaterial 262B und dem halbleiterbasierten Elektrodenmaterial 263, woran sich die dielektrische Deckschicht 264 anschließt. Wie ebenfalls zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, kann das dielektrische Material 261B, das eine dielektrische Komponente mit großem ε aufweisen kann, auch eine Metallsorte enthalten, um die gesamten elektronischen Eigenschaften einzustellen, und/oder eine derartige austrittsarbeitseinstellende Metallsorte kann in der Schicht 262B eingebaut sein. Ferner ist eine entsprechende Beschichtung oder Abstandshalter (nicht gezeigt) an Seitenwänden der Gateelektrodenstruktur 260B ausgebildet, während in der gezeigten Ausführungsform Beschichtungsmaterialien 265L noch nicht in eine entsprechende Abstandshalterstruktur strukturiert sind, etwa die Abstandshalterstruktur 265 der ersten Gateelektrodenstruktur 260A.
  • Zu beachten ist ferner, dass im Hinblick auf die Transistoren 250A, 250B und die entsprechenden Gateelektrodenstrukturen 260A, 260B auch die gleichen Kriterien gelten, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Insbesondere beträgt die Länge der Gateelektrodenstrukturen 260A, 260B in komplexen Anwendungen 40 nm und weniger.
  • Das in 7 gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, beispielsweise auf der Grundlage von Prozessen, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben sind. Beispielsweise werden nach einem geeigneten Begrenzen der aktiven Gebiete 202A, 202B durch das Vorsehen entsprechender Isolationsstrukturen (nicht gezeigt) die Gateelektrodenstrukturen 260A, 260B gemäß den Strukturierungsstrategien hergestellt, wie sie zuvor beschrieben sind. Daraufhin wird ein geeignetes Beschichtungsmaterial, etwa die Beschichtung 265L, vorgesehen und selektiv in die Struktur 260 verarbeitet, indem geeignete Ätztechniken in Verbindung mit einer Ätzmaske, etwa einer Lackmaske (nicht gezeigt) angewendet werden, so dass die Gateelektrodenstruktur 260B und das aktive Gebiet 202B abgedeckt sind. In dem entsprechenden Strukturierungsprozess können auch die Aussparungen 203 in dem aktiven Gebiet 202A so hergestellt werden, dass sie eine gewünschte Größe und Form besitzen. Wie ferner zuvor mit Bezug zu dem Bauelement 100 erläutert ist, wird bei Bedarf die Kanalhalbleiterlegierung 204 vor dem Herstellen der Gateelektrodenstrukturen 206a, 206b erzeugt. Als nächstes wird ein erster epitaktischer Aufwachsprozess 207 so ausgeführt, dass die Aussparungen 203 mit einem Halbleitermaterial 251 mit geeigneten Materialeigenschaften gemäß den Erfordernissen des Transistors 250A gefüllt werden. Beispielsweise wird das Material 251 als ein verformungsinduzierendes Halbleiterlegierungsmaterial so vorgesehen, dass eine gewünschte Art an Verformung in dem aktiven Gebiet 202A hervorgerufen wird. Z. B. wird Silizium/Germanium, Silizium/Germanium/Zinn und dergleichen auf einem Siliziumbasismaterial hergestellt, wodurch eine kompressive Verformung in dem aktiven Gebiet 202A hervorgerufen wird. In anderen Fällen wird eine Silizium/Kohlenstoffmaterialmischung so vorgesehen, dass eine Zugverformung hervorgerufen wird. Es sollte beachtet werden, dass das Material 251 mit variierender Materialeigenschaften beispielsweise im Hinblick auf die Konzentration der legierungsbildenden Sorten, den Grad der in-situ-Dotierung und dergleichen bereitgestellt werden kann. Ferner kann das Material 251 während des Prozesses 207 so gebildet werden, dass es sich bis zu einer gewünschten Höhe erstreckt, beispielsweise bis zu einer Höhe im Wesentlichen durch die Gatedielektrikumsschicht 261A vorgegeben ist. Durch geeignetes Einstellen des Höhenniveaus des Materials 251 können die gewünschten besseren Bedingungen für den Einbau der Drain- und Sourcedotierstoffsorten oder der Halo-Dotierstoffsorten während der weiteren Bearbeitung erreicht werden. Zu beachten ist, dass der Abscheideprozess 207 auf der Grundlage gut etablierter Prozessrezepte ausgeführt werden kann, wobei die dielektrische Deckschicht 264 in Verbindung mit der Abstandshalterstruktur 265 zuverlässig die empfindlichen Materialien 261A, 262A einschließen, während das aktive Gebiet 202B und die Gateelektrodenstruktur 260B durch die Schicht 265L maskiert sind, die somit als ein Hartmaskenmaterial zumindest während des Abscheideprozesses 207 dient.
  • 8 zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein Implantationsprozess 205 so ausgeführt, dass eine Dotierstoffsorte zur Erzeugung von Drain- und Sourceerweiterungsgebieten 252E in dem ersten aktiven Gebiet 202A eingebaut wird. In der gezeigten Ausführungsform wird der Implantationsprozess 205 in Anwesenheit der Maskenschicht 265L ausgeführt, die zuverlässig die Implantationssorte von einem Eindringen in das aktive Gebiet 202B und die Gateelektrodenstruktur 260B abhält. In anderen Fällen wird bei Bedarf eine zusätzliche Lackmaske vorgesehen, wenn die Dicke der Schicht 265L für den Implantationsprozess 205 als ungeeignet erachtet wird. In anderen anschaulichen Ausführungsformen wird ein weiterer Implantationsprozess 206 so ausgeführt, dass eine gegendotierende Sorte in Bezug auf die Erweiterungsgebiete 252E eingeführt wird, um damit in lokaler Weise die Wannendotierstoffkonzentration zu erhöhen. Beispielsweise werden entsprechende Halo-Gebiete 253 hergestellt, wenn dies für das Einstellen der gesamten Eigenschaften des Transistors 250A als erforderlich erachtet wird. Auch in diesem Falle kann die Schicht 265L als eine effiziente Implantationsmaske dienen.
  • 9 zeigt schematisch das Bauelement 200 gemäß einigen anschaulichen Ausführungsformen, in denen ein Ausheizprozess 208 so ausgeführt wird, dass die Dotierstoffsorte der Gebiete 252E und möglicherweise der Halo-Gebiete 253, falls diese vorgesehen sind, aktiviert wird, während gleichzeitig durch Implantation hervorgerufene Schäden verringert werden. Der Ausheizprozess 208 kann auf der Grundlage komplexer Ausheiztechniken durchgeführt werden, etwa durch lasergestützte Ausheizprozesse, durch blitzlichtbasierte Ausheizprozesse und dergleichen, während in anderen Fällen schnelle thermische (RTA) Prozesstechniken Anwendung finden, wobei dies von den gewünschten Grad an Dotierstoffdiffusion und dergleichen abhängt.
  • 10 zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 200 der Einwirkung einer weiteren Abscheideatmosphäre 209, um ein zweites Halbleitermaterial 251A auf dem ersten Halbleitermaterial 251 zu erzeugen. Der Abscheideprozess 209 kann als ein selektiver epitaktischer Aufwachsprozess ausgeführt werden, so dass die Deckschicht 264 und die Abstandshalterstruktur 265 und die Hartmaskenschicht 265L als effiziente Abscheidemasken dienen. Während des Abscheideprozesses 209 werden geeignete Materialeigenschaften des Halbleitermaterials 251A durch entsprechendes Steuern der Prozessparameter eingestellt. Beispielsweise wird das Material 251A als eine verformungsinduzierende Legierung zumindest teilweise vorgesehen, so dass die gesamte Verformungseffizienz verbessert wird, selbst wenn ein wesentlicher Teil des zweiten Halbleitermaterials 251A wieder entfernt wird. In anderen Fällen wird das Material 251A mit einer variierenden Materialzusammensetzung bereitgestellt, um damit den Leistungserfordernissen Rechnung zu tragen und auch um bessere Bedingungen während der weiteren Bearbeitung zu schaffen. Dazu wird zumindest ein Teil des Materials 251A in Form eines Siliziummaterials vorgesehen, wenn dies für die weitere Bearbeitung als geeignet erachtet wird. Ferner wird die Höhe des zweiten Halbleitermaterials 251A so festgelegt, dass ein gewisser Materialabtrag während der weiteren Bearbeitung kompensiert wird, um eine gewünschte endgültige Höhe des aktiven Gebiets 202A nach der Fertigstellung der grundlegenden Struktur der Transistoren 250A, 250B zu erreichen. Da ein entsprechender Materialverlust effizient durch Experimente in konventionellen Prozessstrategien bestimmt werden kann, kann eine geeignete Anfangshöhe des zweiten Bereichs 251A in Verbindung mit dem zuvor bereitgestellten Material 251 wirksam ermittelt werden. Daraufhin geht die weitere Bearbeitung weiter, indem die Schicht 265 entfernt wird, wenn beispielsweise ein geeignetes schützendes Beschichtungsmaterial noch an Seitenwänden der Gateelektrodenstrukturen 265B vorhanden ist, während in anderen Fällen die Schicht 265L in eine Abstandshalterstruktur strukturiert wird, etwa in eine Abstandshalterstruktur 265 in der ersten Gateelektrodenstruktur 260A. In diesem Falle kann die resultierende Abstandshalterstruktur effizient als ein Versatzabstandshalter zur Erzeugung von Drain- und Sourceerweiterungsgebieten in dem zweiten aktiven Gebiet 202B verwendet werden. Ferner wird während einer beliebigen geeigneten Phase die dielektrische Deckschicht oder Deckschichten 264 entfernt, beispielsweise ggf. auf der Grundlage eines Opferseitenwandabstandshalters, um den zuverlässigen Einschluss der empfindlichen Materialien 261A, 262A, 261B, 262B beizubehalten, wie dies auch zuvor erläutert ist. Ferner kann ein Materialverlust, der mit diesen Prozessen einhergeht, ein Teil des Materials 251A verbrauchen, ohne dass jedoch eine ausgeprägte Vertiefung hervorgerufen wird, wie dies in konventionellen Prozessstrategien der Fall ist.
  • 11 zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfassen die Gateelektrodenstrukturen 260A, 260B eine zusätzliche Abstandshalterstruktur 266, die verwendet werden kann, um weitere Drain- und Sourcedotierstoffe einzubauen, so dass tiefe Drain- und Sourcebereiche 252D erzeugt werden. Wie zuvor erläutert ist, kann der vorhergehende Fertigungsablauf einen signifikanten Materialverlust hervorrufen, der somit zu einer deutlich geringeren Höhe des zweiten Halbleitermaterials 251A führt, ohne dass jedoch ein signifikanter Verlust an Dotiermitteln der zuvor erzeugten Drain- und Sourceerweiterungsgebiete 252E stattfindet. Wie ferner zuvor erläutert ist, wird die Anfangshöhe des Materials 251A in geeigneter Weise so gewählt, dass keine unerwünschte Einkerbung des ersten Halbeitermaterials 251 stattfindet, während in anderen Fällen, wie dies gezeigt ist, zu einer gewissen Zusatzhöhe beibehalten wird, wenn dies für die gesamten Eigenschaften des Transistors 250A als geeignet erachtet wird. Es sollte beachtet werden, dass die tiefen Drain- und Sourcegebiete 252D auf der Grundlage gut etablierter Implantationstechniken unter Anwendung der Abstandshalterstruktur 266 erzeugt werden können, wobei auf Grund der geeignet positionierten Erweiterungsgebiete 252E eine geeignete Anbindung zwischen den Gebieten 252E und den tiefen Drain- und Sourcebereichen 252D erreicht wird, wodurch die gewünschten Drain- und Sourcegebiete 252 erzeugt werden. Folglich liefert das Material 251 möglicherweise in Verbindung mit dem Rest des Materials 251A eine gewünschte Transistorleistungsfähigkeit, beispielsweise im Hinblick auf eine gewünschte hohe Verformung 254S, die in einem Kanalgebiet 254 des Transistors 250A hervorgerufen wird.
  • In ähnlicher Weise hat der Transistor 250B darin ausgebildet die Drain- und Sourcegebiete 252, wobei ebenfalls ein gewisser Grad an Vertiefung 202R während der vorhergehenden Bearbeitung erzeugt worden sein kann, jedoch einen deutlich geringeren Einfluss auf das gesamte Transistorverhalten ausübt, da beispielsweise ein eingebettetes Halbleitermaterial in dem aktiven Gebiet 202B nicht vorgesehen ist, was im Falle des Transistors 250A einen deutlichen Einfluss auf das gesamte Transistorverhalten ausübt.
  • 12 zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen das erste Halbleitermaterial 251 selektiv in dem Transistor 250A hergestellt wird, das bewerkstelligt werden kann auf der Grundlage von Prozesstechniken, wie sie zuvor beschrieben sind. Ferner werden die Drain- und Sourceerweiterungsgebiete 252E in dem Transistor 250A bereitgestellt, möglicherweise in Verbindung mit dem Halo-Gebiet 253, falls dies erforderlich ist. In der gezeigten Fertigungsphase besitzen die Gateelektrodenstrukturen 260A, 260B im Wesentlichen den gleichen Aufbau im Hinblick auf die Abstandshalterstruktur 265 und die Deckschicht 264. Ferner sind in einigen Ausführungsformen Erweiterungsgebiete 252E und/oder Halo-Gebiete 253 auch in dem aktiven Gebiet 202B gebildet.
  • Das in 12 gezeigte Halbleiterbauelement 200 kann auf der Grundlage von Prozessstrategien hergestellt werden, wie sie auch zuvor zum Einbau des Materials 251 selektiv in dem aktiven Gebiet 202A beschrieben sind. Vor dem Einbau des Materials 251 wird jedoch die Abstandshalterstruktur 265 in der Gateelektrodenstruktur 260B möglicherweise zusammen mit der Abstandshalterstruktur 265 in der Gateelektrodenstruktur 260A erzeugt, und daraufhin wird eine geeignete Hartmaskenschicht 210 hergestellt, beispielsweise auf der Grundlage eines Oxidmaterials, eines Siliziumnitridmaterials und dergleichen, das dann selektiv über dem ersten aktiven Gebiet 202A entfernt wird. Somit dient die Hartmaskenschicht 210 als eine effiziente Abscheidemaske während des entsprechenden selektiven epitaktischen Aufwachsprozesses. Daraufhin werden die Erweiterungsgebiete 252E möglicherweise in Verbindung mit den Halo-Gebieten 253 hergestellt, indem ein geeignetes Maskierungsschema angewendet wird, wobei vor dem Erzeugen der Erweiterungsgebiete 252E und der Halo-Gebiete 253 in dem zweiten aktiven Gebiet 202B die Hartmaske 210 entfernt wird. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Hartmaske 210 als eine Implantationsmaske dient, um die Dotierstoffsorte in das aktive Gebiet 202A einzubauen, wie dies auch zuvor mit Bezug zu 7 erläutert ist, wodurch die Anzahl der erforderlichen Lithographieschritte verringert wird.
  • 13 zeigt schematisch das Halbleiterbauelement 200 während eines weiteren selektiven epitaktischen Aufwachsprozesses 211, in welchem der zweite Teil 251A über dem aktiven Gebiet 202A erzeugt wird, während ein Halbleitermaterial 251B über dem aktiven Gebiet 202B hergestellt wird, wobei die Materialien 251A, 251B eine geeignete Zusammensetzung besitzen, so dass effizient ein Materialverlust in beiden aktiven Gebieten 202A, 202B während der weiteren Bearbeitung kompensiert wird, ohne dass die gesamten Transistoreigenschaften negativ beeinflusst werden. Beispielsweise wird zumindest ein wesentlicher Anteil an Materialien 251A, 251B in Form eines Siliziummaterials vorgesehen, wodurch ähnliche Prozessbedingungen für beide Transistoren 250A, 250B geschaffen werden, ohne dass eine unerwünschte Verformung in dem aktiven Gebiet 202B hervorgerufen wird. In anderen Fällen wird zumindest während einer anfänglichen Phase des Abscheideprozesses 211 ein verformungsinduzierendes Material aufgebracht, das eine Verformungskomponente besitzt, die vorteilhaft ist für den Transistor 250A, während eine entsprechende Verformungskomponente zu einem ausgeprägten Grade in dem Transistor 250B während der Herstellung der tiefen Drain- und Sourcebereiche für den Transistor 250B entspannt wird, wenn die Dotierstoffsorte für die starke Dotierung eingebaut wird.
  • Nach dem Abscheiden der Materialien 251A, 251B kann folglich die weitere Bearbeitung fortgesetzt werden, indem die Deckschichten 264, beispielsweise auf der Grundlage eines Opferabstandshalters (nicht gezeigt) entfernt werden, wobei ein zugehöriger Materialverlust effizient durch die Materialien 251A, 251B kompensiert wird. Somit wird eine verbesserte Oberflächentopographie und somit ein besseres Transistorverhalten und eine höhere Gleichmäßigkeit für beide Transistoren 250A und 250B erreicht.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen der Materialverlust eines eingebetteten Halbleitermaterials, etwa eines verformungsinduzierenden Halbleitermaterials, effizient kompensiert wird, indem ein zweiter epitaktischer Aufwachsprozess nach dem Einbau der Dotierstoffsorte für Drain- und Sourceerweiterungsgebiete angewendet wird, um damit das erforderliche komplexe Dotierstoffprofil der Drain- und Sourcegebiete zu schaffen. Somit wird ein besseres Leistungsverhalten erreicht, beispielsweise indem die gesamte Verformungswirkung erhöht wird, ohne dass das komplexe Dotierstoffprofil der Drain- und Sourcegebiete beeinträchtigt wird.

Claims (18)

  1. Verfahren zur Herstellung eines Transistors, wobei das Verfahren umfasst: Bilden eines schwellwertspannungseinstellenden Halbleitermaterials (204) auf einem aktiven Gebiet (202A); Bilden einer Abstandshalterstruktur (265) an den Seiten einer Gateelektrodenstruktur (260A); Ausführen eines ersten epitaktischen Aufwachsprozesses (207) derart, dass ein erstes Halbleitermaterial (251) in Aussparungen (203), die in dem aktiven Gebiet (202A) ausgebildet sind, erzeugt wird; Implantieren von Drain- und Sourceerweiterungsgebieten (252E) in dem aktiven Gebiet (202A) in Anwesenheit der Gateelektrodenstruktur (260A), wobei das aktive Gebiet (202A) das erste Halbleitermaterial (251) aufweist; Ausführen eines zweiten epitaktischen Aufwachsprozesses (209) derart, dass ein zweites Halbleitermaterial (251A) über dem ersten Halbleitermaterial (251) erzeugt wird, nach dem Implantieren der Drain- und Sourceerweiterungsgebiete (252E); Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet (202A) durch Erzeugen tiefer Drain- und Sourcebereiche (252D) derart, dass diese mit den Drain- und Sourceerweiterungsgebieten (252E) verbunden sind; wobei sowohl der erste epitaktische Aufwachsprozess (207) als auch der zweite epitaktische Aufwachsprozess (209) jeweils mit der Abstandshalterstruktur (265) als Aufwachsmaske durchgeführt werden.
  2. Verfahren nach Anspruch 1, wobei das erste und/oder das zweite Halbleitermaterial (251, 251A) so erzeugt wird, dass eine Verformung in einem Kanalgebiet (254) des aktiven Gebiets (202A) hervorgerufen wird.
  3. Verfahren nach Anspruch 1, wobei Ausführen des ersten epitaktischen Aufwachsprozesses (207) umfasst: Steuern einer Füllhöhe in den Aussparungen (203) derart, dass diese Füllhöhe gleich oder kleiner ist als eine Höhe einer Gateisolationsschicht (261A) der Gateelektrodenstruktur (260A).
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden der Gateelektrodenstruktur durch Implementieren eines dielektrischen Materials mit großem ε in eine Gateisolationsschicht (261A) der Gateelektrodenstruktur (260A).
  5. Verfahren nach Anspruch 4, wobei das Bilden des schwellwertspannungseinstellenden Halbleitermaterials (204) auf dem aktiven Gebiet (202A) vor dem Bilden der Gateelektrodenstruktur (260A) erfolgt.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen eines Implantationsprozesses (206) derart, dass eine gegendotierende Sorte in das aktive Gebiet (202A) vor dem Ausführen des zweiten epitaktischen Aufwachsprozesses (209) eingeführt wird.
  7. Verfahren nach Anspruch 1, wobei Bilden der Drain- und Sourceerweiterungsgebiete (252E) das Verwenden einer p-Dotierstoffsorte umfasst.
  8. Verfahren nach Anspruch 5, wobei das schwellwertspannungseinstellende Halbleitermaterial (204) Silizium und Germanium aufweist.
  9. Verfahren nach Anspruch 1, wobei das erste und/oder das zweite Halbleitermaterial (251, 251A) Silizium und Germanium aufweisen.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Hartmaske (210, 265L) über einem zweiten aktiven Gebiet (202B) und einer zweiten Gateelektrodenstruktur (260B), die auf dem zweiten aktiven Gebiet (202B) gebildet ist, und Ausführen zumindest des ersten epitaktischen Aufwachsprozesses (207) in Anwesenheit der Hartmaske (210, 265L).
  11. Verfahren nach Anspruch 10, wobei Bilden der Drain- und Sourceerweiterungsgebiete (252E) in dem aktiven Gebiet (202A) umfasst: Verwenden der Hartmaske (210, 265L) als eine Implantationsmaske für das zweite aktive Gebiet (202B).
  12. Verfahren nach Anspruch 10, wobei Ausführen des zweiten epitaktischen Aufwachsprozesses (209) umfasst: Verwenden der Hartmaske (210, 265L) als eine Aufwachsmaske derart, dass eine Materialabscheidung über dem zweiten aktiven Gebiet (202B) unterdrückt wird.
  13. Verfahren mit: Bilden einer ersten Gateelektrodenstruktur (260A) auf einem ersten aktiven Gebiet (202A), das ein schwellwertspannungseinstellendes Halbleitermaterial (204) aufweist, und einer zweiten Gateelektrodenstruktur (260B) auf einem zweiten aktiven Gebiet (202B); Bilden einer Abstandshalterstruktur (265) an den Seiten der Gateelektrodenstruktur (260A); Bilden eines ersten Halbleitermaterials (251) in Aussparungen (203), die in dem ersten aktiven Gebiet (202A) gebildet sind, während das zweite aktive Gebiet (202B) und die zweite Gateelektrodenstruktur (260B) mit einer Hartmaske (210, 265L) abgedeckt sind; Implantieren von Drain- und Sourceerweiterungsgebieten (252E) in dem ersten aktiven Gebiet (202A) nach dem Bilden des ersten Halbleitermaterials (251); und Bilden eines zweiten Halbleitermaterials (251a, 251B) über dem ersten Halbleitermaterial (251) nach dem Implantieren der Drain- und Sourceerweiterungsgebiete (252E) in dem ersten aktiven Gebiet (202A); wobei sowohl Bilden des ersten Halbleitermaterials (251) als auch Bilden des zweiten Halbleitermaterials (251a, 251B) jeweils mit der Abstandshalterstruktur (265) als Aufwachsmaske durchgeführt werden.
  14. Verfahren nach Anspruch 13, wobei das zweite Halbleitermaterial (251A) unter Anwendung der Hartmaske (210, 265L) als eine Abscheidemaske hergestellt wird.
  15. Verfahren nach Anspruch 13, wobei Bilden des zweiten Halbleitermaterials (251a, 251B) umfasst: Bilden des zweiten Halbleitermaterials (251B) auf dem zweiten aktiven Gebiet (202B).
  16. Verfahren nach Anspruch 13, wobei die erste Gateelektrodenstruktur (260A) so hergestellt wird, dass diese eine erste Austrittsarbeitsmetallsorte aufweist, und wobei die zweite Gateelektrodenstruktur (260B) so hergestellt wird, dass diese eine zweite Austrittsarbeitsmetallsorte aufweist, die sich von der ersten Austrittsarbeitsmetallsorte unterscheidet.
  17. Verfahren nach Anspruch 13, das ferner umfasst: Ausführen eines Halo-Implantationsprozesses (206) vor dem Bilden des zweiten Halbleitermaterials (251a, 251B).
  18. Verfahren nach Anspruch 13, wobei das erste Halbleitermaterial (251) so erzeugt wird, dass es eine Verformung in einem Kanalgebiet (254) des ersten aktiven Gebiets (202A) hervorruft.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101500846B1 (ko) * 2013-07-23 2015-03-16 씨제이제일제당 (주) 천연 소고기 풍미 조미소재의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192232A1 (en) * 2005-02-25 2006-08-31 Atsuhiro Ando Semiconductor device and method of manufacturing semiconductor device
US20070093033A1 (en) * 2005-10-24 2007-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
US20070187767A1 (en) * 2006-02-13 2007-08-16 Kabushiki Kaisha Toshiba Semiconductor device including misfet
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US20080308872A1 (en) * 2007-06-14 2008-12-18 International Business Machines Corporation Cmos transistors with differential oxygen content high-k dielectrics
US20090039388A1 (en) * 2007-08-07 2009-02-12 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a condensation process
DE102009010883A1 (de) * 2009-02-27 2010-09-02 Advanced Micro Devices, Inc., Sunnyvale Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der Transistorherstellung mittels eines Zwischenoxidationsprozesses
DE102009015748A1 (de) * 2009-03-31 2010-10-21 Globalfoundries Dresden Module One Llc & Co. Kg Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE434831T1 (de) * 2000-04-12 2009-07-15 Nxp Bv Herstellungsverfahren für halbleiterbauelement
US20050274978A1 (en) * 2004-05-27 2005-12-15 Antoniadis Dimitri A Single metal gate material CMOS using strained si-silicon germanium heterojunction layered substrate
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192232A1 (en) * 2005-02-25 2006-08-31 Atsuhiro Ando Semiconductor device and method of manufacturing semiconductor device
US20070093033A1 (en) * 2005-10-24 2007-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
US20070187767A1 (en) * 2006-02-13 2007-08-16 Kabushiki Kaisha Toshiba Semiconductor device including misfet
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US20080308872A1 (en) * 2007-06-14 2008-12-18 International Business Machines Corporation Cmos transistors with differential oxygen content high-k dielectrics
US20090039388A1 (en) * 2007-08-07 2009-02-12 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a condensation process
DE102009010883A1 (de) * 2009-02-27 2010-09-02 Advanced Micro Devices, Inc., Sunnyvale Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der Transistorherstellung mittels eines Zwischenoxidationsprozesses
DE102009015748A1 (de) * 2009-03-31 2010-10-21 Globalfoundries Dresden Module One Llc & Co. Kg Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren

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