DE102011090170B4 - Verfahren zur Herstellung von Metallgatestapeln mit großem ε mit erhöhter Integrität durch Herstellen von STI-Gebieten nach den Gatemetallen - Google Patents

Verfahren zur Herstellung von Metallgatestapeln mit großem ε mit erhöhter Integrität durch Herstellen von STI-Gebieten nach den Gatemetallen Download PDF

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Abstract

Verfahren mit:
Bilden eines Gatedielektrikumsmaterials und eines ersten Gateelektrodenmaterials auf einer Halbleiterschicht eines Halbleiterbauelements;
Bilden eines Isolationsgebiets in der Halbleiterschicht derart, dass aktive Gebiete in der Halbleiterschicht lateral begrenzt werden, wobei das Isolationsgebiet sich durch das Gatedielektrikumsmaterial und das erste Gateelektrodenmaterial hindurch erstreckt und diese lateral begrenzt,;
Bilden eines zweiten Gateelektrodenmaterials über dem aktiven Gebiet und über dem ersten Gateelektrodenmaterial und über dem Isolationsgebiet; und
Bilden von Gateelektrodenstrukturen zumindest aus dem zweiten Gateelektrodenmaterial, dem Gatedielektrikumsmaterial und dem ersten Gateelektrodenmaterial derart, dass laterale Endebereiche des zweiten Gateelektrodenmaterials über dem Isolationsgebiet liegen und laterale Endbereiche des ersten Gateelektrodenmaterials und des Gatedielektrikummaterials von dem Isolationsgebiet lateral begrenzt werden, wobei eine Gatelänge eingestellt wird und während eines separaten Lithographie- und Strukturierungsprozesses eine erforderliche Gatebreite.

Description

  • Gebiet der vorliegenden Erfindung
  • Generell betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit aufwendigen Transistorelementen, die Gatestrukturen mit einem Gatedielektrikumsmaterial mit großem ε und einem metallenthaltenden Elektrodenmaterial aufweisen, die in einer frühen Fertigungsphase vorgesehen werden.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht es notwendig, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau vorgesehen wird. In einer großen Vielzahl an integrierten Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die das Leistungsvermögen der integrierten Schaltung ganz wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechniken aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die CMOS-Technik eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technik werden Millionen an Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und aus einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das zwischen den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Beweglichkeit der Ladungsträger in dem Kanalgebiet ab.
  • Die stetige Reduzierung der kritischen Abmessungen von Transistorelementen hat zu einer Gatelänge in Feldeffekttransistoren von 50 nm und deutlich weniger geführt, wodurch komplexe Halbleiterbauelemente bereitgestellt werden, die ein verbessertes Leistungsvermögen und eine erhöhte Packungsdichte besitzen. Die Zunahme des elektrischen Leistungsvermögens der Transistoren ist eng mit einer Verringerung der Kanallänge verknüpft, die zu einem erhöhten Durchlassstrom und einer größeren Schaltgeschwindigkeit der Feldeffekttransistoren führt. Andererseits ist jedoch die Verringerung der Kanallänge mit einer Reihe von Problemen im Hinblick auf die Kanalsteuerbarkeit und die statischen Leckströme dieser Transistoren verknüpft. Es ist gut bekannt, dass Feldeffekttransistoren mit einem sehr kurzen Kanal eine größere kapazitive Kopplung zwischen der Gateelektrodenstruktur und dem Kanalgebiet erfordern, um die gewünschte statische und dynamische Stromsteuerbarkeit bereitzustellen. Typischerweise wird die kapazitive Kopplung erhöht, indem die Dicke des Gatedielektrikumsmaterials reduziert wird, das typischerweise auf der Grundlage eines Siliziumdioxidbasismaterials möglicherweise in Verbindung mit einer Stickstoffsorte auf Grund der günstigen Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche hergestellt wird. Beim Einrichten einer Kanallänge der oben genannten Größenordnung erreicht jedoch die Dicke des siliziumdioxidbasierten Gatedielektrikumsmaterials Werte von 1,5 nm und weniger, was wiederum zu ausgeprägten Leckströmen auf Grund eines direkten Tunnelns der Ladungsträger durch das sehr dünne Gatedielektrikumsmaterial führen kann. Da die exponentielle Zunahme der Leckströme bei einer weiteren Verringerung der Dicke von siliziumdioxidbasierten Gatedielektrikumsmaterialien nicht mit dem thermischen Entwurfsleistungsanforderungen verträglich ist, sind andere Mechanismen entwickelt worden, um das Transistorleistungsverhalten weiter zu verbessern und/oder die gesamten Transistorabmessungen zu reduzieren.
  • Beispielsweise kann durch Erzeugen einer gewissen Verformungskomponente in dem Kanalgebiet von siliziumbasierten Transistorelementen die Ladungsträgerbeweglichkeit und somit die Gesamtleitfähigkeit des Kanals erhöht werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. einer (100) Oberflächenorientierung, wobei die Kanallängsrichtung entlang einer <110> äquivalenten Richtung ausgerichtet ist, kann eine Zugverformung in der Stromflussrichtung die Leitfähigkeit von Elektronen verbessern, wodurch das Transistorleistungsvermögen von n-Kanaltransistoren verbessert wird. Andererseits kann das Erzeugen einer kompressiven Verformung in der Stromflussrichtung die Beweglichkeit von Löchern erhöhen und kann somit eine bessere Leitfähigkeit für p-Kanaltransistoren ergeben. Es wurden daher viele verformungsinduzierende Mechanismen in der Vergangenheit entwickelt, wobei „interne” verformungsinduzierende Quellen, etwa ein eingebettetes verformungsinduzierendes Halbleitermaterial, sich als sehr effiziente verformungsinduzierende Mechanismen erwiesen haben. Beispielsweise wird häufig der Einbau einer kompressiven verformungsinduzierenden Silizium/Germanium-Legierung in die Drain- und Sourcebereiche von p-Kanaltransistoren angewendet, um das Leistungsverhalten dieser Transistoren zu verbessern. Aus diesem Grunde werden in einer frühen Fertigungsphase Aussparungen in dem aktiven Gebiet lateral benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren durch eine Abstandshalterschicht und eine Lackmaske abgedeckt sind. Diese Aussparungen werden nachfolgend mit der Silizium/Germanium-Legierung auf der Grundlage selektiver epitaktischer Aufwachstechniken wieder aufgefüllt. Während des Ätzprozesses zur Herstellung der Aussparungen und während des nachfolgenden epitaktischen Aufwachsprozesses muss die Gateelektrode des p-Kanaltransistors eingeschlossen bzw. eingekapselt werden, um nicht in unerwünschter Weise empfindliche Materialien der Gateelektrodenstruktur, etwa ein siliziumbasiertes Elektrodenmaterial der Einwirkung der Prozessumgebung zur Herstellung der Aussparungen und zum selektiven Aufwachsen der Silizium/Germanium-Legierung auszusetzen. Daraufhin werden die Gateelektrodenstrukturen freigelegt und die weitere Bearbeitung wird fortgesetzt, indem Drain- und Sourcegebiete gemäß einer geeigneten Prozessstrategie hergestellt werden.
  • Grundsätzlich ist der zuvor beschriebene verformungsinduzierende Mechanismus ein sehr effizientes Konzept zur Verbesserung des Transistorleistungsverhaltens von p-Kanaltransistoren, wobei die Wirksamkeit der schließlich erreichten Verformung in dem Kanalgebiet des Transistors jedoch stark von dem internen Verformungspegel der Halbleiterlegierung und von dem lateralen Abstand dieses Materials zu dem Kanalgebiet abhängt. Typischerweise ist die Materialzusammensetzung der verformungsinduzierenden Halbleiterlegierung durch die aktuell verfügbaren aufwendigen selektiven epitaktischen Abscheiderezepte beschränkt, die in dem Falle einer Silizium/Germanium-Legierung gegenwärtig keine Germaniumkonzentrationen von wesentlich mehr als ungefähr 30 Atomprozent zulassen. Folglich erfordert eine weitere Verbesserung der gesamten Verformung in dem Kanalgebiet eine Verringerung des lateralen Abstands der Silizium/Germanium-Legierung zu dem Kanalgebiet, so dass jegliche schützende Abstandshalterstrukturen mit einer reduzierten Breite vorgesehen werden müssen.
  • Zusätzlich zur Bereitstellung von verformungsinduzierenden Mechanismen in Feldeffekttransistoren werden auch komplexe Gateelektrodenmaterialien vorgeschlagen, um die Beschränkungen konventioneller siliziumdioxid/polysiliziumbasierter Gateelektrodenstrukturen zu überwinden. Zu diesem Zweck wird das siliziumdioxidbasierte Gatedielektrikumsmaterial zumindest teilweise durch ein sogenanntes dielektrisches Material mit großem ε, d. h. ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder höher ersetzt, das zu einer gewünschten höheren Kapazität zwischen der Gateelektrode und dem Kanalgebiet führt, wobei dennoch eine gewisse minimale physikalische Dicke so bereitgestellt wird, dass die resultierenden Leckströme auf einem akzeptablen Niveau bleiben. Zu diesem Zweck sind viele dielektrische Materialien, etwa hafniumoxidbasierte Materialien, Zirkonoxid, Aluminiumoxid und dergleichen verfügbar und können in komplexen Gateelektrodenstrukturen verwendet werden. Ferner wird das Polysiliziummaterial zumindest in der Nähe des Gatedielektrikumsmaterials ggf. ersetzt, da typischerweise Polysilizium eine Ladungsträgerverarmung in der Nähe des Gatedielektrikumsmaterials zeigt, und dies die wirksame Kapazität verringern kann. Ferner ist ggf. in komplexen Gatedielektrikumsmaterialien mit großem ε die Austrittsarbeit standardmäßiger Polysiliziummaterialien, die durch ein entsprechendes Dotieren erreicht werden, nicht mehr ausreichend, um die erforderlichen elektronischen Eigenschaften des Gateelektrodenmaterials bereitzustellen, so dass eine gewünschte Schwellwertspannung der betrachteten Transistoren erreicht wird. Aus diesem Grunde werden spezielle austrittsarbeitseinstellende Metallsorten, etwa Aluminium, Lanthan und dergleichen typischerweise in das Gatedielektrikumsmaterial und/oder in ein geeignetes Elektrodenmaterial eingebaut, um eine gewünschte Austrittsarbeit zu erhalten und auch um die Leitfähigkeit des Gateelektrodenmaterials zumindest in der Nähe des Gatedielektrikumsmaterials zu erhöhen.
  • Es wurden daher eine Reihe aufwendiger Prozessstrategien entwickelt, wobei in einigen vielversprechenden Vorgehensweisen die komplexen Gatematerialien, etwa ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial möglicherweise in Verbindung mit einer austrittsarbeitseinstellenden Metallsorte in einer frühen Fertigungsphase im Zusammenhang mit einem Polysiliziummaterial bereitgestellt werden, wodurch auch für ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien für die Herstellung modernster Feldeffekttransistoren gesorgt ist. Es erweist sich jedoch, dass ein zuverlässiger Einschluss des empfindlichen Materialsystems, das das dielektrische Material mit großem ε und das metallenthaltende Elektrodenmaterial enthält, sichergestellt werden muss, um eine Verschiebung der Schwellwertspannung oder andere Variabilitäten der komplexen Metallgateelektrodenstrukturen mit großem ε zu vermeiden.
  • In einem Versuch, das Leistungsvermögen komplexer Feldeffekttransistoren weiter zu verbessern, ist auch vorgeschlagen worden, aufwendige Metallgateelektrodenstrukturen mit großem ε mit einem verformungsinduzierenden Mechanismus, beispielsweise durch das Einbauen einer verformungsinduzierenden Halbleiterlegierung in den aktiven Gebieten der Transistoren, zu kombinieren. In diesem Falle muss die Einkapselung der Gateelektrodenstruktur des Transistors auf der Grundlage entgegengesetzter Anforderungen eingerichtet werden. Einerseits muss der Einschluss der Gateelektrodenstruktur die Integrität des empfindlichen Materialsystems beispielsweise vor, während und nach dem Einbau des verformungsinduzierenden Halbleitermaterials sicherstellen, und andererseits ist eine reduzierte Dicke jeglicher schützender Abstandshalterelemente, etwa in Form eines siliziumnitridbasierten Materials, im Hinblick auf eine Verbesserung der Wirksamkeit des verformungsinduzierenden Mechanismus einzurichten. Folglich wird typischerweise ein Kompromiss zwischen der Dicke der Abstandshalterelemente und dem Zuwachs in Leistungsvermögen in komplexen Transistoren angewendet.
  • Bei einer weiteren Reduzierung der Größe von Transistorelementen werden jedoch ansteigende Ausbeuteverluste beobachtet, wenn Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden, wobei man annimmt, dass dies durch eine nicht ausreichende Einkapselung insbesondere der empfindlichen Gatemetallmaterialien hervorgerufen wird, selbst wenn eine Beschichtungsbreite angewendet wird, die noch mit den gesamten Entwurfsregeln verträglich ist. Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass insbesondere die ausgeprägte Topographie von Isolationsgebieten in der Nähe von aktiven Gebieten einen wesentlichen Einfluss auf Gateausfallmechanismen ausübt, wie dies detaillierter mit Bezug zu den 1a bis 1d beschrieben ist.
  • 1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100 oder dessen geometrische Gestaltung bzw. Layout entsprechend einer Fertigungsphase, in der Gateelektrodenstrukturen so hergestellt sind, dass sie sich über aktive Gebiete und Isolationsgebiete des Bauelements 100 erstrecken. In dem gezeigten Beispiel sind aktive Gebiete 102a, 102b, 102c, 102d vorgesehen, wie sie für eine spezielle geometrische Gestaltung erforderlich sind, wobei beispielsweise die aktiven Gebiete 102a, 102b p-Kanaltransistoren bzw. n-Kanaltransistoren entsprechen. In ähnlicher Weise entsprechen die aktiven Gebiet 102c, 102d einem p-Kanaltransistor bzw. einen n-Kanaltransistor. Ferner repräsentieren, wie gezeigt, Gateelektrodenstrukturen 160a, 160b gemeinsame Gateelektrodenstrukturen für Transistoren, die in und über den aktiven Gebieten 102a, 102b herzustellen sind, während entsprechende Gateelektrodenstrukturen 160c, 160d über den zugehörigen aktiven Gebieten ausgebildet sind und sich über das Isolationsgebiet 102i erstrecken, wie dies für den gesamten geometrischen Aufbau erforderlich ist. In komplexen Halbleiterbauelementen sind ferner mehrere Platzhaltergates erforderlich, beispielsweise im Hinblick auf das Verbessern der gesamten Prozessbedingungen, wenn die Gateelektrodenstrukturen 160a, ..., 160d strukturiert werden, während in anderen Fällen restriktive Layoutanforderungen das Vorsehen von Gateelektrodenleitungen notwendig machen, die in geringem Abstand zu einem oder mehreren aktiven Gebieten verlaufen, wie dies beispielsweise im Fall einer Gateelektrodenstruktur 160i gezeigt ist, die sich entlang der aktiven Gebiete 102a, 102b erstreckt. Die aktiven Gebiete 102a, ..., 102d werden typischerweise auf der Grundlage gut etablierter Prozessstrategien hergestellt, wozu die Herstellung geeigneter Gräben in einer Halbleiterschicht gehört, um schließlich das Isolationsgebiet 102i herzustellen, das somit die diversen aktiven Gebiete 102a, ..., 102d lateral begrenzt. In komplexen Halbleiterbauelementen wird häufig beobachtet, dass in Übergangsbereichen zwischen einem aktiven Gebiet und einem Isolationsgebiet eine ausgeprägte Oberflächentopographie, d. h. eine Absenkung des Isolationsgebiets erzeugt wird, was einen wesentlichen Einfluss auf die weitere Bearbeitung des Bauelements ausüben kann, wenn beispielsweise Gateelektrodenstrukturen hergestellt werden, wenn ein verformungsinduzierendes Halbleitermaterial in Bereiche der aktiven Gebiete eingebaut wird und dergleichen. Beispielsweise sind insbesondere Endbereiche 160e der Gateelektrodenstrukturen 160a, ..., 160d an oder in unmittelbarer Nähe zu einem derartigen abgesenkten Bereich in den Isolationsgebieten 102i ausgebildet. Folglich unterliegen derartige Bereiche, die als 120e angegeben sind, ausgeprägten Gateausfällen, beispielsweise im Hinblick auf eine nicht ausreichende Einkapselung empfindlicher Materialien und dergleichen. In ähnlicher Weise kann auch ein Randbereich 120l als ein kritisches Gebiet erkannt werden, da auch in diesem Bereich eine ausgeprägte Absenkung oder eine Oberflächentopographie des Isolationsgebiets 102i beobachtet wird, wodurch auch beispielsweise die Gateelektrodenstruktur 160i beeinflusst ist. Für die gemeinsamen Gateelektrodenstrukturen 160a, 160b ist auch ein Zwischengebiet 120ii, d. h. der Bereich der Gateelektrodenstrukturen 160a, 160b, in welchem die Gateelektrodenstrukturen sich von einer p-artigen Elektrodenstruktur in eine n-artige Elektrodenstruktur „ändert”, ebenfalls ein kritischer Bereich im Hinblick auf Gateausfälle.
  • 1b zeigt schematisch eine Querschnittsansicht des Bauelements 100 gemäß einem Schnitt, der in 1a als lb gekennzeichnet ist. Wie gezeigt, ist eine Halbleiterschicht 102, etwa in Form eines Siliziummaterials und dergleichen, über einem Substrat 101 ausgebildet und weist mehrere aktive Gebiete, beispielsweise das aktive Gebiet 102a, auf, das lateral durch das Isolationsgebiet 102i begrenzt ist. Wie zuvor erläutert ist, wird typischerweise eine ausgeprägte Absenkung, die als 102r bezeichnet ist, in der Nähe des aktiven Gebiets 102a beobachtet. Folglich ist die Gateelektrodenstruktur 160i (siehe auch 1a), die einen geringen lateralen Abstand zu dem aktiven Gebiet 102a erfordert, zumindest teilweise in der Absenkung 102r ausgebildet, wodurch die Wahrscheinlichkeit erhöht wird, dass Gateausfälle und/oder Prozessungleichmäßigkeiten während der weiteren Bearbeitung auftreten. Die Gateelektrodenstrukturen 160a, 160i besitzen grundsätzlich den gleichen Aufbau und weisen ein Gatedielektrikumsmaterial 161 auf, das ein dielektrisches Material mit großem ε, etwa Hafniumoxid, und dergleichen, aufweisen kann, woran sich ein metallenthaltendes Elektrodenmaterial 162 anschließt, das auch typischerweise eine Austrittsarbeitsmetallsorte, etwa Aluminium und dergleichen, enthält. Ferner ist typischerweise ein halbleiterbasiertes Elektrodenmaterial 163, etwa Silizium, über dem Elektrodenmaterial 162 ausgebildet, woran sich eine dielektrische Deckschicht oder ein Schichtsystem 165 anschließt, das typischerweise aus Siliziumnitrid und dergleichen aufgebaut ist. Häufig müssen die elektronischen Eigenschaften zumindest einiger aktiver Gebiete auf der Grundlage eines zusätzlichen speziellen Halbleitermaterials eingestellt werden, das durch 103 angegeben ist, und das in Form einer Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung mit einer speziellen Materialzusammensetzung und Dicke bereitgestellt wird. Beispielsweise wird ein Silizium/Germaniummaterial häufig in aktiven Gebieten von p-Kanaltransistoren verwendet, um eine erforderliche Bandlückenverschiebung im Hinblick auf n-Kanaltransistoren in Verbindung mit komplexen Metallgateelektrodenstrukturen mit großem ε einzustellen. Folglich kann das Vorsehen der Halbleiterlegierung 103 als Teil des aktiven Gebiets 102a in selektiver Weise ebenfalls zu einer ausgeprägteren Topographie zwischen dem aktiven Gebiet 102a und dem Isolationsgebiet 102i beitragen. Wie zuvor erläutert ist, müssen das Material 161 und insbesondere das Material 162 eingeschlossen werden, um eine unerwünschte Verschiebung von Materialeigenschaften und somit von Eigenschaften der resultierenden Transistoren zu vermeiden, wobei dies typischerweise erreicht wird, indem eine Beschichtung oder ein Abstandshalter 164, der beispielsweise aus Siliziumnitrid aufgebaut ist, vorgesehen wird. Wie ferner zuvor erläutert ist, kann eine Breite des Abstandshalters 164 nicht beliebig vergrößert werden, da eine größere Abstandshalterbreite wesentlich die weitere Bearbeitung und insbesondere die schließlich erreichten Transistoreigenschaften etwa im Hinblick auf laterale Dotierstoffprofile der Drain- und Sourcegebiete, im Hinblick auf den lateralen Abstand des verformungsinduzierenden Halbleitermaterials, das in zuminderst einige der aktiven Gebiete einzubauen ist, und dergleichen, beeinflusst. Auf Grund der ausgeprägten Absenkung des Isolationsgebiets 102i in der Nähe des aktiven Gebiets 102a kann jedoch ein geringerer Grad an Einkapselung oder sogar ein freiliegender Bereich der Materialien 161, 162 auftreten, wodurch ausgeprägte Gateausfälle und/oder Prozessungleichmäßigkeiten auftreten können.
  • 1c zeigt schematisch das Bauelement 100 gemäß einer Querschnittsansicht, die in 1a als lc angegeben ist. Wie gezeigt, erstreckt sich die Gateelektrodenstruktur 160b mit ihrem Endbereich 160e in die Vertiefung 102r, wodurch eine nicht ausreichende Einkapselung der Materialien 161 und 162 durch die Beschichtung oder den Abstandshalter 164 hervorgerufen werden kann, wie dies in 1c gezeigt ist.
  • Auf Grund der abgesenkten Konfiguration des Isolationsgebiets 102i wird folglich eine gewisse Wahrscheinlichkeit der „Fußbildung” der Gateelektrodenstrukturen während der Prozesssequenz zum Strukturieren der Gateelektrodenstrukturen hervorgerufen, was zu einem dünneren Beschichtungsmaterial führen kann, das die Seitenwandbereiche der Materialien 161 und 162 abdeckt, oder ein oder beide Materialien sogar freigelegt werden trotz des Abstandshalters 164, wie dies beispielsweise in den 1b und 1c gezeigt ist.
  • Das in den 1b und 1c gezeigte Halbleiterbauelement 100 wird typischerweise auf der Grundlage der folgenden Prozessstrategie hergestellt. Das Isolationsgebiet 102i wird in der Halbleiterschicht auf der Grundlage komplexer Lithographie-, Ätz-, Abscheide-, Ausheiz-, Einebnungs- und Entfernungstechniken hergestellt, um dabei Gräben in der Schicht 102 zu erzeugen und nachfolgend die Gräben mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid und dergleichen, zu füllen. Daraufhin werden die elektronischen Eigenschaften der aktiven Gebiete eingestellt, indem etwa geeignete Wannendotierstoffsorten unter Anwendung gut etablierter Maskierungsschemata eingebaut werden. Als nächstes wird die Prozesssequenz typischerweise angewendet, in der selektiv das Material 103 bereitgestellt wird, beispielsweise in den aktiven Gebieten von p-Kanaltransistoren, wobei typischerweise die Herstellung einer Hartmaskenmaterialschicht, etwa einer Siliziumdioxidmaterialschicht, enthalten ist, die selektiv von den aktiven Gebieten von p-Kanaltransistoren, etwa von dem aktiven Gebiet 102a, entfernt wird. Daraufhin wird ein selektiver Aufwachsprozess angewendet, in welchem das Abscheiden der gewünschten Halbleiterlegierung auf freiliegende Siliziumoberflächenbereiche beschränkt wird, während eine ausgeprägte Materialabscheidung auf dielektrischen Oberflächenbereichen unterdrückt ist. Danach wird die Aufwachsmaske von den aktiven Gebieten entfernt und die weitere Bearbeitung geht weiter, indem die Gateelektrodenstrukturen erzeugt werden. Zu beachten ist jedoch, dass die Prozesssequenz zur Herstellung des Hartmaskenmaterials und das selektive Abscheiden, das zusätzliche Reinigungsprozesse und dergleichen enthalten kann, wesentlich die Erzeugung der Vertiefungen 102r insbesondere in der Nähe der aktiven Gebiete von p-Kanaltransistoren fördern. Die Strukturierung der Gateelektrodenstrukturen wird typischerweise bewerkstelligt, indem das Gatedielektrikumsmaterial 161 und geeignete Elektrodenmaterialien in Form der Schicht 162 hergestellt werden, wobei dieses typischerweise mit unterschiedlichen Eigenschaften für p-Kanaltransistoren und n-Kanaltransistoren oder generell für unterschiedliche Transistorarten bereitgestellt wird, wodurch ebenfalls eine Reihe von Abscheide- und Strukturierungsprozessen notwendig ist. Daraufhin wird das Siliziummaterial 163 in Verbindung mit der Deckschicht 165 abgeschieden und strukturiert auf der Grundlage einer geeigneten Strukturierungsstrategie, indem beispielsweise eine Doppelbelichtungs-/Doppelätzstrategie zum Strukturieren des Materials 165 angewendet wird, das dann effizient als eine Hartmaske zum Ätzen durch die Materialien 162 und 161 auf der Grundlage gut etablierter Ätzrezepte verwendet wird. Als nächstes wird der Abstandshalter 164 hergestellt durch Abscheiden von beispielsweise einer Siliziumnitridschicht unter Anwendung gut bekannter Abscheidetechniken und durch Strukturieren der Schicht in die Abstandshalterelemente 164, wobei die Strukturierung in unterschiedlichen Prozessphasen für unterschiedliche Transistorarten ausgeführt werden kann, wenn beispielsweise selektiv ein verformungsinduzierendes Halbleitermaterial in einige der aktiven Gebiete eingebaut wird.
  • 1d zeigt schematisch eine Querschnittsansicht des Bauelements 100 gemäß dem Schnitt ld in 1a, wobei die Gateelektrodenstruktur 160b somit eine gemeinsame Gateelektrodenstruktur repräsentiert, die das aktive Gebiet 102a eines p-Kanaltransistors mit dem aktiven Gebiet 102b eines n-Kanaltransistors verbindet. In der gezeigten Fertigungsphase ist die Gateelektrodenstruktur 160b bereits entsprechend den Bauteilerfordernissen strukturiert, und eine Abstandshalterschicht 164s ist so vorgesehen, dass die empfindlichen Materialien 161, 162 eingeschlossen sind, wie dies zuvor erläutert ist. In komplexen Vorgehensweisen, wie dies bereits zuvor erläutert ist, wird die Abstandshalterschicht 164s unterschiedlich über den aktiven Gebieten 102a, 102b strukturiert, wenn beispielsweise ein verformungsinduzierendes Material in das aktive Gebiet 102a einzubauen ist. In diesem Falle wird eine spezielle Ätzmaske 121b zum Abdecken des aktiven Gebiets 102b und eines entsprechenden Bereichs der Gateelektrodenstruktur 160b verwendet, während das Bauelement 100 der Einwirkung einer reaktiven Ätzatmosphäre unterliegt. Daraufhin wird die Bearbeitung fortgesetzt, indem beispielsweise in das aktive Gebiet 102a geätzt wird und darin ein verformungsinduzierendes Halbleitermaterial und dergleichen hergestellt wird. In einer weiter fortgeschrittenen Fertigungsphase wird die Abstandshalterschicht 164s auch über dem aktiven Gebiet 102b in Abstandshalterelemente strukturiert, wodurch eine weitere Maske 121a erforderlich ist, um die zuvor hergestellten Abstandshalterelemente, die benachbart zu und über dem aktiven Gebiet 102a hergestellt sind, zu schützen. Wenn jedoch ein gewisser Grad an Fehljustierung, wie dies durch 121o bezeichnet ist, hervorgerufen wird, kann ein Teil der Abstandshalterschicht 164s der Einwirkung der entsprechenden reaktiven Ätzatmosphäre zweimal unterliegen, wodurch die Abstandshalterdicke über dem Isolationsgebiet 102i zwischen den aktiven Gebieten 102b, 102a deutlich verringert wird. Während der weiteren Bearbeitung kann somit diese unzureichende Einkapselung zu einem ausgeprägten Materialabtrag insbesondere der Schicht 162 führen, wobei dies beispielsweise durch äußerst effiziente Reinigungsrezepte unter Anwendung von SPM/APM hervorgerufen werden kann, was zu Gateausfällen und dergleichen führen kann. Generell kann das Entfernen eines Teils der Schicht 162 in Bereichen von Gateelektrodenstrukturen, die über den Isolationsgebieten 102i ausgebildet sind, zu einer geringeren mechanischen Stabilität beitragen, was wiederum eine Materialablösung und dergleichen während der weiteren Bearbeitung hervorrufen kann.
  • Wie aus 1d ersichtlich ist, führt die Absenkung des Isolationsgebiets 102i zumindest in der Nähe der aktiven Gebiete 102b, effektiv zu einem „dreidimensionalen” Kanal, insbesondere in dem aktiven Gebiet 102a auf Grund des Vorsehens des zusätzlichen Halbleitermaterials 103, da zusätzlich zur Oberfläche der aktiven Gebiete auch ein Teil ihrer Seitenwände, der als 102s bezeichnet ist, mit der Gateelektrodenstruktur 160b in Kontakt sind. Folglich wird die effektive Kanalbreite, d. h. in 1d die horizontale Erstreckung, durch diese Seitenwandoberflächenbereiche 102s vergrößert, was insbesondere in Transistoren mit kurzer Kanalbreite wesentlich zu den gesamten Transistoreigenschaften beitragen kann. Beispielsweise besitzen in komplexen statischen RAM-Bereichen die p-Kanaltransistoren eine Entwurfsbreite von ungefähr 80 nm, so dass eine Höhe der Seitenwandoberflächenbereiche 102s von ungefähr 7 nm zu einer effektiven Breite von 80 + 7 + 7 nm führt, wodurch die effektive Breite um ungefähr 20% erhöht wird. Für das aktive Gebiet 102b ist diese Wirkung ebenfalls vorhanden, jedoch zu einem weniger ausgeprägten Grade.
  • Folglich kann die zuvor beschriebene komplexe Prozessstrategie zu Gateausfällen, Prozessungleichmäßigkeiten und Schwankungen der resultierenden Transistoreigenschaften führen, wodurch diese an sich vielversprechende Vorgehensweise wenig attraktiv gemacht wird.
  • Aus der DE 10 2007 041206 A1 ist bereits ein Verfahren zum selbstjustierenden Entfernen eines Dielektrikums mit großem ε über einem STI Gebiet bekannt, wobei eine dielektrische Schicht sowohl über dem Gatestapel als auch das seitlich angrenzende und abgesenkte STI Gebiet abgeschieden wird, wie in 2j dieser Schrift gezeigt ist. Dabei ist das Abscheiden einer zusätzlichen dielektrischen Schicht auf dem Gatestapel optional, so dass das STI Material höher als das Gatematerial ausgebildet sein kann.
  • Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken, in denen Metallgateelektrodenstrukturen mit großem ε oder zumindest deren kritische Materialien in einer frühen Fertigungsphase bereitgestellt werden, während ein oder mehrere der oben erkannten Probleme vermieden oder zuminderst in der Auswirkung reduziert werden, und entschärfte Prozessbedingungen bei den Gatestrukturierungsschemata erreicht werden können.
  • Überblick über die vorliegende Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren gemäß Anspruch 1. Die vorliegende Erfindung stellt Fertigungstechniken und Halbleiterbauelemente bereit, in denen eine verbesserte Prozessgleichmäßigkeit und bessere Transistoreigenschaften erreicht werden, indem kritische Materialien von Metallgateelektrodenstrukturen mit großem ε vor dem Bereitstellen von Isolationsgebieten hergestellt werden. Auf diese Weise werden kritische Materialien, etwa ein dielektrisches Material mit großem ε, ein metallenthaltendes Elektrodenmaterial möglicherweise in Verbindung mit einer austrittsarbeitseinstellenden Metallsorte nur über den jeweiligen aktiven Gebieten angeordnet, wodurch eine gut definierte laterale Erstreckung von Gateelektrodenstrukturen erreicht wird, die aus diesen Materialien herzustellen sind. Ferner kann die Oberflächentopographie in Isolationsgebieten deutlich verringert werden, da der wesentliche Beitrag zu der Oberflächentopographie, d. h. der Einbau einer schwellwertspannungseinstellenden Halbleiterlegierung in einige aktive Gebiete, nicht mehr die Isolationsgebiete beeinflussen kann. Zusätzlich zu der reduzierten Oberflächentopographie können kritische Gatematerialien nicht mehr über Isolationsgebieten freigelegt werden, da jegliches derartiges Material in diesen Isolationsgebieten nicht mehr vorhanden ist, wodurch die Wahrscheinlichkeit des Erzeugens von Gateausfällen und von Prozessungleichmäßigkeiten auf Grund eines fehlenden Elektrodenmetalls verkleinert wird.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a schematisch eine Draufsicht eines Halbleiterbauelements oder eines Layouts davon zeigt;
  • 1b bis 1d schematisch diverse Querschnittsansichten des Halbleiterbauelements in einer Fertigungsphase zeigen, in der Metallgateelektrodenstrukturen mit großem ε vorgesehen werden;
  • 2a und 2b schematisch Querschnittsansichten eines Halbleiterbauelements in einer frühen Fertigungsphase gemäß anschaulichen Ausführungsformen zeigen;
  • 2c schematisch eine Draufsicht eines Substrats des Halbleiterbauelements mit geeigneten Justiermarken gemäß anschaulichen Ausführungsformen zeigt;
  • 2d bis 2n schematisch Querschnittsansichten des Halbleiterbauelements entlang einer Breitenrichtung während diverser Fertigungsphasen bei der Herstellung von Metallgateelektrodenstrukturen mit großem ε gemäß anschaulichen Ausführungsformen zeigen;
  • 2o schematisch eine Querschnittsansicht entlang einer Transistorlängsrichtung gemäß anschaulichen Ausführungsformen zeigt; und
  • 2p und 2q schematisch Querschnittsansichten entlang einer Transistorbreitenrichtung bzw. einer Transistorlängsrichtung des Halbleiterbauelements in einer sehr fortgeschrittenen Fertigungsphase gemäß anschaulichen Ausführungsformen zeigen.
  • Detaillierte Beschreibung
  • in anschaulichen Ausführungsformen betrifft die vorliegende Erfindung Fertigungstechniken, in denen aufwendige Gatematerialien für zumindest einige Gateelektrodenstrukturen vor dem Bereitstellen von Isolationsgebieten in einem Halbleitermaterial hergestellt werden. Dazu werden geeignete Materialien für Gateelektrodenstrukturen aufgebracht, etwa eine Gatedielektrikumsschicht mit einem dielektrischen Material mit großem ε und ein oder mehrere Elektrodenmaterialien, wie sie für das Einstellen der Eigenschaften zumindest einer Transistorart erforderlich sind, wobei das Abscheiden und Strukturieren dieser Materialien auf der Grundlage besserer Oberflächenbedingungen erreicht wird. Wenn in ähnlicher Weise ein schwellwertspannungseinstellendes Halbleitermaterial für zumindest einige der Transistoren vorzusehen ist, kann ein derartiges Material effizient auf der Grundlage besserer Oberflächenbedingungen auf Grund des Fehlens jeglicher Isolationsgebiete geschaffen werden. Nach entsprechenden kritischen Prozessschritten zum Bereitstellen empfindlicher Gatematerialien, möglicherweise in Verbindung mit einer schwellwertspannungseinstellenden Halbleiterlegierung, werden weitere Gatematerialien aufgebracht und auf der Grundlage einer geeigneten Prozessstrategie strukturiert. Beispielsweise werden aufwendige Doppelbelichtungs/Doppelätzstrategien angewendet, wobei insbesondere das Festlegen der Gatebreite auf der Grundlage eines weniger kritischen Strukturierungsschemas erfolgen kann, da die kritischen Gatematerialien, etwa das metallenthaltende Elektrodenmaterial nicht über den Isolationsgebieten vorhanden sind. Ferner wird ein hoher Grad an Flexibilität beim Ausführen der zwei unterschiedlichen Gatestrukturierungsprozesse erreicht, da beispielsweise der Strukturierungsprozess zum Festlegen der Gatebreite vor dem Strukturierungsprozess zum Festlegen der Gatelänge ausgeführt werden kann, oder dieser Strukturierungsprozess kann in einem weiter fortgeschrittenen Fertigungsstadium durchgeführt werden, beispielsweise nach der Herstellung schützender Abstandshalterelemente, da eine entsprechende Einkapselung der Gateelektrodenstruktur über dem Isolationsgebiet nicht mehr erforderlich ist.
  • Mit Bezug zu den 2a bis 2q werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf Bezug genommen wird durch die 1a bis 1d.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 in einer frühen Fertigungsphase. Die Querschnittsansicht in 2a ist genommen entlang einer Linie, die in 1a als ld angegeben ist, wobei zu beachten ist, dass jegliche aktive Gebiete in einer Halbleiterschicht 202 während der weiteren Bearbeitung noch herzustellen sind. Die Halbleiterschicht 202, die in Form eines beliebigen geeigneten Halbleitermaterials bereitgestellt wird, kann über einem Substrat 201 ausgebildet sein, etwa einem Halbleitersubstrat und dergleichen, wobei bei Bedarf ein vergrabenes isolierendes Material (nicht gezeigt) unter der Halbleiterschicht 202 angeordnet sein kann, wenn eine SOI-(Silizium-auf-Isolator-)Architektur verwendet wird. In dieser Fertigungsphase ist ferner ein Halbleitermaterial 203 auf der Halbleiterschicht 202 so ausgebildet, dass gewünschte elektronische Eigenschaften einem Teil der Halbleiterschicht 202 verliehen werden. D. h., das Halbleitermaterial 203 ist so ausgewählt, dass in Verbindung mit der Halbleiterschicht 202 geeignete elektronische Eigenschaften beispielsweise im Hinblick auf das Anpassen der Schwellwertspannung der Transistoren und dergleichen, eingestellt werden. Beispielsweise wird die Schicht 203 in Form einer Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung und dergleichen, mit einer geeigneten Materialzusammensetzung und Schichtdicke bereitgestellt. Z. B. wird ein Siliziummaterial mit einer Dicke von 5 bis 12 nm und mit einem Germaniumanteil von 15 bis 30 Atomprozent verwendet, wobei zu beachten ist, dass auch andere Materialien vorgesehen werden können, wobei dies von den Erfordernissen der Transistorelemente abhängt, die noch herzustellen sind. Beispielsweise können unterschiedliche Arten von Halbleitermaterialien über unterschiedlichen Bauteilbereichen des Halbleiterbauelements 200 vorgesehen werden.
  • Das in 2a gezeigte Bauelement 200 kann auf der Grundlage der folgenden Prozessstrategie hergestellt werden. Beim Bereitstellen des Substrats 201, das die Halbleiterschicht 202 aufweist, werden geeignete Oberflächenbehandlungen ausgeführt, etwa als Reinigungsprozesse und dergleichen, um die Oberfläche der Schicht 202 für einen epitaktischen Aufwachsprozess vorzubereiten, um damit die Schicht 203 zu erzeugen. Dazu können gut etablierte Abscheiderezepte angewendet werden. Zu beachten ist, dass im Gegensatz zu den konventionellen selektiven epitaktischen Aufwachstechniken in einigen anschaulichen Ausführungsformen die Schicht 203 ohne eine Aufwachsmaske vorgesehen wird, wodurch die Verwendung einer größeren Bandbreite von Prozessparametern für den Abscheideprozess ermöglicht wird. In anderen Fällen werden bei Bedarf entsprechende Hartmaskenmaterialien (nicht gezeigt) vorgesehen und selektiv strukturiert, um das Material 203 in selektiven Bereichen der Schicht 203 auf der Grundlage selektiver epitaktischer Aufwachstechniken aufzuwachsen. Bei Bedarf können auch weitere Abscheidezyklen mit unterschiedlichen Materialien an unterschiedlichen Bauteilbereichen ausgeführt werden.
  • 2b zeigt schematisch das Bauelement 200 nach der Strukturierung der Halbleiterschicht 203 derart, dass diese Schicht über speziellen Halbleitergebieten der Schicht 202 ausgebildet ist. Beispielsweise stellt somit die Schicht 203, die auf dem ersten Halbleitergebiet 202a gebildet ist, einen Teil dieses Halbleitergebiets 202a dar. Andererseits kann die Schicht 203 von oberhalb eines zweiten Halbleitergebiets 202b entfernt sein. Es sollte beachtet werden, dass die Gebiete 202a, 202b auch als aktive Gebiete bezeichnet werden, obwohl eine laterale Abgrenzung dieser Gebiete noch nicht vorgenommen ist. Die Halbleiterschicht 203 kann auf der Grundlage einer Ätzmaske 204, etwa einer Lackmaske, strukturiert werden, indem geeignete plasmaunterstützte Ätzrezepte und dergleichen angewendet werden. Beispielsweise sind viele Ätzrezepte verfügbar, die eine deutlich höhere Ätzrate in einem Silizium/Germanium-Material im Vergleich zu einem Siliziummaterial besitzen, wodurch eine unerwünschte Materialerosion in dem aktiven Gebiet 202b vermieden wird. Während eines entsprechenden Ätzprozesses auf der Grundlage der Maske 204 kann auch eine geeignete Justiermaske aus der Halbleiterschicht 203 erzeugt werden, die während der weiteren Bearbeitung beim Ausführen weiterer Lithographieprozesse verwendet werden kann.
  • 2c zeigt schematisch eine Draufsicht des Substrats 201 mit mehreren Bauelementen 200 in einer frühen Fertigungsphase, wobei Justiermarken 203m gezeigt sind, die auf der Grundlage der Schicht 203 hergestellt werden können, wie dies zuvor mit Bezug zu 2b erläutert ist.
  • 2d zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt wird das Bauelement 200 einer Prozesssequenz 205 unterworfen, in welcher geeignete Dotierstoffsorten 205b, 205a in die aktiven Gebieten 202b bzw. 202a eingebaut werden. Dazu umfasst die Sequenz 205 Implantationsprozesse in Verbindung mit geeigneten Maskierungsschemata, um die aktiven Gebiete 202b, 202a mit unterschiedlichen elektronischen Eigenschaften, beispielsweise mit einem unterschiedlichen grundlegenden Leitfähigkeitstyp und dergleichen, vorzusehen. Es sollte beachtet werden, dass entsprechende Maskierungsschemata auf der Grundlage besserer Oberflächenbedingungen angewendet werden können, da eine Oberflächentopographie mit Ausnahme der Halbleiterschicht 203 fehlt, die jedoch eine sehr geringe Dicke in dem oben definierten Bereich besitzt. Bei Bedarf kann auch eine zusätzliche Abschirmschicht (nicht gezeigt) vor dem Ausführen der Prozesssequenz 205 vorgesehen werden, beispielsweise durch Herstellen einer Siliziumdioxidschicht und dergleichen, die nachfolgend in einer sehr selektiven Weise entfernt werden kann, ohne dass ein wesentlicher Materialabtrag in den aktiven Gebieten 202b, 202a erfolgt.
  • 2e zeigt schematisch das Bauelement 200 gemäß anschaulichen Ausführungsformen, in denen ein Ausheizprozess 206 so angewendet wird, dass die zuvor eingebauten Dotierstoffsorten thermisch stabilisiert werden, was auf der Grundlage gut etablierter Ausheiztechniken erreicht werden kann. Zu beachten ist, dass der Prozess 206 zum Rekristallisieren von Implantation hervorgerufenen Schäden in der Schicht 203 eingesetzt werden kann, wodurch eine hohe Kristallqualität in dem Material 203 wieder hergestellt wird.
  • 2f zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Gatematerialschichten eines ersten Gateschichtstapels 270a und eines zweiten Schichtstapels 270b auf den aktiven Gebieten 202a, 202b hergestellt, wie dies zum Bereitstellen mindestens einer Art an komplexer Metallgateelektrodenstruktur mit großem ε erforderlich ist. D. h., eine Gatedielektrikumsschicht 261, die ein dielektrisches Material mit großem ε aufweist, beispielsweise in Form von Hafniumoxid und dergleichen, wird in Verbindung mit einem metallenthaltenden Elektrodenmaterial 262 aufgebracht, das in der gezeigten Ausführungsform mit unterschiedlichen Materialeigenschaften über dem aktiven Gebiet 202b und dem aktiven Gebiet 202a bereitgestellt werden, wodurch entsprechende erste Teile 271a, 271b des ersten und des zweiten Gateschichtstapels 270a, 270b geschaffen werden. D. h., ein metallenthaltendes Elektrodenmaterial 262b ist über dem aktiven Gebiet 202b ausgebildet und ist geeignet so gewählt, dass die gewünschten elektronischen Eigenschaften für einen Transistor geschaffen werden, der in und über dem aktiven Gebiet 202b herzustellen ist. In ähnlicher Weise ist ein metallenthaltendes Elektrodenmaterial 262a über dem aktiven Gebiet 202a ausgebildet und liefert geeignete elektronische Eigenschaften für einen Transistor, der in und über dem aktiven Gebiet 202a herzustellen ist. Es sollte jedoch beachtet werden, dass in anderen anschaulichen Ausführungsformen die Schicht 262 im Wesentlichen die gleichen Eigenschaften über beiden aktiven Gebieten 202a, 202b besitzt und somit geeignete elektronische Eigenschaften nur für eines dieser Gebiete entstellt, während das in Frage stehende Material in einer sehr fortgeschrittenen Fertigungsphase von einem der Gebiete 202a, 202b, für das andere elektronische Eigenschaften erforderlich sind, entfernt wird.
  • Das in 2f gezeigte Bauelement 200 kann auf der Grundlage von Prozessstrategien hergestellt werden, wozu die Ausbildung des Materials 261 gehört, was wiederum das Abscheiden oder Aufwachsen eines konventionellen dielektrischen Materials beinhaltet, woran sich das Abscheiden eines dielektrischen Materials mit großem ε anschließt, wenn gute Grenzflächeneigenschaften auf der Grundlage eines konventionellen dielektrischen Materials erforderlich sind. Daraufhin werden ein oder mehrere metallenthaltende Elektrodenmaterialien aufgebracht und so strukturiert, dass ein geeignetes Elektrodenmaterial über einem der aktiven Gebiete 202a, 202b erzeugt wird, woran sich das Entfernen und Abscheiden und Strukturieren eines weiteren Elektrodenmaterials anschließen kann, was dann selektiv über dem anderen aktiven Gebiet 202a bzw. 202b vorgesehen ist. In anderen Fällen werden geeignete Materialschichten mit austrittsarbeitseinstellenden Metallsorten, etwa Aluminium, Lanthan, und dergleichen, selektiv vorgesehen und in das tiefer liegende dielektrische Material 261 eingebaut, woran sich das Abscheiden eines gemeinsamen Elektrodenmaterials, etwa in Form der Schicht 262 anschließt. Es sollte beachtet werden, dass in diesem Falle die Schicht 261 andere Eigenschaften über den unterschiedlichen aktiven Gebieten 202a, 202b aufweisen kann. Auch in diesem Falle können sich die ersten Teile 271a, 271b der Gateschichtstapel 270a, 270b voneinander unterscheiden, um damit die erforderlichen elektronischen Eigenschaften für unterschiedliche Arten von Transistoren zu schaffen, die noch herzustellen sind.
  • Es sollte beachtet werden, dass auch die Prozesssequenz, die das Abscheiden, Strukturierungsprozesse, Ausheizprozesse und dergleichen enthält, auf der Grundlage einer verbesserten Oberflächentopographie auf Grund des Fehlens jeglicher Isolationsgebiete ausgeführt werden kann, wie dies auch zuvor erläutert ist.
  • 2g zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der ein oder mehrere Hartmaskenmaterialien vorgesehen sind, um das Strukturieren der Halbleiterschicht 202 und der ersten Teile 271a, 271b der Gateschichtstapel zu ermöglichen. Beispielsweise wird eine Siliziumdioxidschicht 207 gefolgt von einem Siliziumnitridmaterial 208 mit einer geeigneten Dicke vorgesehen, wobei gut etablierte Abscheidetechniken angewendet werden. Auf diese Weise wird ein hoher Grad an Kompatibilität zu konventionellen Techniken für die Herstellung flacher Grabenisolationen erreicht. Es sollte jedoch beachtet werden, dass auch andere Hartmaskenmaterialien in dieser Fertigungsphase verwendbar sind, wenn dies mit der weiteren Bearbeitung des Bauelements 200 kompatibel ist.
  • 2h zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Ätzmaske 209 über dem einen oder den mehreren Hartmaskenmaterialien 207, 208 beispielsweise in Form eines Lackmaterials und dergleichen vorgesehen, wobei eine geeignete Maskenöffnung so bereitgestellt ist, dass die laterale Position, die Größe und die Form eines Grabens 202t festgelegt sind, der in der Halbleiterschicht 202 und den in den Materialschichten 261, 262b, 262a, 207 und 208 ausgebildet ist. Somit begrenzt der Graben 202t in den lateralen Richtungen die aktiven Gebiete 202a, 202b entsprechend den gesamten Layouterfordernissen, wie dies beispielsweise auch zuvor mit Bezug zu 1a erläutert ist.
  • Das Bauelement 200, wie es in 2h gezeigt ist, kann auf der Grundlage gut etablierter Lithographietechniken zum Strukturieren der Ätzmaske 209 hergestellt werden, woran sich ein Ätzprozess anschließt, um durch das Hartmaskenmaterial 208 zu ätzen, während die Schicht 207 als ein Ätzstoppmaterial verwendbar ist. Dazu können gut etablierte plasmaunterstützte Ätzrezepte eingesetzt werden. Daraufhin wird die Schicht 207 geöffnet, indem ein geeignetes plasmaunterstütztes Ätzrezept oder ein nasschemischer Ätzprozess angewendet werden, woran sich ein Ätzschritt anschließt, um durch die Materialien 262a, 262b und 261 zu ätzen und um schließlich in das Halbleitermaterial der Schicht 202 zu ätzen, so dass der Graben 202t sich zu einer gewünschten Tiefe erstreckt, beispielsweise zu einer vergrabenen isolierenden Schicht (nicht gezeigt), wenn eine SOI-Architektur verwendet wird. Es sollte beachtet werden, dass das Strukturieren der Schichten 261, 262a, 262b bewerkstelligt werden kann, indem Ätzrezepte verwendet werden, die typischerweise auch in konventionellen Gatestrukturierungsprozessen angewendet werden, wenn komplexe Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden, wie dies etwa zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist.
  • 2i zeigt schematisch das Bauelement 200 mit einem Isolationsgebiet 202i, das in dem zuvor hergestellten Graben 202t ausgebildet ist. Dazu wird die Ätzmaske 209 (siehe 2h) entfernt und es werden geeignete zusätzliche Prozessschritte angewendet, woran sich das Abscheiden eines oder mehrerer geeigneter dielektrischer Materialien anschließt. Beispielsweise wird ein Siliziumdioxidmaterial auf der Grundlage gut etablierter Abscheiderezepte aufgebracht, möglicherweise in Verbindung mit Ausheizprozessen, während in anderen Fällen, wenn eine ausgeprägte Kantenverrundung der aktiven Gebiete 202a, 202b vermieden werden soll, geeignete Prozessbedingungen für das Abscheiden eines ersten Teils des Siliziumdioxidmaterials ausgewählt werden. In anderen Fällen wird bei Bedarf ein Siliziumnitridmaterial verwendet, möglicherweise in Verbindung mit einem Siliziumdioxidmaterial. Daraufhin wird überschüssiges Material abgetragen, beispielsweise durch CMP (chemisch-mechanisches Polieren), wobei die Schicht 208 als ein Stoppmaterial verwendet wird. Als nächstes wird eine gewünschte Höhe 202h des Isolationsgebiets 202i eingestellt, indem ein Bereich des dielektrischen Materials beispielsweise auf der Grundlage eines geeigneten Abtragungsprozesses, etwa durch einen nasschemischen Ätzprozess, und dergleichen, entfernt wird. Es sollte beachtet werden, dass die Höhe 202h so gewählt werden kann, dass ein akzeptabler Kompromiss im Hinblick auf die resultierende Oberflächentopographie der Gebiete 202a, 202b und 202i während der weiteren Bearbeitung erreicht wird. Da typischerweise der entsprechende Grad an Materialerosion während der weitern Bearbeitung gut bekannt ist, kann eine geeignete anfängliche Höhe 202h effizient eingestellt werden.
  • 2j zeigt schematisch das Bauelement 200 nach dem Entfernen des Hartmaskenmaterials 208 (siehe 2i). Das Entfernen dieses Materials kann bewerkstelligt werden durch Verwenden äußerst selektiver Ätzrezepte, etwa durch heiße Phosphorsäure für Siliziumnitridmaterial, wobei das zweite Hartmaskenmaterial 207 als ein effizientes Ätzstoppmaterial dienen kann. Auf Grund der hohen Selektivität des Ätzrezepts kann wiederum ein ausgeprägter Materialverlust in dem Isolationsgebiet 202i in diesem Prozessschritt vermieden werden.
  • 2k zeigt schematisch das Bauelement 200 während eines weiteren Ätzprozesses 210, der angewendet wird, um das Hartmaskenmaterial 207 (siehe 2j) abzutragen. Der Prozess 210 kann beispielsweise auf der Grundlage wässriger Flusssäure (HF) oder auf der Grundlage plasmaunterstützter Ätzrezepte oder einer Kombination davon ausgeführt werden, wobei Prozessparameter im Voraus so ermittelt werden, dass auch eine gut steuerbare Materialabtragung in dem Isolationsgebiet 202i erreicht wird. Beispielsweise wird ein gewisser Grad an Materialerosion insbesondere an Randgebieten 202e des Isolationsgebiets 202i hervorgerufen, jedoch in einer gut steuerbaren Weise auf Grund der besseren Steuerbarkeit des Ätzprozesses 210. Während des Prozesses 210 oder während eines nachfolgenden Prozessschrittes werden somit die Materialien 262b, 262a freigelegt, die somit laterale Abmessungen besitzen, die den lateralen Abmessungen der entsprechenden aktiven Gebiete 202a, 202b entsprechen und daher nicht mit dem Isolationsgebiet 202i überlappen.
  • 2l zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind ein oder mehrere Materialschichten des ersten und des zweiten Gateschichtstapels 270a, 270b beispielsweise in Form eines Elektrodenmaterials 263, etwa als Silizium, Silizium/Germanium, und dergleichen, vorgesehen, woran sich eine oder mehrere Deckschichten 265, etwa in Form von Siliziumnitrid, Siliziumdioxid, und dergleichen anschließen. Somit bilden die Schichten 263, 265 einen zweiten Teil 272 der Gateschichtstapel 270a, 270b. Die Schichten 263, 265 können auf der Grundlage gut etablierter Abscheidetechniken, etwa durch CVD (chemische Dampfabscheidung) bei geringem Druck, plasmaunterstützte CVD und dergleichen hergestellt werden, wobei bei Bedarf Materialeigenschaften insbesondere der Schicht 263 beispielsweise durch in-situ-Dotierung und dergleichen eingestellt werden können. Zu beachten ist, dass der resultierende Gateschichtstapel, der über einem Bereich des Isolationsgebiets 202i gebildet wird, aus den Schichten 263, 265, d. h. aus dem zweiten Teil 272, aufgebaut ist, während die zuvor bereitgestellten Materialien 261, 262a, 262b lateral auf aktive Gebiete, etwa die Gebiete 202a, 202b beschränkt sind.
  • 2m zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Gateelektrodenstruktur 260a über den aktiven Gebieten 202a, 202b ausgebildet und repräsentiert somit eine „gemeinsame” Gateelektrodenstruktur für unterschiedliche Transistoren, die in und über dem aktiven Gebieten 202a, 202b zu bilden sind. Beispielsweise wird die Gateelektrodenstruktur 260a in einer Weise bereitgestellt, wie es beispielsweise zuvor mit Bezug zu dem Bauelement 100 erläutert ist, wenn auf das Layout in 1a verwiesen wird. Folglich umfasst die Gateelektrodenstruktur 260a den ersten Teil 271b und den zweiten Teil 272 über dem aktiven Gebiet 202b und enthält den ersten Teil 271a und den zweiten Teil 272 über dem aktiven Gebiet 202a, während über dem Isolationsgebiet 202i lediglich der zweite Teil 272 vorgesehen ist. In ähnlicher Weise sind entsprechende Endbereiche 260e über den jeweiligen Bereichen des Isolationsgebiets 202i ausgebildet und sind ausschließlich aus dem zweiten Teil 272 der Gateschichtstapel 270a, 270b gebildet.
  • Die Gateelektrodenstruktur 260a wird auf der Grundlage einer geeigneten Strukturierungsstrategie hergestellt werden. Es wird, wie zuvor erläutert ist, eine Doppelbelichtungs-/Doppelätzstrategie angewendet, in der das Hartmaskenmaterial 265 oder der gesamte Gateschichtstapel so strukturiert wird, dass die Gatelänge eingestellt wird, während ein separater Lithographie- und Strukturierungsprozess angewendet wird, um die erforderliche Gatebreite zu schaffen, d. h. in 2m die horizontale Erstreckung der Gateelektrodenstruktur 260a. In anderen Fällen wird das Strukturieren der Gatebreite vor dem Festlegen der Gatelänge ausgeführt, wenn eine entsprechende Strategie im Hinblick auf die gesamte Prozessstrategie als geeignet erachtet wird. In noch anderen anschaulichen Ausführungsformen wird die Gatebreite in einer späteren Fertigungsphase festgelegt, d. h. nach dem Strukturieren der Gateelektrodenstruktur 260a derart, dass diese eine gewünschte Länge besitzt, wodurch die Gateelektrodenstruktur 260a in Form einer Gateleitung bereitgestellt wird, wobei die weitere Bearbeitung fortgesetzt wird, indem beispielsweise eine Einkapselungsbeschichtung und dergleichen hergestellt wird, wobei die endgültige Strukturierung der Gatebreite dann in einer geeigneten Phase ausgeführt wird, beispielsweise in Anwesenheit des schützenden Beschichtungsmaterials, wenn dies im Hinblick auf die gesamte Prozesseffizienz als geeignet erachtet wird. In jedem Falle wird das Strukturieren der Gateelektrodenstruktur 260a zur Festlegung der Gatebreite auf der Grundlage von entschärften Prozessbedingungen erreicht, da die entsprechende Strukturierungssequenz nicht das Strukturieren von metallenthaltenden Elektrodenmaterialien beinhaltet, die nicht über dem Isolationsgebiet 202i vorgesehen sind. Aus diesem Grunde ist es akzeptabel, eine schützende Beschichtung an den Endbereichen 260e wegzulassen, so dass eine höhere Prozessflexibilität geschaffen wird, wenn der Gatebreitenstrukturierungsprozess innerhalb des gesamten Prozessablaufs an geeigneter Stelle eingerichtet werden soll.
  • 2n zeigt schematisch das Bauelement 200 in einer Situation, in der individuelle Gateelektrodenstrukturen über den aktiven Gebieten 202a, 202b vorzusehen sind. Beispielsweise wird die Gateelektrodenstruktur 260a über dem Gebiet 202a bereitgestellt, während eine Gateelektrodenstruktur 260b über dem aktiven Gebiet 202b bereitgestellt ist. Dazu werden während des Gatebreitenstrukturierungsprozesses die Gateschichtmateralien über dem Isolationsgebiet 202i, das sich zwischen den aktiven Gebieten 202a, 202b erstreckt, ebenfalls geätzt, wodurch entsprechende Endbereiche 260e über diesem Teil des Isolationsgebiets 202i geschaffen werden. Folglich enden auch in diesem Falle die Endbereiche über dem dielektrischen Material des Isolationsgebiets 202i, ohne dass empfindliche Gatematerialien freigelegt sind.
  • 2o zeigt schematisch eine Querschnittsansicht des Bauelements 200 entlang einer Längsrichtung, d. h. entlang eines Schnittes, der in 1a als llo bezeichnet ist. Wie gezeigt, enthält ein aktives Gebiet 202c, das in seinem Aufbau dem zuvor beschriebenen aktivem Gebiet 202a (siehe 2n) entspricht, das Halbleitermaterial 203 als Teil des aktiven Gebiets, auf welchem eine Gateelektrodenstruktur 260c ausgebildet ist, die im Wesentlichen den gleichen Aufbau wie die Gateelektrodenstruktur 260a aufweist, die zuvor mit Bezug zu den vorhergehenden 2a bis 2n beschrieben ist. In ähnlicher Weise ist ein aktives Gebiet 202d, das einen ähnlichen Aufbau wie das aktive Gebiet 202b aus 2n besitzt, vorgesehen und enthält eine Gateelektrodenstruktur 260d mit einem ähnlichen Aufbau, wie beispielsweise die Gateelektrodenstruktur 260b, die über dem aktiven Gebiet 202b in 2n ausgebildet ist. Folglich können die Gateelektrodenstrukturen 260c, 260d auf der Grundlage der Prozessstrategie hergestellt werden, die zuvor beschrieben ist.
  • In dieser Fertigungsphase ist ferner eine Beschichtung oder eine Abstandshalterschicht 264s über dem aktiven Gebiet 202d und der Gateelektrodenstruktur 260d und auch über entsprechenden Bereichen des Isolationsgebiets 202i ausgebildet. Andererseits ist die Abstandshalterschicht 264s bereits in eine entsprechende schützende Beschichtung oder einen Abstandshalter 264 strukturiert, um die empfindlichen Materialien 261, 262a, in der Gateelektrodenstruktur 260c zu bedecken. Dazu wird die Abstandshalterschicht 264s auf der Grundlage einer beliebigen geeigneten Abscheidetechnik aufgebracht, wie dies auch zuvor erläutert ist. Danach werden die Gateelektrodenstrukturen 260c, 260d zumindest in der Längsrichtung, die in 2o gezeigt ist, strukturiert, während eine Strukturierung in der Breitenrichtung (siehe 2m) in einer späteren Fertigungsphase ausgeführt werden kann, wie dies zuvor erläutert ist. Unabhängig davon, ob die Gateelektrodenstruktur 260c, 260d bereits in beiden lateralen Richtungen strukturiert sind, wird ein zuverlässiger Einschluss jeglicher empfindlicher Materialien gewährleistet, da keine empfindlichen Materialien über einem Teil des Isolationsgebiets 202i ausgebildet sind. Folglich werden kritische Oberflächenbereiche der Materialien 261, 262a, 262b nur über den aktiven Gebieten bereitgestellt und können somit zuverlässig durch die Abstandshalterschicht 264s oder den Abstandshalter 264 abgedeckt werden, unabhängig von einer möglichen Topographie, die in dem Isolationsgebiet 202i in der Nähe entsprechender aktiver Gebiete ausgebildet ist.
  • Es sollte beachtet werden, dass das Strukturieren der Abstandshalterschicht 264s bewerkstelligt werden kann, indem eine geeignete Ätzmaske, etwa eine Lackmaske, vorgesehen wird und gut etablierte Ätzrezepte angewendet werden. In einigen anschaulichen Ausführungsformen wird der Ätzprozess fortgesetzt, um in das aktive Gebiet 202c zu ätzen, um darin Aussparungen zu schaffen, die nachfolgend mit einem geeigneten verformungsinduzierenden Halbleitermaterial gefüllt werden. Auf Grund der zuverlässigen Bedeckung der empfindlichen Materialien 261, 262a, 262b kann eine geringere Bereite des Abstandshalters 264 angewendet werden, wodurch die gesamte Wirksamkeit eines eingebetteten verformungsinduzierenden Halbleitermaterials erhöht wird. In einer späteren Phase kann die Abstandshalterschicht 264s in ein entsprechendes Abstandshalterelement strukturiert werden, indem ein weiterer maskierter Ätzprozess angewendet wird, wobei, wie zuvor mit Bezug zu 1d erläutert ist, eine doppelte Einwirkung der reaktiven Ätzatmosphäre in einem Übergangsbereich einer gemeinsamen Gateelektrode die gesamte Gateintegrität nicht negativ beeinflusst, was konventioneller Weise zu ausgeprägten Ausbeuteverlusten beitragen kann, wie dies zuvor erläutert ist.
  • 2p zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, wobei wiederum die Schnittansicht von beispielsweise 2m und 2n dargestellt ist. Wie gezeigt, ist ein Transistor 250a in und über dem aktiven Gebiet 202a ausgebildet, das das Halbleitermaterial 203 aufweisen kann, während ein Transistor 250b in und über dem aktiven Gebiet 202b gebildet ist. Wie zuvor erläutert ist, können die Transistoren 250a, 250b von inverser Leitfähigkeitsart sein, während in anderen Fällen diese Transistoren zumindest deutlich unterschiedliche Transistoreigenschaften besitzen. In dieser Fertigungsphase enthält ferner die Gateelektrodenstruktur ein gut leitendes Metallsilizidmaterial 266, das in und auf einem Teil des Halbleiterelektrodenmaterials 263 gebildet sein kann. Des weiteren ist eine zusätzliche Abstandshalterstruktur 267 vorgesehen, wie sie für die Herstellung geeigneter Drain- und Sourcegebiete in den aktiven Gebieten 202a, 202b (in 2p nicht gezeigt, erforderlich sein kann.
  • 2q zeigt schematisch eine Querschnittsansicht des Bauelements 200 entlang der Längsrichtung, wobei die in 2q gezeigte Fertigungsphase einer Fertigungsphase entspricht, wie sie in 2p gezeigt ist. Somit sind in dieser Schnittansicht ein Transistor 250c, der einen ähnlichen Aufbau wie der Transistor 250a in 2p aufweisen kann, und ein Transistor 250d, der einen ähnlichen Aufbau wie der Transistor 250b in 2p aufweisen kann, in und über den jeweiligen aktiven Gebieten 202c bzw. 202d ausgebildet. In ähnlicher Weise besitzen die Gateelektrodenstrukturen 260c, 260d im Wesentlichen den gleichen Aufbau wie die Gateelektrodenstruktur 260a, d. h. wie deren Bereich, der entsprechend über den aktiven Gebieten 202a bzw. 202b ausgebildet ist (siehe 2p). Ferner enthalten die Transistoren 205c, 205d Drain- und Sourcegebiete 253, die lateral ein Kanalgebiet 251 einschließen. Ferner ist ein Metallsilizid 256 in den Drain- und Sourcegebieten 253 ausgebildet. In der gezeigten Ausführungsform ist ein verformungsinduzierendes Halbleitermaterial 252, etwa in Form eines Silizium/Germanium-Materials und dergleichen, in dem aktiven Gebiet 202c vorgesehen, um eine gewünschte Art an Verformung in dem entsprechenden Kanalgebiet 251 hervorzurufen, so dass damit das gesamte Leistungsvermögen des Transistors 250c verbessert wird, wie dies auch zuvor erläutert ist.
  • Das Bauelement 200, wie es in den 2p und 2q gezeigt ist, kann auf der Grundlage der folgenden Prozessstrategie hergestellt werden. Nach dem Strukturieren der Gateelektrodenstrukturen 260a, 260c, 260d wird das eingebettete Halbleitermaterial 252 hergestellt, beispielsweise durch Vorsehen von Aussparungen und durch Auffüllen dieser Aussparungen mit einer geeigneten Halbleiterlegierung, wie dies auch zuvor erläutert ist, während in anderen Fällen ein entsprechender verformungsinduzierender Mechanismus weggelassen wird, wenn ausreichend Leistungsvermögen ohne einen derartigen verformungsinduzierenden Mechanismus erreicht wird. In anderen Fällen wird ein verformungsinduzierendes Material auch in das aktive Gebiet 202d eingebaut, wenn dies als geeignet erachtet wird. Vor oder nach dem Einbau des Materials 252 wird ein Teil der Drain- und Sourcegebiete 253 hergestellt, beispielsweise durch Ionenimplantation, woran sich das Herstellen der Abstandshalterstruktur 267 anschließt, das bewerkstelligt werden kann unter Anwendung gut etablierter Abscheide- und Ätzschemata. Als nächstes werden die Drain- und Sourcegebiete 253 fertiggestellt, beispielsweise durch Ausführen weiterer Implantationsprozesse und schließlich durch Aktivieren der Dotierstoffe und durch Rekristallisieren von durch Implantation hervorgerufenen Schäden, indem ein geeignetes Ausheizschema angewendet wird. In einer geeigneten Phase des Fertigungsablaufs wird die Deckschicht 264 (siehe beispielsweise 2m) entfernt, um damit die Herstellung des Metallsilizids 266 in den Gateelektrodenstrukturen 260a, 260b, 260c zu ermöglichen. Dazu wird ein geeignetes Silizidierungsschema angewendet, wobei auch das Metallsilizid 256 in den Drain- und Sourcegebieten 253 hergestellt werden kann.
  • Es gilt also: Die Transistoren 250a, 250c, 250d können so hergestellt werden, dass sie eine gut definierte Gatebreite besitzen, da das Gatedielektrikumsmaterial 261 sowie die Elektrodenmaterialien 262a, 262b lateral auf die jeweiligen aktiven Gebiete beschränkt sind, wie dies beispielsweise in 2p gezeigt ist, so dass die Ausbildung einer „dreidimensionalen” Gatestruktur vermieden wird. Ferner wird die Wahrscheinlichkeit des Hervorrufens von Gateausfällen auf Grund eines nicht ausreichenden Einschlusses empfindlicher Gatematerialien deutlich verringert, indem die Anwesenheit eines derartigen Materials auf Isolationsgebieten vermieden wird, was bewerkstelligt wird, indem die Isolationsgebiete nach dem Vorsehen der empfindlichen Gatematerialien gebildet werden. Folglich ist das metallenthaltende Gatematerial nicht mehr in Gatebereichen vorhanden, die über einem Isolationsgebiet hergestellt werden. Somit werden eine höhere Prozessrobustheit, geringere Ausbeuteverluste und eine erhöhte Flexibilität bei der Gestaltung des gesamten Prozessablaufs erreicht. Ferner können komplexe Prozessstrategien, die häufig in konventionellen Prozessen eingesetzt werden in dem Versuch, die resultierende Oberflächentopographie bei der Herstellung eines schwellwertspannungseinstellenden Halbleitermaterials zu reduzieren, etwa in Form von zusätzlichen Maskierungsschritten und dergleichen, weggelassen werden, wodurch ebenfalls zu einer höheren Prozesseffizienz beigetragen wird.

Claims (11)

  1. Verfahren mit: Bilden eines Gatedielektrikumsmaterials und eines ersten Gateelektrodenmaterials auf einer Halbleiterschicht eines Halbleiterbauelements; Bilden eines Isolationsgebiets in der Halbleiterschicht derart, dass aktive Gebiete in der Halbleiterschicht lateral begrenzt werden, wobei das Isolationsgebiet sich durch das Gatedielektrikumsmaterial und das erste Gateelektrodenmaterial hindurch erstreckt und diese lateral begrenzt,; Bilden eines zweiten Gateelektrodenmaterials über dem aktiven Gebiet und über dem ersten Gateelektrodenmaterial und über dem Isolationsgebiet; und Bilden von Gateelektrodenstrukturen zumindest aus dem zweiten Gateelektrodenmaterial, dem Gatedielektrikumsmaterial und dem ersten Gateelektrodenmaterial derart, dass laterale Endebereiche des zweiten Gateelektrodenmaterials über dem Isolationsgebiet liegen und laterale Endbereiche des ersten Gateelektrodenmaterials und des Gatedielektrikummaterials von dem Isolationsgebiet lateral begrenzt werden, wobei eine Gatelänge eingestellt wird und während eines separaten Lithographie- und Strukturierungsprozesses eine erforderliche Gatebreite.
  2. Verfahren nach Anspruch 1, wobei Bilden des Gatedielektrikumsmaterials umfasst: Bilden eines dielektrischen Materials mit großem ε.
  3. Verfahren nach Anspruch 2, wobei Bilden des ersten Gateelektrodenmaterials umfasst: Bilden mindestens einer metallenthaltenden Schicht über dem Gatedielektrikumsmaterial.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Schwellwertspannung einstellenden Halbleiterlegierung selektiv auf einem ersten Bereich der Halbleiterschicht vor dem Bilden des Isolationsgebiets.
  5. Verfahren nach Anspruch 4, wobei Bilden des Isolationsgebiets umfasst: Bilden des Isolationsgebiets derart, dass es ein erstes aktives Gebiet, das die Halbleiterlegierung enthält, und ein zweites aktives Gebiet, in dem die Halbleiterlegierung fehlt, lateral begrenzt.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Einführen von Wannendotierstoffsorten in die Halbleiterschicht vor dem Bilden des Isolationsgebiets.
  7. Verfahren nach Anspruch 1, wobei Bilden des Isolationsgebiets umfasst: Bilden eines dielektrischen Schichtstapels nach dem des Gatedielektrikumsmaterials und des ersten Gateelektrodenmaterials und vor dem Bilden des zweiten Gateelektrodenmaterials und Strukturieren des dielektrischen Schichtstapels derart, dass eine Hartmaske gebildet wird, die eine laterale Größe und Position des Isolationsgebiets festlegt.
  8. Verfahren nach Anspruch 7, wobei Bilden des Isolationsgebiets ferner umfasst: Bilden eines Grabens in dem Gatedielektrikumsmaterial, dem ersten Gateelektrodenmaterial und in der Halbleiterschicht und Füllen des Grabens mit einem isolierenden Material.
  9. Verfahren nach Anspruch 8, wobei Bilden des Isolationsgebiets ferner umfasst: Entfernen einer ersten dielektrischen Schicht des Schichtstapels selektiv zu einer zweiten dielektrischen Schicht des Schichtstapels und Entfernen der zweiten dielektrischen Schicht zur Einstellung eines Materialverlusts in dem Isolationsgebiet.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines verformungsinduzierenden Halbleitermaterials in zumindest einigen der aktiven Gebiete nach dem Bilden der Gateelektrodenstrukturen.
  11. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Einkapselungsabstandshalters an Seitenwänden der Gateelektrodenstrukturen vor dem Bilden von Drain- und Sourcegebieten in den aktiven Gebieten.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101734207B1 (ko) * 2010-10-13 2017-05-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8865538B2 (en) * 2012-03-30 2014-10-21 Tokyo Electron Limited Method of integrating buried threshold voltage adjustment layers for CMOS processing
US9196751B2 (en) * 2013-03-14 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Junction FET semiconductor device with dummy mask structures for improved dimension control and method for forming the same
KR102277398B1 (ko) * 2014-09-17 2021-07-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US20080290413A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Soi mosfet with a metal semiconductor alloy gate-to-body bridge
DE102007041206A1 (de) * 2007-08-31 2009-03-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum selbstjustierten Entfernen eines Gatedielektrikums mit großem ε über einem STI-Gebiet
DE102008063402A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
DE102009021484A1 (de) * 2009-05-15 2010-11-25 Globalfoundries Dresden Module One Llc & Co. Kg Höhere Gleichmäßigkeit einer Kanalhalbleiterlegierung durch Herstellen von STI-Strukturen nach dem Aufwachsprozess

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047592A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8574980B2 (en) * 2007-04-27 2013-11-05 Texas Instruments Incorporated Method of forming fully silicided NMOS and PMOS semiconductor devices having independent polysilicon gate thicknesses, and related device
US7763508B2 (en) * 2008-11-05 2010-07-27 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US20080290413A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Soi mosfet with a metal semiconductor alloy gate-to-body bridge
DE102007041206A1 (de) * 2007-08-31 2009-03-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum selbstjustierten Entfernen eines Gatedielektrikums mit großem ε über einem STI-Gebiet
DE102008063402A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
DE102009021484A1 (de) * 2009-05-15 2010-11-25 Globalfoundries Dresden Module One Llc & Co. Kg Höhere Gleichmäßigkeit einer Kanalhalbleiterlegierung durch Herstellen von STI-Strukturen nach dem Aufwachsprozess

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