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Die
Erfindung betrifft ein Halbleiter-Bauelement und ein Verfahren zum
Herstellen von mindestens zwei Halbleiter-Bauelementen.
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Es
sind bereits Technologien zum Trennen eines Halbleitersubstrats
wie etwa zum Beispiel eines Wafers in Halbleitereinheiten wie zum
Beispiel Chips bekannt. Halbleiter-Wafer werden in Halbleiter-Chips
getrennt, um selbige herzustellen. Jüngst hat das Laserzersägen aus
verschiedenen Gründen zunehmend
an Attraktivität
gewonnen, darunter aufgrund seines Potenzial, Schnittabfall zu vermeiden und
für einen
trockenen Schneidprozess zu sorgen.
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Eine
Aufgabe der Erfindung ist es daher, eine Vorrichtung und ein Verfahren
zu schaffen, mit welchem ein Trennen von Chips aus einem Wafer erleichtert
wird.
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Die
Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen
finden sich in den abhängigen
Ansprüchen.
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Die
beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes
Verständnis
von Ausführungsformen
zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen
und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von
Ausführungsformen.
Andere Ausführungsformen
und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne
weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche
Beschreibung besser verstanden werden. Die Elemente der Zeichnungen
sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche
Bezugszahlen bezeichnen identische, einander entsprechende oder ähnliche
Teile.
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1 zeigt
eine Draufsicht auf einen Teil eines Halbleiter-Bauelements gemäß einer Ausführungsform.
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2 zeigt
eine Schnittansicht einer Ausführungsform
eines Halbleiter-Bauelements, wenn es auf einem Band platziert ist.
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3 zeigt
eine Schnittansicht entlang der Linie A-A einer Ausführungsform
des in 1 gezeigten Halbleiter-Bauelements.
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4 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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5 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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6 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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7 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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8 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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9 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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10 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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11 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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12 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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13 zeigt
eine halbtransparente Draufsicht auf ein Halbleiter-Bauelement gemäß einer Ausführungsform.
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14 zeigt
eine Schnittansicht entlang der Linie B-B einer Ausführungsform
des in 13 gezeigten Halbleiter-Bauelements.
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15 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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16 zeigt
eine Draufsicht auf ein Halbleiter-Bauelement gemäß einer
Ausführungsform.
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17 zeigt
eine halbtransparente Draufsicht auf eine Ausführungsform des in 16 gezeigten
Halbleiter-Bauelements.
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18 zeigt
eine Schnittansicht entlang der Linie C-C einer Ausführungsform
des in 17 gezeigten Halbleiter-Bauelements.
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19 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen von Halbleitereinheiten
gemäß einer
Ausführungsform.
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20 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen von Halbleitereinheiten
gemäß einer
Ausführungsform.
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Aspekte
und Ausführungsformen
der Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben,
wobei gleiche Bezugszahlen allgemein verwendet werden, um durchweg
auf gleiche Elemente Bezug zu nehmen. In der folgenden Beschreibung
werden zu Zwecken der Erläuterung zahlreiche
spezifische De tails dargelegt, um ein eingehendes Verständnis von
einem oder mehreren Aspekten der Ausführungsformen zu vermitteln.
Es wird jedoch einem Fachmann offensichtlich sein, dass ein oder
mehrere Aspekte der Ausführungsformen
mit einem geringeren Grad der spezifischen Details ausgeführt werden
können.
In anderen Fällen
sind bekannte Strukturen und Elemente in schematischer Form gezeigt,
um das Beschreiben von einem oder mehreren Aspekten der Ausführungsform
zu erleichtern. Die folgende Beschreibung ist deshalb nicht in einem
beschränkenden
Sinne zu verstehen. Es sei außerdem
angemerkt, dass die Darstellungen der verschiedenen Schichten, Folien
und Substrate in den Figuren nicht notwendigerweise maßstabsgetreu sind.
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In
der folgenden ausführlichen
Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen,
in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind,
in denen die Erfindung ausgeführt
werden kann. In dieser Hinsicht werden Richtungsbegriffe wie etwa „Oberseite”, „Unterseite”, „links”, „rechts”, „Vorderseite”, „Rückseite” usw. unter
Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet.
Weil Komponenten von Ausführungsformen
in einer Reihe verschiedener Orientierungen positioniert sein können, werden
die Richtungsbegriffe zu Zwecken der Darstellung verwendet und sind
in keinerlei Weise beschränkend.
Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle
oder logische Änderungen
vorgenommen werden können,
ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
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Es
versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen
Ausführungsbeispiele
miteinander kombiniert werden können,
sofern nicht spezifisch etwas anderes angegeben ist.
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Die
Ausdrücke „gekoppelt” und/oder „elektrisch
gekoppelt” sollen,
wie sie in dieser Beschreibung verwendet werden, nicht bedeuten,
dass die Elemente direkt zusammengekoppelt sein müssen; dazwischenliegende
Elemente können
zwischen den „gekoppelten” oder „elektrisch
gekoppelten” Elementen
vorgesehen sein.
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Die
weiter unten beschriebenen Halbleiter-Wafer und -Chips können von
verschiedenen Typen sein, können
durch verschiedene Technologien hergestellt sein und können beispielsweise
integrierte elektrische, elektrooptische oder elektromechanische
Schaltungen und/oder passive Elemente enthalten. Die Halbleiter-Chips
können
beispielsweise als Leistungs-Halbleiter-Chips,
wie etwa Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect
Transistors – Metalloxidhalbleiterfeldeffekttransistoren),
IGBTs (Insulated Gate Bipolar Transistors – bipolare Transistoren mit
isoliertem Gate), JFETs (Junction Gate Field Effect Transistors – Verbindungsgatefeldeffekttransistoren),
Leistungsbipolartransistoren oder Leistungsdioden konfiguriert sein. Weiterhin
können
die Halbleiter-Wafer und -Chips Steuerschaltungen, Mikroprozessoren
oder mikroelektromechanische Komponenten enthalten. Halbleiter-Chips mit einer vertikalen
Struktur können
involviert sein, das heißt,
dass die Halbleiter-Chips derart hergestellt sein können, dass
elektrische Ströme
in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiter-Chips fließen können. Ein
Halbleiter-Wafer oder Chip mit einer vertikalen Struktur kann Kontaktelemente
insbesondere auf seinen beiden Hauptoberflächen aufweisen, das heißt auf seiner Vorderseite
und Rückseite.
Leistungshalbleiter-Chips und entsprechende Wafer können eine
vertikale Struktur besitzen. Beispielhaft können sich die Source-Elektrode
und Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die
Drain-Elektrode
des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Weiterhin
können
die unten beschriebenen Bauelemente integrierte Schaltungen zum
Steuern der integrierten Schaltungen von anderen Halbleiter-Chips enthalten,
beispielsweise die integrierten Schaltungen von Leistungshalbleiter-Chips.
Die Halbleiter-Wafer und -chips brauchen nicht aus einem spezifischen
Halbleitermaterial hergestellt zu sein, beispielsweise Si, SiC,
SiGe, GaAs, und können
weiterhin anorganische und/oder organische Materialien enthalten,
die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe
oder Metalle.
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Bei
mehreren Ausführungsformen
werden Schichten oder Schichtstapel aufeinander aufgebracht oder
Materialien werden auf Schichten aufgebracht oder abgeschieden.
Es versteht sich, dass alle solchen Ausdrücke wie „aufgebracht” oder „abgeschieden” buchstäblich alle
Arten und Techniken des Aufbringens von Schichten aufeinander abdecken sollen.
Insbesondere sollen sie Techniken abdecken, bei denen Schichten
auf einmal als Ganzes aufgebracht werden, wie beispielsweise Laminierungstechniken,
sowie Techniken, bei denen Schichten auf sequentielle Weise abgeschieden
werden, wie beispielsweise Sputtern, Plattieren, Ausformen, CVD (Chemical
Vapour Deposition – chemische
Abscheidung aus der Dampfphase), usw.
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Weiterhin
können
die unten beschriebenen Halbleiter-Wafer und -chips Kontaktelemente
oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen enthalten,
wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiter-Chips oder
anderen in den Halbleiter-Wafer integrierten Schaltungen dienen.
Die Kontaktelemente können die
Form von Kontaktanschlussflächen
aufweisen, d. h. flache Kontaktschichten auf einer äußeren Oberfläche des
Halbleiter-Wafers oder -Chips. Die Metallschicht(en), aus der/denen
die Kontaktelemente hergestellt werden, kann/können mit einer beliebigen gewünschten
Materialzusammensetzung hergestellt werden. Die Metallschicht(en)
kann/können
beispielsweise in der Form einer ei nen Bereich bedeckenden Schicht
vorliegen. Jedes gewünschte
Metall oder jede gewünschte
Metalllegierung, beispielsweise Aluminium, Titan, Gold, Silber,
Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium, können als
das Material verwendet werden. Die Metallschicht(en) braucht/brauchen
nicht homogen oder aus nur einem Material hergestellt zu sein, das
heißt, verschiedene
Zusammensetzungen und Konzentrationen der in der/den Metallschicht(en)
enthaltenen Materialien sind möglich.
Die Kontaktelemente können
sich auf den aktiven Hauptoberflächen
der Halbleiter-Chips oder auf anderen Oberflächen der Halbleiter-Chips befinden.
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Die
Halbleiter-Bauelemente können
eine oder mehrere elektrisch isolierende Schichten enthalten. Insbesondere
können
die Halbleiter-Wafer und -Chips mit einer elektrisch isolierenden
Schicht wie etwa einer dielektrischen harten Passivierungsschicht
bedeckt sein.
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Der
Halbleiter-Wafer und die Halbleiter-Chips können als Verdrahtungsschichten
verwendete Metallschichten aufweisen, um einen elektrischen Kontakt
mit integrierten Schaltungen oder anderen in dem Halbleiter-Wafer
enthaltenen Komponenten herzustellen. Die Metallschichten können mit einer
beliebigen gewünschten
geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung
hergestellt werden. Die Metallschichten können beispielsweise aus Leiterbahnen
oder -drähten
bestehen, können
aber auch in Form einer einen Bereich bedeckenden Schicht vorliegen.
Ein beliebiges gewünschtes
Metall, beispielsweise Aluminium, Nickel, Palladium, Silber, Zinn,
Gold oder Kupfer, oder eine Metalllegierung kann als das Material
verwendet werden. Die Metallschichten brauchen nicht homogen oder
nur aus einem Material hergestellt zu sein, das heißt, verschiedene
Zusammensetzungen und Konzentrationen der in den Metallschichten
enthaltenen Materialien sind möglich.
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1 zeigt
eine Draufsicht, die schematisch einen Teil einer Hauptoberfläche (Front)
eines Halbleiter-Bauelements 100 gemäß einem ersten Ausführungsbeispiel
zeigt. Das Halbleiter-Bauelement 100 wird
zum Beispiel aus einem Wafer oder einem beliebigen anderen Halbleitersubstrat
hergestellt, bevor es in Halbleitereinheiten wie etwa zum Beispiel
Chips zersägt
wird.
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Nachfolgend
und im Verlauf der folgenden Beschreibung wird angenommen, dass
das Halbleiter-Bauelement 100 ein Wafer ist, und die Halbleitereinheiten
werden als Chips angenommen. Die folgende Beschreibung ist jedoch
in größerer Allgemeinheit
zu verstehen und kann auf jede von einer beliebigen Art von Halbleitersubstrat
individualisierte Art von Halbleitereinheiten angewendet werden.
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Der
Halbleiter-Wafer 100 enthält mehrere effektive Chipbereiche 1,
die über
einen folgenden Zersägungsprozess
individualisiert werden sollen. Die effektiven Chipbereiche 1 können in
einer Matrixform angeordnet sein. Sie können eine beliebige physische
Form aufweisen, zum Beispiel kreisförmig oder polygonal.
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Aus
einem Metall oder einem anderen Material wie oben erwähnt hergestellte
Elektrodenpads 2 können
auf dem Halbleiter-Wafer 100 innerhalb des effektiven Chipbereichs 1 ausgebildet
sein. Die Elektrodenpads 2 können innerhalb einer harten
Passivierungsschicht 3 ausgebildet sein, wie etwa zum Beispiel
einem Siliziumoxid oder einer Nitridschicht.
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Jeder
in 1 gezeigte effektive Chipbereich 1 kann
eine aktive oder verarbeitete Oberfläche des Halbleiter-Wafers 100 enthalten.
Beispielsweise kann eine integrierte Schaltung innerhalb des effektiven
Chipbereichs 1 implementiert und durch eine interne Verdrahtung,
die während
der Wafer-Front-End-Verarbeitung
erzeugt wird, an die Elektrodenpads 2 gekoppelt werden.
Eine große
Vielfalt von verschiedenen Typen von aktiven Gebieten kann gemäß der obigen
Beschreibung innerhalb des effektiven Chipbereichs 1 implementiert
werden. Beispielhaft kann der aktive Chipbereich 1 Transistoren,
Kondensatoren, jede Art von daraus hergestellter Schaltungsanordnung,
MEMS usw. enthalten.
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Die
effektiven Chipbereiche 1 werden durch Schnitt- oder Trenngebiete 4 getrennt
(d. h. beabstandet). Die Trenngebiete 4, in der Technik
auch als Trennstraßen
bezeichnet, können
gerade sein oder können
eine beliebige andere geeignete Form aufweisen. Die Trennbereiche 4 sollen
für Raum
sorgen, der erforderlich ist, um den Wafer 100 in Einzelchips zu
zerschneiden. In der Regel kann derartiger Zwischenraum zwischen
effektiven Chipbereichen 1 für Kontaktstrukturen 5 verwendet
werden. Kontaktstrukturen 5 können zum Beispiel für Test- oder Steuerzwecke
verwendet werden. Beispielsweise können Kontaktstrukturen 5 Elektroden
einer TEG (Testelementgruppe) liefern, die während des Wafertestens verwendet
wird, oder können
Elektroden für
Wafer-Einbrennprozesse, Abschirmungs- oder andere Zwecke bilden.
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Beispielhaft
kann eine Kontaktstruktur 5 eine harte Passivierungsschicht 6 oder
eine oder mehrere Metallisierungen 7 enthalten, die in
die harte Passivierungsschicht 6 eingebettet sind. Die
Metallisierungen 7 können
durch interne Verdrahtung an eine oder mehrere Komponenten (integrierte
Schaltungen, MEMS, usw.) innerhalb der effektiven Chipbereiche 1 gekoppelt
werden. In der Regel sind die Metallisierungen 7 exponiert
und/oder können
leicht durch ein Kontaktpin oder eine Kontaktsonde kontaktiert werden,
der oder die an eine externe Überwachungs-, Test-
oder Steuereinrichtung gekoppelt ist.
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Nachfolgend
wird ein Lasertrennprozess als ein Prozess angesehen, der die Chips
individualisiert, siehe 2. Eine spezifische Technologie
des Laserzersägens
ist in der Technik als „Stealth-Dicing” (verdecktes
oder unsichtbares Sägen)
bekannt. Das Stealth-Dicing gestattet das Unterdrücken von Schnittabfall
und ist deshalb ein geeigneter Prozess zum Schneiden von Werkstücken, die
für eine
Verunreinigung anfällig
sind. Weiterhin ist es ein trockener Prozess, der keine Reinigung
erfordert und deshalb für
das Verarbeiten von empfindlichen Strukturen wie etwa zum Beispiel
MEMS, die gegenüber
Belastung empfindlich sind, geeignet ist. Weitere Vorzüge, die durch
die Stealth-Dicing-Technologie erreicht werden können, sind Hochgeschwindigkeitstrennen,
hervorragende Bruchfestigkeit, ein kleiner Schnittgraben und geringe
laufende Kosten.
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Bei
der Stealth-Dicing-Technologie wird ein Laserstrahl 8 mit
einer Wellenlänge,
die durch den Halbleiter-Wafer 100 übertragen werden kann, auf
einen Punkt P innerhalb des Halbleiter-Wafers 100 fokussiert.
Aufgrund eines nichtlinearen Absorptionseffekts können nur
lokalisierte Punkte P innerhalb des Halbleiter-Wafers 100 selektiv
mit dem Laser bearbeitet werden, wodurch eine Beschädigung der Front-
und Rückoberfläche des
Halbleiter-Wafers 100 vermieden werden kann. Der Halbleiter-Wafer 100 kann
zersägt
werden, indem die relativen Positionen des Laserstrahls 8 und
des Halbleiter-Wafers 100 bewegt werden, um den Halbleiter-Wafer 100 gemäß dem gewünschten
Trennmuster zu scannen. Ein Ausführungsbeispiel
des Stealth-Dicing ist in 2 gezeigt.
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2 zeigt
eine Schnittansicht eines Halbleiter-Wafers 100. Die Kontaktstrukturen 5 und
die Details der effektiven Chipbereiche 1 (z. B. Elektrodenpads 2,
harte Passivierungsschicht 3) sind in 2 nicht
gezeigt.
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Gemäß 2 kann
der Halbleiter-Wafer 100 auf einem dehnbaren Band 9 montiert
werden. Vor dem Einwirken des fokussierten Laserstrahls 8 auf den
Halbleiter-Wafer 100 kann der Halbleiter-Wafer 100 geschliffen
werden. Nach dem Laserzersägen (Stealth
Dicing) kann das dehnbare Band 9 in allen seitlichen Richtungen
gedehnt werden. Eine Banddehnung kann bewirken, dass die Chips entlang
der Linien punktueller Schäden,
die durch den fokussierten Laserstrahl 8 erzeugt werden,
individualisiert werden. Wie aus 2 hervorgeht,
kann der Laserstrahl 8 von der Rückseite des Halbleiter-Wafers 100 aus
einwirken, das heißt,
der Laserstrahl 8 kann auf eine Hauptoberfläche des
Halbleiter-Wafers 100 gelenkt werden, die gegenüber der
in 1 gezeigten Hauptoberfläche des Halbleiter-Wafers 100 liegt,
die die effektiven Chipbereiche 1 aufnimmt.
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Die
Trennung des Halbleiter-Wafers 100 in Einzelchips kann
behindert werden oder die Qualität des
Trennungsprozesses kann verschlechtert werden, wenn die Schnittlinie
Metallmaterial wie etwa zum Beispiel die Metallisierung 7 schneidet.
Metallmaterial streut eher das Laserlicht, als geschnitten zu werden.
Je länger
die Kreuzungslänge
zwischen einer Metallschicht (z. B. Metallisierung 7 oder
irgendeine andere interne Metallschicht) und der Schnittlinie ist
und/oder je dicker eine Metallschicht ist, umso niedriger ist die
zu erwartende Prozesszuverlässigkeit.
Beispielsweise kann eine eine Schnittlinie kreuzende Metallschicht
wie eine Klammer oder ein Verbinder wirken und folglich die Trennung
des Halbleitermaterials an der Schnittlinie verhindern. Wenn alternativ
die Trennung erfolgreich war, kann die Metallschicht (z. B. Metallisierung 7 oder
irgendeine andere interne Metallschicht) ausfransen, wenn sie auseinandergezogen
wird. Das Ausfransen einer Metallschicht kann für die Chipproduktqualität und die
Prozesszuverlässigkeit
nachteilig sein.
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3 zeigt
eine Schnittansicht des Halbleiter-Wafers 100 entlang der
Linie A-A in 1. Optionale Schichten der Kontaktstruktur 5 wie
etwa zum Beispiel Passivierungsschicht 6 sind nicht gezeigt. Beispielhaft
kann der Laserstrahl 8 so ausgerichtet sein, dass er sich
entlang der Mittellinie der Metallisierung 7 bewegt, die
parallel zu der Trennstraße
orientiert ist. Die 4 bis 18 zeigen
verschiedene Designs der Metallisierung 7 oder anderer
Metallschichten gemäß Implementierungen
und Ausführungsformen.
Die 4 bis 13 und 15 bis 17 sind
Draufsichten, die einen Abschnitt der Vorderseite des Halbleiter-Wafers 100 bezüglich 3 zeigen.
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Gemäß 4 kann
ein Halbleiter-Bauelement 200 gemäß einer Ausführungsform
eine Metallisierung 7 mit einer Vertiefung enthalten, die
als eine schlitzförmige Öffnung 201 ausgebildet
ist. Die schlitzförmige Öffnung 201 kann
gerade sein, wie in 4, oder kann gekrümmt sein.
Die schlitzförmige Öffnung 201 kann
auf die Bewegungsrichtung des Laserstrahls 8 ausgerichtet
sein, das heißt,
der Laserstrahl 8 kann in die Metallisierung 7 am
unteren Ende 201a der schlitzartigen Öffnung 201 eintreten, vom
unteren Ende 201a zum oberen Ende 201b der schlitzförmigen Öffnung 201 laufen
und die Metallisierung 7 verlassen. Es wird angemerkt,
dass der größte Teil
der Länge
der Trennlinie innerhalb des Bereichs der Metallisierung 7 sich
durch die Öffnung 201 erstreckt,
d. h. die Metallisierung 7 nicht schneidet. Somit brauchen
beim Zerteilen des Halbleiter-Wafers 100 nur kleine Abschnitte
der Metallisierung 7 zwischen dem Umriss der Metallisierung 7 und dem
unteren und oberen Ende 201a, 201b der Öffnung 201 auseinandergezogen
zu werden. Auf diese Weise wird die Vereinzelung des Halbleiter-Wafers 100 zu
Chips erleichtert und das Ausfransen der Metallisierung 7 behindert.
Die Unterbrechung der Metallisierung 7 kann weiter durch
eine spitzwinklige Gestalt der Enden 201a, 201b der
schlitzförmigen Öffnung 201 gefördert werden.
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Es
ist anzumerken, dass ein oder beide Enden 201a, 201b der Öffnung 201 am
Umriss der Metallisierung offen sein können. In diesem Fall weist die Öffnung 201 die
Gestalt einer schlitzartigen Vertiefung auf, die von der oberen
oder unteren Seite in die Metallisierung 7 eintritt oder
sogar die Metallisierung 7 in zwei beabstandete Sektionen
oder Teile zerlegen kann. Im letzteren Fall könnten verschiedene Maßnahmen
zum elektrischen Koppeln der beabstandeten Teile verwendet werden,
und diese werden später
erläutert.
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Die 5 und 6 zeigen
Halbleiter-Bauelemente 300, 400 gemäß weiterer
Implementierungen oder Ausführungsformen.
Die obige Beschreibung bezüglich
des Halbleiter-Bauelements 200 gilt größtenteils für die Halbleiter-Bauelemente 300 und 400.
Beide Halbleiter-Bauelemente 300 und 400 weisen
Metallisierungen mit Vertiefungen 301 und 401 mit
jeweils einer schlitzartigen Gestalt auf. Bei dem Halbleiter-Bauelement 300 sind
mehrere Vertiefungen 301 angeordnet, um die Gestalt einer
strichpunktierten Linie zu bilden, wohingegen im Halbleiter-Bauelement 400 mehrere
Vertiefungen 401 angeordnet sind, um die Gestalt einer
gestrichelten Linie zu bilden. In beiden Fällen schneidet die vom Laserstrahl 8 erzeugte
Schnittlinie nur kurze Metallisierungsabschnitte zwischen den Vertiefungen 301 bzw. 401.
Die Vertiefungen 301 und 401 können in einer geraden Richtung
orientiert sein oder können
einen gekrümmten
Verlauf aufweisen. Es ist anzumerken, dass die Metallisierung 7 bei
allen Ausführungsformen 200 bis 400 durchgehend
bleibt, das heißt,
die schlitzförmigen
Vertiefungen 201, 301, 401 dürfen die
Metallisierung 7 nicht in getrennte Teile unterteilen.
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Ein
Halbleiter-Bauelement 500 gemäß 7 enthält eine
Metallisierung 7, die aus zwei (oder mehr) Teilen 501, 502 besteht,
die durch einen Spalt 503 voneinander getrennt sind.
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Aufgrund
des Spalts 503 ist der Gesamtbereich der Metallisierung 7 beim
Vergleich mit einer auch den Bereich des Spalts 503 bedeckenden durchgehenden
Metallisierung 7 reduziert. Die zwei oder mehreren separaten
Teile 501, 502 können durch untere Metallisierungsschichten
elektrisch gekoppelt sein, wie weiter unten in Verbindung mit 13 und 14 beschrieben
wird, oder können durch
eine Metallbeschichtung elektrisch gekoppelt sein, wie beschrieben
werden wird.
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8 zeigt
ein Halbleiter-Bauelement 600 gemäß einer Ausführungsform.
Das Halbleiter-Bauelement 600 ist ähnlich dem Halbleiter-Bauelement 500,
insofern als die Metallisierung 7 in einem zentralen Spaltgebiet 603 zwischen
einem unteren Teil 601 und einem oberen Teil 602 davon
entfernt ist. Hier ist der untere Teil 601 und der obere
Teil 602 der Metallisierung 7 als ein lineares
Array aus jeweils getrennten Streifen konfiguriert. Die Streifen
sind in einer senkrechten Richtung auf die Schnittlinie ausgerichtet
(d. h. die z. B. in 7 bis 13 gezeigte
gepunktete Mittellinie). Auf diese Weise kann die größte Länge, entlang
derer die Schnittlinie einen durchgehenden Teil der Metallisierung 7 schneidet,
im Vergleich zum Halbleiter-Bauelement 500 signifikant
reduziert werden. Ähnlich
dem in 7 gezeigten Halbleiter-Bauelement 500 können die
Metallisierungsstreifen über
interne Wafer-Verdrahtung,
siehe 13 und 14, über eine
Metallbeschichtung, siehe 17 und 18,
oder über
ein integrales Verbindungsstück
der Metallisierung 7, das sich parallel zu der Schnittlinie
erstreckt, aber seitlich davon versetzt ist, elektrisch zusammengeschaltet
sein. Weiterhin ist anzumerken, dass das Spaltgebiet 603 optional
ist, d. h. die getrennten Streifen können zum Beispiel unter einer
regelmäßigen Teilung über den Bereich
der Metallisierung 7 hinweg verteilt sein.
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9 zeigt
ein Halbleiter-Bauelement 700 gemäß einer Ausführungsform.
Hier ist die Metallisierung 7 durch nur zwei Streifen implementiert
(unterer Metallisierungsstreifen 701, oberer Metallisierungsstreifen 702),
die durch einen Spalt 703 getrennt sind. Die Beschreibung
für die
Halbleiter-Bauelemente 500 und 600 gilt
analog für
das Halbleiter-Bauelement 700.
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10 zeigt
ein Halbleiter-Bauelement 800, das dem in 6 gezeigten
Halbleiter-Bauelement 400 ähnlich ist. Die Metallisierung 7 wird
mit mehreren schlitzförmigen
Vertiefungen 801 versehen, die einen linken Teil 802 und
einen rechten Teil 803 der Metallisierung 7 definieren.
Der linke Teil 802 und der rechte Teil 803 der
Metallisierung 7 sind durch dünne Querträger 804 miteinander
verbunden. Ähnlich
den Halbleiter-Bauelementen 200, 300, 400 bleibt
die Metallisierung 7 durchgehend. Wenn alternativ die Querträger 804 entfallen,
sind der linke Teil 802 und der rechte Teil 803 beabstandet
und können
durch Verwendung von einer oder beiden der in Verbindung mit 13, 14 bzw. 17, 18 beschriebenen
Techniken elektrisch gekoppelt sein.
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11 zeigt
ein Halbleiter-Bauelement 900 gemäß einer Ausführungsform.
Das Halbleiter-Bauelement 900 ist ähnlich dem in 10 gezeigten
Halbleiter-Bauelement 800. Wieder ist die Metallisierung 7 mit
mehreren schlitzförmigen
Vertiefungen 901 versehen, die einen linken Teil 902 und
einen rechten Teil 903 definieren, die durch Querträger 904 miteinander
verbunden sind. Im Gegensatz zu dem Halbleiter-Bauelement 800 weisen
die schlitzförmigen
Vertiefungen 901 eine größere Querabmessung in ihrem Zentralgebiet
als an ihren Endgebieten auf. Beispielhaft können dazu die schlitzförmigen Vertiefungen 901 eine
hexagonale Gestalt anstatt eine rechteckige Gestalt aufweisen. Durch
Verbreitern der Öffnungsbreite
der Vertiefungen 901 in seitlicher Richtung kann die in 11 gezeigte
Ausführungsform
gegenüber
Positionierungstoleranzen oder Wafer-Verschiebung weniger empfindlich
sein als die in 10 gezeigte Ausführungsform.
Abgesehen davon gilt die Beschreibung für das Halbleiter-Bauelement 800 für das Halbleiter-Bauelement 900.
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12 zeigt
ein Halbleiter-Bauelement 1000 unter Verwendung einer Metallisierung 7,
die als ein Array oder eine Matrix aus separaten Metallisierungszonen 1001 konfiguriert
ist. Das Array kann optional in zwei Teilarrays (unteres Teilarray 1002 und oberes
Teilarray 1003) aufgeteilt sein, die durch einen Spalt 1004 getrennt
sind. Der Spalt 1004 kann eine Breite aufweisen, die größer ist
als der Abstand zwischen zwei benachbarten Metallisierungszonen 1001.
Alternativ kann ein Array mit einer regelmäßigen Teilung verwendet werden.
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13 ist
eine halbtransparente Darstellung des in 12 gezeigten
Halbleiter-Bauelements 1000. Hier ist zusätzlich zu
der die Metallisierung 7 implementierenden Metallschicht
(d. h. die Metallisierungszonen 1001) eine als eine elektrische
Zwischenverbindung für
die Metallisierungszonen 1001 dienende untere Metallschicht 1010 gezeigt.
Beispielhaft offenbart 13, dass die obere Teilmatrix 1003 und
die untere Teilmatrix 1002 elektrisch getrennt sind, wohingegen
alle Metallisierungszonen 1001 der oberen Teilmatrix 1003 und
alle Metallisierungszonen 1001 der unteren Teilmatrix 1002 jeweils durch
die untere Metallschicht 1010 elektrisch zusammengeschaltet
sind. Weiterhin zeigt 13 den Eindruck 20 einer
Sonde oder eines Kontaktpins, die oder das auf die untere Teilmatrix 1002 gedrückt wird.
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14 zeigt
eine Schnittansicht entlang der Linie B-B in 13. Wie
bereits erwähnt
kann die Metallisierung 7 (in diesem Beispiel durch die
Metallisierungszonen 1001 dargestellt) aus der obersten Metallschicht
in einem Halbleiter-Wafer
oder -Chip hergestellt sein, und die Zwischenverbindung kann aus
einer unteren Metallisierungsschicht 1010 innerhalb des
Halbleiter-Wafers oder -Chips hergestellt sein. Die oberste Metallschicht
eines Halbleiter-Wafers wird oftmals als Metall1 bezeichnet, und
die unteren Metallisierungsschichten innerhalb eines Halbleiter-Wafers
werden oftmals als Metall2, Metall3, Metall4, ... bezeichnet. Unter
Verwendung dieser Notation kann die Metallisierung 7 aus
Metall1 strukturiert sein, wohingegen eine beliebige der unteren
Metallisierungsschichten Metall2, Metall3, ... dazu verwendet werden
kann, für
die Zwischenverbindung 1010 zu sorgen.
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Durch
alle Ausführungsformen
hinweg kann die Metallisierung 7 aus einem Metall hergestellt
sein, das von dem für
die Zwischenverbindung verwendeten Metall verschieden ist. Weiter
können
verschiedene Dicken dieser Schichten verwendet werden. Beispielhaft
kann das die Metallisierung bildende Metall1 eine Dicke T1 von mehr
als 1 μm
aufweisen, insbesondere mehr als 2 μm. Beispielsweise kann die Dicke
T1 im Bereich zwischen 3 μm
und 4 μm
liegen. Bei anderen Ausführungsformen
kann die Dicke T2 von unteren Metallisierungsschichten (Metall2, Metall3,
...) kleiner als 1 μm
sein, insbesondere kleiner als 500 nm. Als ein Beispiel kann T2
im Bereich zwischen 200 nm und 500 nm liegen.
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Es
wird angemerkt, dass die Struktur oder das Neudesign, die oder das
für die
Metallisierung 7 gemäß den hierin
offenbarten Ausführungsformen vorgeschlagen
wird, auch für
die unteren Metallisierungsschichten Metall2, Metall3, ... der Zwischenverbindung
gelten kann. Insbesondere kann jedes Design der hierin offenbarten
Metallisierung 7 auf jede der unteren Metallisierungsschichten
innerhalb des Halbleiter-Wafers angewendet werden. Da jedoch diese
Schichten (Metall2, Metall3, ...) üblicherweise dünner sind
als die oberste Metallschicht (Metall1), ist die Auswirkung der
unteren Metallisierungsschichten möglicherweise weniger kritisch
als die Aus wirkung der obersten Metallschicht (Metall1) bezüglich des
Zersägens
des Halbleiter-Wafers.
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Nachfolgend
sind typische Abmessungen der Metallisierung 7 angegeben,
die für
alle Ausführungsformen
gelten. Der Umriss der Metallisierung 7 kann einen Gesamtbereich
mit einer Breite von z. B. etwa 30 μm bis 60 μm in seitlicher Richtung und
einer Länge
(in Längsrichtung,
d. h. parallel zu der Trennstraße 4)
von z. B. etwa 50 μm
bis etwa 120 μm
bedecken. Insbesondere die Länge
des Umrisses der Metallisierung 7 kann jedoch größer oder
kleiner als der obenerwähnte
Bereich sein und kann beispielsweise bis zu 200 μm oder 300 μm betragen oder sogar noch höher sein.
Die größte Breitenabmessung aller
schlitzförmigen
Vertiefungen 201, 301, 401, 801, 901 sowie
der Abstand in seitlicher Richtung zwischen Metallisierungszonen 1001 in 12 und 13 kann
im Bereich zwischen 5 μm
und 15 μm liegen,
insbesondere 6 μm
und 10 μm.
In der Regel beträgt
die seitliche Abmessung der durch Stealth-Dicing erzeugten Beschädigungszonen
weniger als 3 μm,
so dass die erforderliche Breite der schlitzförmigen Vertiefungen 201, 301, 401, 801, 901 hauptsächlich durch
die größten Positionierungstoleranzen
bestimmt wird, die an dem Lasertrennprozess beteiligt sind. Insbesondere
im Fall von größeren Positionierungstoleranzen
kann die größte Breitenabmessung
der schlitzförmigen
Vertiefungen 201, 301, 401, 801, 901 größer als
15 μm gewählt werden
und wird möglicherweise
nur durch die Anforderung begrenzt, ausreichend Metall bereitzustellen,
um einen sicheren elektrischen Kontakt zu der Sonde zu bieten.
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Eine
weitere Größe, die
berücksichtigt
werden muss, wenn die Metallisierung 7 dimensioniert wird,
ist die größte Länge, entlang
derer die Schnittlinie einen durchgehenden Abschnitt der Metallisierung 7 schneidet.
Bei einer Ausführungsform
ist diese Sektionslänge
kleiner als 200 μm,
100 μm oder
50 μm.
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Beispielsweise
kann unter Bezugnahme z. B. auf die Halbleiter-Bauelemente 200, 300, 400, 600, 700, 800, 900, 1000 und
die Abmessung der Metallisierungselemente wie etwa z. B. 701, 702, 804, 904, 1001,
die die Schnittlinie kreuzen, die Sektionslänge zum Beispiel nur 20 μm, 10 μm, 5 μm oder noch
weniger betragen. Zudem ist es möglich,
dass eine innerhalb der Metallisierung 7 angeordnete schlitzförmige Vertiefung
die Metallisierung 7 vollständig durchdringt und sie somit
in zwei getrennte Teile unterteilt, was zu einer Reduktion der Sektionslänge auf
0 μm führt.
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Die 15 und 16 zeigen
Halbleiter-Bauelemente 1100, 1200 gemäß weiteren
Ausführungsformen.
Hier ist eine Trennstraßenkreuzung gezeigt.
In 15 ist die Metallisierungsschicht 7 ähnlich der
Metallisierung 7 in 10 vom
zweiteiligen Typ ausgelegt. Jedoch wird nur ein Querträger 1201 verwendet.
Layout, Konfiguration und Abmessungen können wie zuvor erwähnt gewählt werden.
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Das
in 16 gezeigte Halbleiter-Bauelement 1200 verwendet
eine Metallisierung 7 mit einer Anzahl paralleler Streifen 1201,
die in der Richtung der Schnittlinie angeordnet sind (nicht gezeigt)
und durch ein Kreuzelement 1202 verbunden sind. Die Schnittlinie
sollte sich durch einen der Spalte zwischen den parallelen Streifen 1201 erstrecken.
Weiterhin könnte
als eine alternative Realisierung das Kreuzelement 1202 der
Metallisierung 7 entfallen und ein elektrischer Kontakt
zwischen den Streifen 1201 könnte durch untere Metallisierungsschichten innerhalb
des Halbleitersubstrats bereitgestellt werden, wie oben in Verbindung
mit den 13 und 14 erläutert.
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Weiterhin
kann gemäß einem
weiteren Aspekt die Metallisierung 7 aus mehreren verschiedenen
Metallisierungsschichten bestehen. Beispielhaft wird dieser Aspekt
in Verbindung mit 17 und 18 exemplifiziert,
wobei nur zum Zweck der Erläuterung
die in 16 gezeigte Ausführungsform verwendet
wird. Insbesondere ist eine Deckschicht 2000, die aus einem
Metallmaterial hergestellt ist, auf den Streifen 1201 (oder
einem beliebigen anderen Design der Metallisierung 7, weiter
oben offenbart) aufgebracht. Die Deckschicht 2000 besitzt
eine kleinere Dicke als die Streifen 1201, die als Basis
für die Deckschicht 2000 dienen.
Beispielsweise kann die Deckschicht 2000 eine Dicke von
unter 1 μm
aufweisen, insbesondere unter 500 nm oder sogar unter 300 nm. Die
Deckschicht 2000 kann eine durchgehende Schicht ohne Vertiefungen
oder Öffnungen sein
und kann einen Teil der Metallisierung 7 bedecken, der
sich in einer Zone des Lasertrennens oder im Wesentlichen dem ganzen
Bereich der Metallisierung 7 innerhalb des Umrisses davon
befindet. Wiederum wird das Lasertrennen entlang einer Schnittlinie
ausgeführt,
die in einem Spalt zwischen den Streifen 1201 verläuft. Wegen
der geringen Dicke der Deckschicht 2000 wird das Zerlegen
des Halbleiter-Wafers 100 in Chips durch die Deckschicht 2000 nicht
ernsthaft behindert. Die Deckschicht 2000 kann den elektrischen
Kontakt zu einem Steuerpin oder einer Steuerprobe verbessern, der
oder die in die Metallisierung 7 gedrückt wird. Weiterhin schaltet
die Deckschicht 2000 die ganze darunter liegende Struktur
der Metallisierung 7 ungeachtet ihres Designs elektrisch
zusammen. Deshalb gestattet die Deckschicht 2000, eine
interne Verdrahtung wegzulassen (z. B. ersetzt diese), die für das Zusammenschalten von
separaten Teilen der Metallisierung 7 erforderlich ist,
wie beispielsweise in 7, 8, 9 und 12 gezeigt.
Das Konzept des Hinzufügens
einer dünnen
Deckschicht 2000 (Metallbeschichtung) zu der Metallisierung 7 kann
auf jede der hierin beschriebenen Ausführungsformen angewendet werden.
Die Deckschicht 2000 kann aus einem anderen Material als
dem Material der Streifen 1201 hergestellt sein. Beispielsweise
kann die Deckschicht 2000 aus Gold hergestellt sein, wohingegen
die Streifen 1201 aus einem der oben erwähn ten, für die Metallisierung 7 verwendeten
Materialien hergestellt sein kann (ohne Deckschicht 2000).
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Zusammenfassend
gesagt kann ein Halbleiter-Bauelement wie hierin beschrieben ein
Halbleitersubstrat mit mehreren Schnittgebieten enthalten. Eine
Metallschicht befindet sich innerhalb eines Schnittgebiets. Die
Metallschicht enthält
eine Vertiefung, wobei die Vertiefung eine schlitzförmige Gestalt aufweist.
Die Vertiefung kann als eine Öffnung
oder eine Teilkreuzung der Metallschicht ausgebildet sein oder kann
die Metallschicht in eine erste Sektion und eine zweite Sektion
unterteilen, die voneinander beabstandet sind. Sektionen der Metallschicht
können durch
eine interne Zwischenverbindung innerhalb des Halbleiter-Bauelements
elektrisch zusammengeschaltet sein und/oder eine Deckschicht kann
mindestens teilweise über
der Vertiefung und mindestens teilweise über Teilen der Metallschicht
liegen.
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Nachfolgend
werden hierin Verfahren zum Herstellen von Halbleiter-Bauelementen
gemäß Ausführungsformen
unter Bezugnahme auf in 19 und 20 gezeigte
Flussdiagramme beschrieben.
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Gemäß 19 wird
bei S1 ein Halbleiter-Wafer 100 mit mehreren aktiven Gebieten
darin hergestellt, wobei die aktiven Gebiete durch Schnittgebiete
(Trennstraßen)
getrennt sind. Die Herstellung eines Halbleiter-Wafers erfolgt in
einer Front-End-Verarbeitung.
Der rohe Halbleiter-Wafer, der einen Durchmesser von z. B. 300 mm
aufweisen kann, wird durch Ausbilden von mehreren Halbleiterkomponenten
(z. B. integrierten Schaltungen, MEMS) auf einer Hauptoberfläche des
Halbleiter-Wafers bearbeitet. Die Front-End-Verarbeitung kann Verunreinigungsdotieren,
verschiedene Abscheidungsschritte, Fotolithographieschritte (z.
B. für das
Strukturieren von Gate-, Source- und Drain-Gebieten von Transistoren), Ätzschritte
und Metallisierungsschritte beinhalten. Weiterhin werden bei der Front-End-Verarbeitung
die Halbleiterkomponenten durch Metalldrähte miteinander verbunden.
Dazu wird eine Anzahl n von Metallschichten (Metalln, Metalln – 1, ...,
Metall1) abgeschieden, strukturiert und geätzt, wodurch getrennte Drähte zurückbleiben.
Dielektrisches Material wird über
den exponierten Drähten
abgeschieden, und als Vias bezeichnete Löcher werden in dem dielektrischen
Material hergestellt, um Drähte
von verschiedenen Metallschichten elektrisch zu verbinden. Immer
noch während
der Front-End-Verarbeitung (d. h. Wafer-Fabrikation) werden die Chipelektrodenpads 2 und
die Metallisierungen 7 hergestellt. Um die Metallisierungen 7 herzustellen,
wird bei S2 eine Metallschicht produziert, die sich innerhalb eines
Schnittgebiets befindet, wobei die Metallschicht eine Vertiefung
aufweist, wobei die Vertiefung eine schlitzförmige Gestalt besitzt. In der
Regel enthält
S2 einen Metallabscheidungsprozess. Das Metall kann durch alle bekannten
Techniken abgeschieden werden, d. h. CVD (Chemical Vapour Deposition – chemische
Abscheidung aus der Dampfphase), PVD (Physical Vapour Deposition – physikalische
Abscheidung aus der Dampfphase), zum Beispiel Sputtern, oder durch
galvanisches oder stromloses Plattieren. Es wird angemerkt, dass
verschiedene Arten von diesen Techniken kombiniert werden können. Beispielsweise
kann eine Keimschicht durch Dampfabscheidungstechniken abgeschieden
werden, mit Fotolithographietechniken strukturiert und durch Plattierungstechniken
verbessert werden. Die Vertiefung innerhalb der Metallschicht (Metallisierung 7)
oder eine Struktur von solchen Vertiefungen kann während der
Abscheidung des Metalls unter Verwendung eines Maskenabscheidungsprozesses
gleichzeitig hergestellt werden oder zu einem späteren Stadium unter Verwendung von
Nachabscheidungsstrukturierungstechniken wie etwa Ätzen usw.
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Nachdem
die Front-End-Verarbeitung abgeschlossen worden ist, werden die
Chips auf dem Halbleiter-Wafer 100 einer Vielzahl von elektrischen Tests
unterzogen, um zu bestimmen, ob sie ordnungsgemäß funktionieren. Die Chips
auf dem Halbleiter-Wafer 100 werden
in der Regel mit einem externen Elektroniktester getestet, der kleine
Sonden gegen die Metallschicht (Metallisierungen 7) auf
der Oberfläche
des Halbleiter-Wafers 100 drückt. Weiterhin kann eine Wafer-Voralterungverarbeitung
erfolgen, wobei an ein externes Elektronikeinbrenngerät angeschlossene
Sonden verwendet werden.
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Nach
dem Testen und/oder der Voralterungsverarbeitung wird der Halbleiter-Wafer
einer Back-End-Verarbeitung unterzogen. Die Back-End-Verarbeitung
kann das Tapen des Halbleiter-Wafers 100 auf
ein dehnbares Band 9 und das Hinterschleifen des Halbleiter-Wafers 100 beinhalten.
Bei S3 von 19 erfolgt das Zerlegen des Halbleiter-Wafers
in mindestens zwei Halbleitereinheiten durch Lasertrennen, wobei
die Schnittlinie durch die Vertiefung oder Vertiefungen in der Metallschicht
verläuft,
die während
S2 hergestellt wird. Das Lasertrennen, z. B. Stealth-Dicing, kann
von der geschliffenen Rückoberfläche des
Halbleiter-Wafers 100 aus durchgeführt werden, wie in 2 gezeigt. Im
Gegensatz zu dem herkömmlichen
Trennen mit einem Sägeblatt,
wo die Halbleitereinheiten (Chips) vollständig getrennt werden, gestattet
das Stealth-Dicing-Verfahren,
dass die individuellen Chips selbst nach dem Stealth-Dicing immer
noch mit dem Halbleiter-Wafer 100 integriert sind. Die über Stealth-Dicing
zerlegten Chips werden danach durch Banddehnung getrennt. Die Banddehnung
wird erleichtert und die Qualität
davon wird verbessert durch die hierin beschriebenen Aspekte und
Prinzipien. Nachträgliche
Verarbeitung kann Aufnehm- und Verpackungsschritte wie etwa Die-Bonden,
Draht-Bonden und Kapselung beinhalten.
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Gemäß 20 kann
ein Herstellungsprozess die Vorbereitung eines Halbleiter-Wafers 100 mit
mehreren aktiven Gebieten darin beinhalten, wobei aktive Gebiete
durch Schnittgebiete (Trennstraße)
gemäß S1 getrennt
sind. Dann wird gemäß S2' ei ne innerhalb eines
Schnittgebiets angeordnete erste Metallschicht erzeugt. Die erste
Metallschicht enthält
eine erste Sektion und eine zweite Sektion, wobei die erste Sektion
und die zweite Sektion voneinander beabstandet und durch eine der
oben erwähnten
Techniken elektrisch miteinander verbunden sind. Danach wird bei
S3' der Halbleiter-Wafer 100 in
mindestens zwei Halbleitereinheiten getrennt. Die Trennung erfolgt
durch Lasertrennen, z. B. Stealth-Dicing, wobei die Schnittlinie
durch den Raum zwischen der ersten und zweiten Sektion verläuft. Weiterhin
ist anzumerken, dass alle weiteren Verarbeitungsoptionen, wie in
Verbindung mit dem Flussdiagramm von 19 erläutert, sich
gleichermaßen
auf den durch das Flussdiagramm von 20 gezeigten
Prozess anwenden lassen.
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Wenngleich
ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform
der Erfindung bezüglich
nur einer von mehreren Implementierungen offenbart worden sein mag,
kann außerdem
ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder
mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen
kombiniert werden, wie für
eine beliebige gegebene oder besondere Anwendung erwünscht oder
vorteilhaft sein kann. Die vorliegende Anmeldung soll alle Adaptationen
oder Variationen der hierin erörterten
spezifischen Ausführungsformen
abdecken.