-
HINTERGRUND DER ERFINDUNG
-
Gebiet der Erfindung
-
Die vorliegende Erfindung betrifft einen Halbleiterfertigungsprozess und eine dazugehörigen Vorrichtung, und allgemein einen Prozess und eine Vorrichtung für die Veränderung der Eigenschaften einer freiliegenden Fotolackschicht durch einen Track, um den folgenden Prozesseffekt auszugleichen.
-
Stand der Technik
-
Durch die schnelle Entwicklung von integrierten Schaltungen sind die Minimierung der Bauelementgröße und die Verstärkung der Integrationsstufe das Hauptziel in der Halbleiterindustrie geworden. Im Allgemeinen wird ein Halbleiterbauelement durch eine Abfolge von Verfahrensschritten wie Abscheideprozesse, Fotolithografie, Ätzen und Ionenimplementierung hergestellt. Die Schlüsseltechnologie zum Ermitteln der kritischen Dimension (CD) ist Fotolithografie und Ätzen.
-
Ein typischer fotolithografischer Prozess wird mit einem lithografischen Werkzeug mit einem Track und einem Stepper (oder einem Scanner) durchgeführt. Der fotolithografische Prozess besteht normalerweise aus dem Auftragen einer Fotolackschicht auf eine Materialschicht, um mit einer Beschichtungseinheit des Tracks ein Muster zu erzeugen, teilweisem Freilegen der Fotolackschicht durch den Stepper, einem Post Exposure Bake (PEB) der freiliegenden Fotolackschicht in einer PEB-Einheit des Tracks, und dem Entwickeln der freiliegenden Fotolackschicht in einer Entwicklereinheit des Tracks. Danach wird der Ätzvorgang auf der Materialschicht durch Nutzung der entwickelten Fotolackschicht als Maske durchgeführt, um die Muster der entwickelten Fotolackschicht auf die Materialschicht zu übertragen.
-
Durch die ungleichmäßige Verteilung des Ätzgases sind die Ätzraten zwischen Rand und Mitte der Wafer unterschiedlich, wodurch es zu unterschiedlichen CD Werten kommt. Eine bekannte Methode ist, die Waferränder unterschiedlichen Energien auszusetzen, um die unterschiedlichen Werte der kritischen Dimension nach dem Ätzen zwischen Rand und Mitte des Wafers im Vorhinein zu kompensieren. Die Kompensierung durch das Exposure Tool kann jedoch nicht die Variation der kritischen Dimension innerhalb eines Chips ausgleichen und kann unerwünschte Einschusseffekte verursachen. Damit sind Funktion und Leistung des Halbleiterelements beeinflusst.
-
Techniken, die sich auf den zuvor beschriebenen Schwachpunkt beziehen, wurden in „Loading effects in deep silicon etching” (Proceedings of SPIE 2000, 4174, S. 90–97) beschrieben, worin speziell auf den Ladeeffekt eingegangen wird. Des Weiteren beziehen sich die Patente
US 6 806 200 A und
US 6 489 249 A auf das ungleichmäßige Ätzverfahren. Wie bereits oben erwähnt, ist aus dem Stand der Technik (siehe
JP 2000-277 423 A ) ein Verfahren zur Herstellung von Halbleitern bekannt, bei dem eine nicht-gleichmäßige Linienstärke zwischen der Rand- und Mittelfläche eines Wafers infolge eines ungleichmäßigen Ätzschrittes durch eine Variation der Bedingungen zwischen Rand- und Mittelfläche des Wafers während der Belichtung oder durch eine unterschiedliche Stärke der Photolackschicht zwischen Rand- und Mittelfläche des Wafers im Vorhinein kompensiert wird. Eine Variation der Entwicklerkonzentration wird jedoch nicht offenbart.
JP 2000-349018 A beschreibt hingegen ein Verfahren samt zugehöriger Vorrichtung, um bei der Herstellung von Halbleitern ungleichmäßige Linienstärken zu verhindern, indem durch unterschiedliche Temperaturen zwischen der Rand- und Mittelfläche eines Wafers während des PEB die inhomogenen Bedingungen während der Entwicklung nachträglich kompensiert werden. Eine Variation der Entwicklerkonzentration wird jedoch nicht erwähnt.
JP 2003-203 837 A offenbart eine Vorrichtung und ein Verfahren zur Behandlung von Oberflächen (z. B. von Halbleitern), in der beide Ansätze (unterschiedliche Bedingungen zwischen Rand- und Mittelfläche eines Wafers während Belichtung bzw. PEB) kombiniert werden können, um gleichmäßige Oberflächeneigenschaften (z. B. in Bezug auf die Linienstärke) zu erreichen.
-
Zusammenfassung der Erfindung
-
Die vorliegende Erfindung beschreibt einen Halbleiterfertigungsprozess zum Ausgleichen von unterschiedlichen Werten der kritischen Dimension zwischen Rand und Mitte von Wafern bei dem Ätzschritt.
-
Die vorliegende Erfindung beschreibt weiterhin ein Gerät für einen Halbleiterherstellungsprozess. Das Gerät kann leicht hergestellt werden durch das Einfügen eines Ringelements in den bestehenden Track, ohne eine neues Fertigungsgerät erwerben zu müssen.
-
Die vorliegende Erfindung stellt einen Halbleiterfertigungsprozess bereit. Zunächst wird ein Wafer mit einer darauf freiliegenden Fotolackschicht bereitgestellt. Dabei wird eine Eigenschaft des Waferrandes variiert.
-
Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Eigenschaft des Waferrandes durch einen Track variiert.
-
Gemäß der vorliegenden Erfindung beinhaltet der Halbleiterherstellungsprozess das Auftragen von Entwickler auf den Wafer.
-
Gemäß der vorliegenden Erfindung ist die Eigenschaft die Konzentration des Entwicklers.
-
Gemäß einer Ausführungsform der vorliegenden Erfindung liegt der Unterschied in der Konzentration des Entwicklers zwischen Mitte und Rand des Wafers zwischen 5% und 15%.
-
Gemäß einer Ausführungsform der vorliegenden Erfindung wird im Voraus die freiliegende Fotolackschicht in Mitte und Rand des Wafers der gleichen Energie ausgesetzt.
-
Gemäß einer Ausführungsform der vorliegenden Erfindung wird im Voraus die freiliegende Fotolackschicht in Mitte und Rand des Wafers unterschiedlichen Energien ausgesetzt.
-
Die vorliegende Erfindung beschreibt weiterhin ein Gerät für einen Halbleiterherstellungsprozess, der an einem Wafer mit einer freiliegende Fotolackschicht durchgeführt wird. Das Gerät hat ein Ringelement in eine Entwicklereinheit integriert, um die Eigenschaft des Randbereichs des Wafers zu variieren.
-
Gemäß einer Ausführungsform der vorliegenden Erfindung hat die Track-Einheit eine post-exposure baking-Einheit.
-
Gemäß der vorliegenden Erfindung hat das Bauteil eine Entwicklereinheit.
-
Gemäß einer Ausführungsform der vorliegenden Erfindung sorgen Ringelement und Entwicklereinheit für unterschiedliche Entwicklerkonzentrationen auf dem Wafer.
-
Im Blick auf das oben genannte kann im Halbleiterfertigungsprozess der vorliegenden Erfindung der Track für unterschiedliche kritische Dimensionen auf einer freiliegenden Fotolackschicht in Mitte und Rand der Wafer sorgen, um die ungleichmäßige Ätzgasverteilung durch den folgenden Ätzvorgang zu kompensieren. Nachdem sich die Waferrandeigenschaft der freiliegenden Fotolackschicht geändert hat, wird eine Materialschicht unter die als Maske verwendete freiliegende Fotolackschicht dessiniert. Somit wird eine dessinierte Materialschicht mit gleichmäßiger kritischer Dimension auf dem Wafer geformt. Entsprechend werden Funktion und Leistung des Halbleitergerätes verstärkt. Weiterhin beinhaltet das Gerät der vorliegenden Erfindung ein Ringelement, und das Ringelement kann in eine Entwicklereinheit eines Tracks leicht integriert werden, ohne dass die Notwendigkeit des Austauschens irgendeiner vorhandenen Fertigungsvorrichtung in der Produktion besteht.
-
Um die oben genannten und andere Objekte, Merkmale und Vorteile der vorliegenden Erfindung zu veranschaulichen, ist im Folgenden eine bevorzugte Ausführungsform mit Figuren detailliert beschrieben.
-
Kurzbeschreibung der Zeichnungen
-
Die beiliegenden Zeichnungen sind eingefügt, um ein besseres Verständnis der Erfindung zu ermöglichen. Die Zeichnungen dienen zusammen mit der Beschreibung der Erklärung der Grundlagen der Erfindung.
-
1A bis 1B illustrieren Schnittzeichnungen eines Halbleiterfertigungsprozesses entsprechend einer Ausführungsform der vorliegenden Erfindung.
-
2 ist die Aufsicht von 1A
-
3A bis 3C illustrieren schematische Schnittzeichnungen des Bedienens eines Gerätes, in dem ein Ringelement 202 in eine post-exposure baking-Einheit eines Tracks integriert ist.
-
4 illustriert schematisch eine Schnittzeichnung eines Geräts in dem ein Ringelement und eine post-exposure baking-Einheit in einem Stück gefertigt werden.
-
5A bis 5E illustrieren schematisch Schnittzeichnungen des Bedienens eines Gerätes, wobei entsprechend einer Ausführungsform der vorliegenden Erfindung ein Ringelement in eine Entwicklereinheit eines Tracks integriert ist, wobei die rechte Unterseite in 5D eine teilweise vergrößerte Ansicht darstellt.
-
Beschreibung der Ausführungsformen
-
1A bis 1B illustrieren schematisch Schnittzeichnungen eines Halbleiterfertigungsprozesses entsprechend einer Ausführungsform der vorliegenden Erfindung. 2 ist eine Aufsicht von 1A.
-
Nach 1A und 2 ist ein Wafer 100 mit einer Mittelfläche 102a und einer Randfläche 102b, die die Mittelfläche 102a umgibt, bereitgestellt. Die Randfläche 102b wird z. B. als Ringfläche mit einer Breite W von etwa 1/60 bis 1/20 eines Waferdurchmessers definiert. In einer Ausführungsform hat die Ringfläche des 12'' Wafers (300 mm Durchmesser) eine Breite von etwa 5 mm bis 15 mm. Der Wafer 100 hat eine Materialschicht 104 und eine freiliegende Fotolackschicht 106 darauf. Die Materialschicht 104 kann z. B. eine leitfähige oder dielektrische Schicht sein, und die freiliegende Fotolackschicht 106 kann ein positives Fotolackmaterial beinhalten. In dieser Ausführungsform wird die freiliegende Fotolackschicht 106 in der Mittelfläche 102a und der Randfläche 102b des Wafers 100 mit der gleichen Energiemenge vorbelichtet, aber die vorliegende Erfindung ist nicht darauf beschränkt. In einer anderen Ausführungsform wird die freiliegende Fotolackschicht 106 in der Mittelfläche 102a und der Randfläche 102b des Wafers 100 wie benötigt mit unterschiedlichen Belichtungsenergien vorbelichtet. Die Randflächeneigenschaft der freiliegenden Fotolackschicht 106 kann durch einen Track variiert werden, um die Muster 108 in der Randfläche 102b und die Muster 107 in der Mittelfläche 102a zu bilden. Die Linienstärke L1 der Muster 108 ist dünner als die Linienstärke L2 der Muster 107.
-
Wie hier beschrieben, beinhaltet der Halbleiterfertigungsprozess der vorliegenden Erfindung die Variation der Waferrandeigenschaft der freiliegenden Fotolackschicht 106 durch einen Track, um so die Linienstärke L1 der freiliegenden Fotolackschicht 106 in der Waferrandfläche 102b von der Linienstärke L2 derselben in der Mittelfläche 102a unterschiedlich zu gestalten. In dieser Ausführungsform ist die Linienstärke L1 in der Randfläche 102b geringer als die Linienstärke in der Mittelfläche 102a, aber die vorliegende Erfindung ist darauf beschränkt. In einer weiteren Ausführungsform kann wie benötigt die Linienstärke L1 in der Randfläche 102b größer sein als die Linienstärke L2 in der Mittelfläche 102a.
-
Ein Verfahren, die Eigenschaften der Waferrandfläche 100 durch einen Track zu variieren, wird im Folgenden beschrieben. Die Eigenschaft beinhaltet die Temperatur. Im Einzelnen werden die Randfläche 102b und die Mittelfläche 102a der freiliegenden Fotolackschicht 106 unterschiedlichen post-exposure bake (PEB)-Temperaturen ausgesetzt, wobei der Unterschied zwischen den PEB-Temperaturen zwischen 5–20°C beträgt. Mit anderen Worten beträgt der Temperaturunterschied zwischen der Randfläche 102b und der Mittelfläche 102a zwischen 5–20°C. Beispielsweise ist die PEB-Temperatur der Mittelfläche 102a etwa 80–120°C, während die PEB-Temperatur der Randfläche 102b etwa 70–130°C beträgt. Der PEB-Temperaturgradient befindet sich an der Schnittstelle zwischen Randfläche 102b und Mittelfläche 102a der freiliegenden Fotolackschicht 106. Im Einzelnen werden die Mittelfläche 102a und die Randfläche 102b der freiliegenden Fotolackschicht 106 auf eine erste Temperatur unterhalb der des Wafers 100 erhitzt, die Randfläche 102b der freiliegenden Fotolackschicht 106 wird zusätzlich auf eine zweite Temperatur erhitzt oder gekühlt, die unterhalb der des Wafers 100 liegt, wobei die erste Temperatur unterschiedlich von der zweiten ist. Alternativ dazu kann die Mittelfläche 102a der freiliegenden Fotolackschicht 106 auf eine erste Temperatur erhitzt werden, die unter der des Mittelbereiches des Wafers 100 liegt, und der dazugehörige Randbereich 102b wird auf eine zweite Temperatur erhitzt oder abgekühlt, die unter der des Randbereichs des Wafers 100 liegt, und die erste Temperatur unterscheidet sich von der zweiten Temperatur. Hier ist die PEB-Temperatur der Randfläche 102b höher als die der Mittelfläche 102a, um die Linienstärke L1 in der Randfläche 102b dünner als die Linienstärke L2 in der Mittelfläche 102a zu gestalten. Die PEB-Temperatur der Randfläche 102b kann auch niedriger sein als die der Mittelfläche 102a, wenn die gewünschte Linienstärke in der Randfläche 102b größer ist als in der Mittelfläche 102a.
-
Nach dem Schritt des Bereitstellens des Wafers beinhaltet der Halbleiterfertigungsprozess weiterhin das Auftragen von Entwickler auf den Wafer 100, um so die Eigenschaft der Randfläche des Wafers 100 zu variieren. Die Eigenschaft beinhaltet die Entwicklerkonzentration. Im Einzelnen werden die Randfläche 102b und die Mittelfläche 102a der freiliegenden Fotolackschicht 106 unterschiedlichen Entwicklerkonzentrationen unterzogen, wobei der Unterschied in den Entwicklerkonzentrationen zwischen den zwei Flächen beispielsweise zwischen 5 und 15% beträgt. Der Entwicklerkonzentrationsgradient befindet sich an der Schnittstelle zwischen Randfläche 102b und der Mittelfläche 102a der freiliegenden Fotolackschicht 106. Im Einzelnen wird der erste Entwickler mit einer ersten Konzentration aufgetragen, um die gesamte Oberfläche der freiliegenden Fotolackschicht 106 zu bedecken, und ein zweiter Entwickler mit einer zweiten Konzentration wird aufgetragen um die Randfläche 102b der freiliegenden Fotolackschicht 106 zu bedecken, wobei die erste Konzentration unterschiedlich von der zweiten ist. In dieser Ausführungsform ist die Entwicklerkonzentration in der Randfläche 102b höher als die in der Mittelfläche 102a, wenn die Linienstärke L1 in der Randfläche 102b geringer sein soll als die Linienstärke L2 in der Mittelfläche 102a. In einer anderen Ausführungsform ist die Entwicklerkonzentration in der Randfläche 102b niedriger als in der Mittelfläche 102a, wenn die gewünschte Linienstärke in der Randfläche 102b größer als in der Mittelfläche 102a sein soll.
-
Die oben genannte Ausführungsform, bei der sich die Linienstärke der freiliegenden Fotolackschicht in der Randfläche von derselben in der Mittelfläche unterscheidet, ist für Illustrationszwecke angeführt. In einem leitfähigen Plug-Prozess kann die kritische Dimension der freiliegenden Fotolackschicht in der Randfläche von der in der Mittelfläche, wenn notwendig, unterschiedlich sein. Die Entwicklerkonzentration in der Randfläche 102b kann höher (oder niedriger) sein als in der Mittelfläche 102a wenn die erwünschte kritische Dimension in der Randfläche 102b größer (oder kleiner) als in der Mittelfläche 102a sein soll. Zusätzlich können diese zwei Ansätze, die PEB-Temperatur und die Entwicklerkonzentration für die verschiedenen Flächen (also der Rand- und der Mittelfläche) zu variieren, nach Bedarf miteinander kombiniert werden.
-
Gemäß 1B wird nach Änderung der Waferrandeigenschaft der freiliegenden Fotolackschicht 106 der Wafer 100 zu einem Ätzmodul geschickt. Die Materialschicht 104 wird unter Nutzung der freiliegenden Fotolackschicht 106 als Maske dessiniert. Die, wegen der ungleichmäßigen Verteilung des Ätzgases, unterschiedlichen Ätzraten kompensieren den Unterschied in den kritischen Dimensionen zwischen der Randfläche 102b und der Mittelfläche 102a der freiliegenden Fotolackschicht 106. Damit wird auf dem Wafer 100 eine dessinierte Materialschicht 104a mit gleichmäßigen Mustern 110 mit einer Linienstärke L3 geformt. Die Linienstärke L3 kann geringer, gleich oder größer als die Linienstärke L2 sein. Wie hier beschrieben, beinhaltet der Halbleiterfertigungsprozess in der vorliegenden Erfindung zudem die Durchführung eines Ätzprozesses an dem Wafer 100 durch die Verwendung der freiliegenden Fotolackschicht 106 als Maske, damit die Linie L3 über den ganzen Wafer 100 gleich stark wird.
-
Wie zuvor beschrieben, erstellt die vorliegende Erfindung einen Halbleiterfertigungsprozess, um den Ätzeffekt im Voraus zu kompensieren. Das bedeutet, dass die kritische Dimension der Waferrandfläche durch einen Track im Fotolithografieprozess unterschiedlich von der in der Wafermittelfläche ausgebildet wird. Da sich die Ätzraten in Randfläche und Mittelfläche unterscheiden, erweist sich die gebildete kritische Dimension nach dem Ätzprozess quer über den Wafer als gleichmäßig. Somit behebt der Halbleiterfertigungsprozess in der vorliegenden Erfindung den durch die Ätzkammer verursachten Unterschied in der kritischen Dimension und vermeidet die Einschusseffekte, die durch die herkömmliche Kompensationsmethode mit einem Stepper verursacht werden.
-
Zusätzlich ist die vorliegende Erfindung mit einer Ausführungsform illustriert, in der positives Fotolackmaterial benutzt wird. Fachleute schätzen es, dass ein negatives Fotolackmaterial bei Bedarf verwendet werden kann. Da sich die Eigenschaft von positivem Fotolackmaterial entgegengesetzt zu der von negativem Fotolackmaterial verhält, steht die Variation der Linienstärke (oder der kritischen Dimension) durch die Änderungen der Entwicklerkonzentration verglichen mit den vorhergehenden Ausführungsformen in einem umgekehrten Verhältnis.
-
Das Gerät für den zuvor erwähnten Halbleiterfertigungsprozess wird im Folgenden vorgestellt. Ein Ringelement wird in eine Entwicklereinheit des Tracks eingefügt, um so die Eigenschaft des Waferrands zu variieren. Lediglich für Zwecke der Einfachheit und Klarheit ist die folgende Ausführungsform, in der die gewünschte Linienstärke der freiliegenden Fotolackschicht in der Waferrandfläche geringer ist als die in der Wafermittelfläche, als Beispiel angeführt.
-
Gemäß der vorliegenden Erfindung kann der Unterschied in den Linienstärken zwischen Randfläche und Mittelfläche des Wafers durch ein in eine Entwicklereinheit eines Tracks integriertes Ringelement erreicht werden. 5A bis 5E illustrieren schematisch Schnittzeichnungen der Bedienung eines Gerätes, bei der ein Ringelement in eine Entwicklereinheit eines Tracks entsprechend einer Ausführungsform der vorliegenden Erfindung integriert ist, wobei die rechte Unterseite von 5D eine teilweise vergrößerte Ansicht darstellt.
-
Nach 5A wird eine Scheibe 100 mit einer Materialschicht (nicht gezeigt) und einer Fotolackschicht (nicht gezeigt) darauf nach einem Beschichtungsschritt, einem Belichtungsschritt und einem PEB-Schritt in eine Entwicklereinheit 204 transferiert. Ein Entwicklerprotokoll, das aus mindestens fünf Schritten besteht, wird wie folgt ausgeführt. Im ersten Auftragungsschritt verteilt eine Düse 203 der Entwicklereinheit 204 einen Entwickler 206 auf dem Wafer 100. Die Entwicklereinheit 204 dreht sich leicht, um sicherzustellen, dass die gesamte Oberfläche des Wafers 100 mit dem Entwickler 206 bedeckt wird. Nach 5B wird daraufhin ein erster statischer Puddle-Schritt durchgeführt. Der Wafer 100 wird für 2–10 s mit dem Entwickler 206 bedeckt. Danach wird nach 5C ein zweiter Auftragungsschritt durchgeführt. Ein Ringelement 208 wird in eine aktive Position herab bewegt um den Entwickler 210 auf der Randfläche des Wafers 100 aufzutragen. Die Konzentration des Entwicklers 210 ist etwa 10% höher als die des Entwicklers 206. Weiterhin wird nach 5D ein zweiter statischer Puddle-Schritt für 10–40 s durchgeführt. Das Ringelement 208 wird in diesem Schritt in eine Ruheposition hinaufgeführt. Die Randfläche des Wafers 100 wird mit einer Mixtur 207 des Entwicklers 206 und des Entwicklers 210 bedeckt, und die Mittelfläche des Wafers 100 wird mit dem Entwickler 206 bedeckt. Anders gesagt ist die Entwicklerkonzentration in der Randfläche des Wafers 100 höher oder niedriger als in der Mittelfläche des Wafers 100. Dann wird nach 5E die Entwicklereinheit 204 für 20–50 s rotiert um den Entwickler 206 und den Entwickler 210 von dem Wafer 100 heraus zu befördern. Danach wird der Wafer 100 von der Entwicklereinheit 204 in eine Hard-bake-Einheit überführt. Durch die auf dem Ringelement 208 und der Entwicklereinheit 204 des Wafers unterschiedlichen Entwicklerkonzentrationen, ist im Ergebnis die gewünschte Linienstärke der freiliegenden Fotolackschicht in der Randfläche geringer als die in der Mittelfläche.
-
Zusammengefasst kann der Halbleiterfertigungsprozess der vorliegenden Erfindung eine kritische Dimension in der Waferrandfläche durch einen Track erzeugen, die verschieden ist von der in der Wafermittelfläche, um so den nachfolgenden Prozesseffekt zu kompensieren. Anders gesagt, die Verteilung der kritischen Dimension, die durch die Verteilung der Entwicklerkonzentration innerhalb einer Scheibe verursacht wird, kompensiert die Ätzgasverteilung im Ätzprozess. Daher ist die kritische Dimension nach dem Ätzschritt quer über den Wafer gleichförmig, und Güte und Leistung des Halbleiterbausteins sind erhöht.
-
Weiterhin enthält das Gerät der vorliegenden Erfindung ein Ringelement, und das Ringelement kann in eine Entwicklereinheit eines Tracks leicht integriert werden, um die Randeigenschaften der Wafer zu verändern. Die Modifikation ist einfach und leicht auszuführen, ohne dass eine bestehende Fertigungsausrüstung in der Produktion ausgetauscht werden muss.
