DE102007059547B4

DE102007059547B4 - Elektrische Schaltung und Verfahren zum Betreiben einer elektrischen Schaltung

Info

Publication number: DE102007059547B4
Application number: DE102007059547.8A
Authority: DE
Inventors: Harald Streif
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-12-15
Filing date: 2007-12-11
Publication date: 2014-04-30
Anticipated expiration: 2027-12-12
Also published as: DE102007059547A1; US7639066B2; US20080142854A1

Abstract

Elektrische Schaltung, umfassend einen ersten Metalloxid-Silizium-(MOS)-n-Typ-Feldeffekttransistor (NFET) oder einen p-Typ-Feldeffekttransistor (PFET) und einen zweiten MOS-NFET oder -PFET vom gleichen Leitfähigkeitstyp wie der erste NFET oder PFET, wobei die Drainelektrode des ersten NFET oder PFET direkt mit der Sourceelektrode des zweiten NFET oder PFET verbunden ist und wobei die Gateelektrode des zweiten NFET oder PFET auf einem Spannungswert liegt, der kleiner oder gleich dem Drainspannungswert des zweiten NFET oder PFET im Fall eines NFET und größer oder gleich dem Drainspannungswert des zweiten NFET oder PFET im Fall eines PFET ist, wodurch ein Hauptleckstrom in dem ersten NFET oder PFET entsteht, der verursacht, dass der Drainspannungswert des ersten NFET oder PFET auf einem Wert in Relation zu einem Gatespannungswert des ersten NFET oder PFET ist, der einen gateinduzierten Drainleckstrom (GIDL) in dem ersten NFET oder PFET unterdrückt.

Description

ERFINDUNGSGEBIET
Die vorliegende Erfindung betrifft eine elektrische Schaltung und ein Verfahren zum Betreiben einer elektrischen Schaltung zum Unterdrücken eines gateinduzierten Drainleckstroms (GIDL – Gate Induced Drain Leakage) in Feldeffekttransistoren (FETs).
ALLGEMEINER STAND DER TECHNIK
Feldeffekttransistoren finden breiten Einsatz in elektronischen Schaltungsanordnungen. Es ist wünschenswert, Leckströme in solchen Bauelementen so niedrig wie möglich zu halten oder sie ganz zu eliminieren, da solche Ströme Leistung verschwenden. Ein Leckmechanismus, der zu einer relativ kleinen Menge an Leckstrom in Feldeffekttransistoren (MOSFETs) vom Metalloxid-Silizium-Typ (MOS) führt, ist als gateinduzierter Drainleckstrom (GIDL) bekannt. Im Stand der Technik war es in der Regel wegen der beteiligten kleinen Menge an Leckstrom in der Regel nicht erforderlich, eine zusätzliche Schaltungsanordnung zum Unterdrücken von GIDL bereitzustellen.
Mit dem Fortschritt der Entwicklung der integrierten Schaltungstechnologie jedoch hat GIDL an Wichtigkeit gewonnen. Mit der Entwicklung von Bauelementen mit immer kleineren Strukturmerkmalsgrößen nimmt somit das Verhältnis von Leckstrom zu Arbeitsstrom zu. Gleichzeitig erfordert der Trend zu mobilen Anwendungen einen minimalen Leistungsverlust, um eine lange Batterielebensdauer zu unterstützen.
GIDL wird durch eine relativ hohe Differenz bei der Gate- zur Drainspannung verursacht, die Elektronen-Loch-Paare in dem Überlappungsgebiet der Gateelektrode und der Drainelektrode erzeugt. Ein ähnlicher Effekt kann an dem Überlappungsgebiet der Gateelektrode und Sourceelektrode auftreten, doch ist die Differenz von Gate- zu Sourcespannung üblicherweise klein genug, so dass der gateinduzierte Sourceleckstrom (GISL) ignoriert werden kann. Bei GIDL entsteht ein Leckstrom zwischen der Drainelektrode und dem Substrat (Körper) des FET, während in GISL der Leckstrom zwischen der Sourceelektrode und dem Substrat auftritt. Der GIDL hängt hauptsächlich von der Oxiddicke und der Differenz zwischen der Gate- und der Drainspannung ab. Bei geringeren Spannungsdifferenzen wird der GIDL sehr klein und kann ignoriert werden.
Die Druckschrift US 7,064,984 B2 betrifft eine Schaltung zur Reduzierung eines Leckstroms in einer Zeilentreiberschaltung in einem Flash-Speicher, mit der gateinduzierte Drain-Leckströme während eines Stromspar-Modus reduziert werden können.
Die Druckschrift EP 1 528 572 A2 betrifft eine Schaltung zur Erzeugung einer erhöhten Wortleitungsspannung für einen DRAM-Speicher, bei der während eines Standby-Betriebs das Auftreten eines signifikanten gateinduzierten Drainstroms verhindert werden kann.
Wenngleich die vorliegende Erfindung nicht auf irgendeine bestimmte Anwendung beschränkt ist, ist ein Gebiet, wo sie nützlich ist, auf dem Feld der DRAMs (Dynamic Read Only Memories). Somit findet man hohe Gate-Drain-Spannungen beispielsweise in dem Zeilenpfad von DRAMs, wo in der gleichen Schaltung eine über die normale Versorgungsspannung verstärkte Spannung und negative Spannungen zusammen verwendet werden.
KURZE DARSTELLUNG DER ERFINDUNG
Gemäß der vorliegenden Erfindung wird eine elektrische Schaltung bereitgestellt, die einen ersten Metalloxid-Silizium(MOS)-n-Typ-Feldeffekttransistor (NFET) oder einen p-Typ-Feldeffekttransistor (PFET) und einen zweiten MOS-NFET oder -PFET vom gleichen Leitfähigkeitstyp wie der erste NFET oder PFET umfasst, wobei die Drainelektrode des ersten NFET oder PFET direkt mit der Sourceelektrode des zweiten NFET oder PFET verbunden ist und wobei die Gateelektrode des zweiten NFET oder PFET auf einem Spannungswert liegt, der kleiner oder gleich dem Drainspannungswert des zweiten NFET oder PFET im Fall eines NFET und größer oder gleich dem Drainspannungswert des zweiten NFET oder PFET im Fall eines PFET ist, wodurch ein Hauptleckstrom in dem ersten NFET oder PFET entsteht, der verursacht, dass der Drainspannungswert des ersten NFET oder PFET auf einem Wert in Relation zu einem Gatespannungswert des ersten NFET oder PFET ist, der einen gateinduzierten Drainleckstrom in dem ersten NFET oder PFET unterdrückt.
Eine Ausführungsform eines Verfahrens zum Betreiben einer elektrischen Schaltung, die einen ersten Metalloxid-Silizium(MOS)-n-Typ-Feldeffekttransistor oder einen p-Typ-Feldeffekttransistor und einen zweiten MOS-NFET oder -PFET vom gleichen Leitfähigkeitstyp wie der erste NFET oder PFET, wobei die Drainelektrode des ersten NFET oder PFET direkt mit der Sourceelektrode des zweiten NFET oder PFET verbunden ist, umfasst, weist die folgenden Schritte auf:
Versorgen der Gateelektrode und Sourceelektrode des ersten NFET oder PFET mit jeweiligen Spannungen, so dass der erste NFET oder PFET ausgeschaltet wird; und
Steuern der Gatespannung des zweiten NFET oder PFET derart, dass sie auf einem Pegel ist, der kleiner oder gleich der Drainspannung des zweiten NFET oder PFET im Fall eines NFET oder größer oder gleich der Drainspannung des zweiten NFET oder PFET im Fall eines PFET ist und der zu einem Hauptleckstrom in dem ersten NFET oder PFET führt, der verursacht, dass die Drainspannung des ersten NFET oder PFET auf einem Wert in Relation zu einem Wert einer zugeführten Spannung zu der Gateelektrode des ersten NFET oder PFET ist, der einen gateinduzierten Drainleckstrom in dem ersten NFET oder PFET unterdrückt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ein besseres Verständnis der Erfindung ergibt sich durch Bezugnahme auf die beiliegenden Zeichnungen. Es zeigen:
1 ein repräsentatives Schaltungsdiagramm eines Wortleitungstreibers nach dem Stand der Technik für einen DRAM-Speicher,
2 ein repräsentatives Schaltungsdiagramm eines Hauptwortleitungstreibers nach dem Stand der Technik für einen DRAM-Speicher,
3 ein Schaltungsdiagramm, das eine Ausführungsform der Erfindung veranschaulicht,
4 eine weitere Ausführungsform der Erfindung
5 noch eine weitere Ausführungsform der Erfindung.
AUSFÜHRLICHE BESCHREIBUNG
1 zeigt einen Wortleitungstreiber nach dem Stand der Technik für einen DRAM, während 2 einen Hauptwortleitungstreiber nach dem Stand der Technik für einen DRAM zeigt. Zur deutlichen Darstellung wird die Erfindung in Verbindung mit einer bestimmten Anwendung beschrieben, einem Wortleitungstreiber für einen DRAM, doch versteht sich, dass sich die Erfindung im weiten Sinne auf jede Anwendung anwenden lässt, die eine FET-Schaltungsanordung beinhaltet.
In vielen Speicherarrays kann es wünschenswert sein, auf eine ganze Zeile (oder Spalte) auf einmal zuzugreifen, anstatt individuell auf jede Speicherzelle. Wegen der Gatekapazität und den Einschränkungen aufgrund der Verdrahtungslast kann eine ganze Zeile (oder Spalte) von Zellen nicht von einem Wortleitungstreiber angesteuert werden, weshalb ein segmentierter Ansatz gewählt wird. Wieder unter Bezugnahme auf die 1 und 2 wird ein Hauptwortleitungstreiber, wie er etwa in 2 gezeigt ist, beim Zugreifen auf den segmentierten Wortleitungstreiber von 1 verwendet, der zum Zugreifen auf individuelle Wörter, die die Zeile umfassen, verwendet wird.
Unter Bezugnahme auf 1 ist die dargestellte Schaltung ein invertierender komplementärer MOSFET-(CMOS)-Wortleitungstreiber. Wie unten erörtert wird, ist in der Schaltung bei wie gezeigt angelegten Spannungen NFET 4 eingeschaltet, während PFET 2 sich in dem ausgeschalteten Zustand befindet. Unter einem Leckstromgesichtspunkt ist der PFET der wichtigere FET in 1, weil er keinen Hauptbauelementstrom trägt, was bedeutet, dass die Leckströme dominant sind. In 1 stellt der diagonale Pfeil 5 den zwischen dem Substrat 12 und der Drainelektrode 8 fließenden GIDL dar, während der diagonale Pfeil 3 den zwischen dem Substrat und der Sourceelektrode 10 fließenden GISL darstellt. Wie bereits erwähnt ist die Spannungsdifferenz zwischen der Gateelektrode und der Sourceelektrode normalerweise klein, so dass der GISL kein Problem ist.
Der Eingang zu den Gateelektroden des NFET und PFET von 1 auf Leitung 16 ist bMWL oder die Hauptwortleitungsspannung, von dem Hauptwortleitungstreiber von 2 ausgegeben. Bei der gezeigten Ausführungsform liegt diese Spannung auf dem Wert VPP, der ein Wert ist, der über den Wert der normalen externen Versorgungsspannung VDD verstärkt ist. Die Sourceelektrode 24 und das Substrat 28 des NFET 4 werden mit der Spannung VNWL gespeist, die normalerweise ein negativer Wert ist. Das Substrat 12 des PFET 2 wird mit einer Spannung mit dem Wert VPP gespeist, während die Sourceelektrode 10 des PFET mit einer Spannung WLDV gespeist wird, die in der gezeigten Ausführungsform auf Massepotential ist.
Weil die Gatespannung VPP des NFET 4 relativ zur Sourcespannung des NFET positiv ist und weil die gleiche Spannung VPP an die Gateelektrode des PFET 2 angelegt ist und relativ zur Sourceelektrode des PFET positiv ist, ist der NFET eingeschaltet, während der PFET ausgeschaltet ist. Somit wird die Ausgangsspannung WL des Inverters auf Leitung 44 zu VNWL. Der NFET 36 ist ein haltender FET, und wenn der Eingang zur Gateelektrode 38 WLRST auf Leitung 46 eine positive Spannung VINT wird, wird der NFET 36 eingeschaltet und stellt sicher, dass die an die Sourceelektrode 40 und das Substrat 41 angelegte Spannung VNWL selbst dann weiterhin an der Drainelektrode 42 anliegt, wenn das CMOS-FET-Paar 4, 2 Schaltzustände wechseln sollte.
Als nächstes unter Bezugnahme auf die Hauptwortleitungstreiberschaltung in 2 ist zu sehen, dass die Schaltung selbst zwar die gleiche ist wie die von 1, mit Ausnahme des Fehlens des haltenden FET 36, die an die FETs angelegten Eingangsspannungen aber verschieden sind. Somit wird bei den Gateelektroden 62 und 82 des NFET 60 bzw. PFET 62 die Spannung bDEC auf Leitung 76 eingegeben, die VNWL ist. Die Sourceelektrode 86 und das Substrat 88 des PFET werden mit einer Spannung auf dem verstärkten Pegel VPP versorgt, während der Sourceelektrode 64 und dem Substrat 68 des NFET die Spannung VNWL wie in 1 geliefert wird. Es sei angemerkt, dass die Drainelektrode 84 des PFET und die Drainelektrode 66 des NFET wie in 1 direkt miteinander verbunden sind. Bei dieser Ausführungsform schaltet die an die Gateelektroden beider FETs angelegte negative Spannung VNWL den PFET ein und den NFET aus. Somit erscheint die Sourcespannung VPP des PFET an dem Ausgang bMWL auf Leitung 90 an dem Verbindungspunkt, wo die Drainelektroden der jeweiligen Bauelemente verbunden sind. Da der NFET ausgeschaltet ist, ist es der GIDL dieses Bauelements, der in 2 signifikant ist, wie durch die diagonale Linie 74 bezeichnet. Wie im Fall von 1 liegt die maximale Spannungsdifferenz zwischen VPP und VNWL an, und um den GIDL zu unterdrücken, muss diese Spannungsdifferenz von ihrem normalen Wert abgesenkt werden. 3 zeigt eine Ausführungsform der Erfindung, die dies bewerkstelligt.
Unter Bezugnahme auf 3 ist zu sehen, dass die Schaltung aus NFET 100 und NFET 102 besteht, wobei die Drainelektrode 108 des NFET 100 direkt mit der Sourceelektrode 116 des NFET 102 verbunden ist. Die Schaltung von 3 ersetzt den NFET 60 in der Schaltung von 2. Die Gateelektrode, die Sourceelektrode und der Körper des NFET 100 werden mit den gleichen Spannungen wie der NFET 60 in 2 versorgt. Somit wird die Eingabe bDEC mit dem Wert VNWL in die Gateelektrode 104 eingegeben, und dieser gleiche Spannungswert wird sowohl in die Sourceelektrode 106 als auch den Körper 110 des NFET 100 eingegeben. Der Zweck des NFET 102 besteht darin, die Spannung am Knoten 126 zu halten, die an dem Drain-Source-Verbindungspunkt der NFETs 100 und 102 mit einem Wert anliegt, der die Differenz der Gate- und Drainspannung des NFET 100 klein genug macht, um den GIDL 112 des NFET 100 zu unterdrücken.
Dies wird erreicht, indem die Spannung VG1 an der Gateelektrode 114 des NFET 102 so gesteuert wird, dass sie kleiner oder gleich der Spannung an der Drainelektrode 118 des NFET 102 ist. Die Spannung bMWL mit dem Wert VPP wird an die Drainelektrode 118 des NFET 102 angelegt, während die Spannung VNWL an den Körper 120 angelegt wird. Es versteht sich, dass die angelegten Spannungen von 3 für den in 2 dargestellten Fall sind, wo der NFET abgeschaltet ist.
In 3 sind der GIDL-Strom 122 und der GISL-Strom 124 des NFET 102 durch die gekrümmten Pfeile dargestellt. Diese Ströme fließen jeweils von der Drainelektrode zum Körper und von der Sourceelektrode zum Körper. Es gibt auch einen Hauptleckstrom (Strom unterhalb des Schwellwerts), mit dem vertikalen Pfeil 130 bezeichnet, der von der Drainelektrode zur Sourceelektrode des NFET 102 fließt. Auch der NFET 100 weist einen Hauptleckstrom auf, der von der Drainelektrode zur Sourceelektrode des NFET 100 fließt, mit dem vertikalen Pfeil 132 bezeichnet. Die Menge des Strom unter dem Schwellwert wird durch die Bauelementabmessungen (Gatebreite und -länge) und die Spannungsdifferenz zwischen Gateelektrode und Sourceelektrode definiert. Da die NFETs in Reihe geschaltet sind, gleichen sich die Leckströme in beiden Bauelementen aus und bewirken, dass die Spannung am Knoten 126 heruntergezogen wird und auf eine Differenz zwischen Gate- und Sourcespannung an dem Bauelement 102 eingestellt wird, das den ausgeglichenen Strom unterstützt. Folglich stellt sich die Spannung des Knotens 126 auf einen Wert unter VG1 oder im schlimmsten Fall auf gleich VG1 ein. Die Spannung VG1 wurde so gewählt, dass der Spannungswert am Knoten 126 ein ausreichend niedriger Wert ist, um den GIDL 112 des NFET 100 zu unterdrücken.
Repräsentative Spannungen, die an die Schaltung von 3 angelegt werden und in dieser auftreten können, sind unten aufgeführt. VG1, VD1, VS1 und VB1 beziehen sich auf Spannungen an der Gateelektrode, der Drainelektrode, der Sourceelektrode und dem Körper des FET 102, während sich VG2, VD2, VS2 und VB2 auf Spannungen an den entsprechenden Elektroden des FET 100 beziehen.
Zieloperation: VS1, VD2 = 1,4 V

• VD1 = 2,6 V, VG1 = 1,8 V, VS1 = 1,4 V, VB1 = –0,6 V
• VD2 = 1,4 V, VG2 = –0,6 V, VS2 = –0,6 V, VB2 = –0,6 V

Worst-Case-Operation: VS1, VD2 = 1,8 V

• VD1 = 2,6 V, VG1 = 1,8 V, VS1 = 1,8 V, VB1 = –0,6 V
• VD2 = 1,8 V, VG2 = –0,6 V, VS2–= –0,6 V, VB2 = –,6 V

GIDL D1:

VD1G1 = 2,6 – 1,8 = 0,8 V; VB1 = –0,6 V → kein GIDL-Strom, da VDG sehr klein.

GISL S1:

VS1G1 = –0,4 (Worst Case) → kein GISL-Strom, da VSG sehr klein!

GIDL D2:

VD2G2 = 1,4 V – (–0,6 V) = 2,0 V verglichen mit 3,2 V in der ursprünglichen Konfiguration von 2 → keinerlei signifikanter GIDL-Strom wird hinzugefügt.

Es versteht sich, dass die oben erwähnten spezifischen Spannungen lediglich zu Veranschaulichungszwecken angegeben sind und die Erfindung nicht auf solche Werte oder auf den dargestellten Fall einschränkt ist, bei dem der Gateeingang auf einer verstärkten Spannung liegt und die Drainelektrode an einer negativen Spannung liegt.
4 zeigt eine Schaltung ähnlich der von 3, mit Ausnahme des Falles, bei dem der PFET abgeschaltet ist, wie in 1. Die Schaltung umfasst einen PFET 200, der ausgeschaltet ist wegen der an seine Gateelektrode 204 angelegten verstärkten Spannung VPP und der an seine Sourceelektrode 206 angelegten WLDV-Spannung auf Massepotential. Ein zusätzlicher PFET 202 ist vorgesehen, und die Sourceelektrode 218 des PFET 218 ist mit der Drainelektrode 208 des PFET 200 verbunden. Der Knoten 226 liegt am Verbindungspunkt von Sourceelektrode 218 und Drainelektrode 208 vor. Die Spannung auf dem Pegel VPP wird an das Substrat 210 des PFET 200 und das Substrat 220 des PFET 202 angelegt, während die negative Spannung VMWL an der Drainelektrode 216 des PFET 202 anliegt.
Der Zweck des PFET 202 besteht darin, die Spannung am Knoten 226 auf einem Wert zu halten, der die Differenz zwischen Gate- und Drainspannung des PFET 200 klein genug macht, um den GIDL 212 des PFET 200 zu unterdrücken. Bewerkstelligt wird dies, indem die Spannung VG2 an der Gateelektrode 214 des PFET so gesteuert wird, dass sie größer oder gleich der Spannung an der Drainelektrode 216 des PFET 202 ist.
Der GIDL-Strom 222 und der GISL-Strom 224 des PFET 202 sind ebenfalls in 4 dargestellt. Es gibt auch einen Hauptleckstrom (Strom unter dem Schwellwert) 232 des PFET 200 und einen Hauptleckstrom 230 des PFET 202. Beim Betrieb der Schaltung gleichen sich die Leckströme, da die PFETs in Reihe geschaltet sind, in beiden Bauelementen aus und bewirken ein Einstellen der Spannung am Knoten 226 auf eine Differenz zwischen Gate- und Sourcespannung an dem Bauelement 202, das den ausgeglichenen Strom unterstützt. Eine derartige Spannung am Knoten 226 unterdrückt den GIDL 212 des PFET 200 effektiv.
Bei dem für 3 angegebenen spezifischen Beispiel wurde für VG1 eine Gleichspannung von 1,8 Volt angenommen. Wenn diese Spannung zu stark abgesenkt wird, kann die reduzierte Stromansteuerung verursachen, dass die Schaltgeschwindigkeit der Inverterlogik beeinträchtigt wird, weshalb es wünschenswert ist, zwischen Geschwindigkeit und Stromreduktion ein Gleichgewicht zu finden. In dieser Hinsicht kann die Gatespannung des NFET 102 in 3 zwischen einem relativ niedrigen Wert für für den Leistungsverbrauch relevante Zustände und einer relativ hohen Spannung für geschwindigkeitsrelevante Zustände abgewechselt werden. Wenn beispielsweise sich eine mobile Einrichtung in einem Standby-Modus befindet und Batterielebensdauer gespart werden soll, kann der Spannungswert für VG1 auf einem relativ niedrigen Wert sein, während, wenn sich die Einrichtung in dem Arbeitsmodus befindet und Geschwindigkeit wichtiger ist, die Spannung auf einen höheren Wert geschaltet werden kann.
Unter Bezugnahme auf 5 ist eine Ausführungsform gezeigt, um den Gatespannungswert VG1 wie in dem vorhergehenden Absatz beschrieben abzuwechseln. In dieser Ausführungsform wird gewünscht, den Wert der Spannung G1 auf Leitung 140, die in dem GIDL-kompensierten CMOS-Inverter 130 eingegeben wird, zu ändern, wie oben beschrieben.
Ein Schalter 132 ist vorgesehen, der daran angeschlossene Eingangsleiter 134 und 138 aufweist. Der Eingangsleiter 134 wird mit einer relativ niedrigen Spannung VL gespeist, während der Eingangsleiter 138 mit einer relativ hohen Spannung VH gespeist wird. Ein Signal auf dem Steuerleiter 138 bestimmt, ob der Schalter die ausgegebene VL oder VH an den Ausgangsleiter 140 liefert. Das Steuersignal auf dem Leiter 138 ist so ausgelegt, dass der Schalter die niedrige Spannung VL für für einen Leistungsverbrauch relevante Zustände und die hohe Spannung VH für geschwindigkeitsrelevante Zustände ausgibt. Ein ähnliches System kann zum Steuern der Spannung VG2 in 4 verwendet werden.
Es sind somit eine Schaltungsanordnung, eine Vorrichtung und Verfahren zur Verwendung mit FETs offenbart worden. Gemäß eieinem weiteren Aspekt wird ein Verfahren zum Herstellen einer elektrischen Schaltung bereitgestellt, das ein Verfahren zum Herstellen einer elektrischen Schaltung umfasst: Bereitstellen eines ersten Feldeffekttransistors (NFET) vom n-Typ oder eines Feldeffekt[transistors] (PFET) vom p-Typ, Bereitstellen eines zweiten NFET oder PFET vom gleichen Leitfähigkeitstyp wie der erste NFET oder PFET, elektrisches Verbinden der Drainelektrode des ersten NFET oder PFET mit der Sourceelektrode des zweiten NFET oder PFET, Bereitstellen eines dritten NFET oder PFET vom entgegengesetzten Leitfähigkeitstyp wie der erste NFET oder PFET und elektrisches Verbinden der Drainelektrode des dritten NFET oder PFET mit der Drainelektrode des zweiten NFET oder PFET.

Claims

Elektrische Schaltung, umfassend einen ersten Metalloxid-Silizium-(MOS)-n-Typ-Feldeffekttransistor (NFET) oder einen p-Typ-Feldeffekttransistor (PFET) und einen zweiten MOS-NFET oder -PFET vom gleichen Leitfähigkeitstyp wie der erste NFET oder PFET, wobei die Drainelektrode des ersten NFET oder PFET direkt mit der Sourceelektrode des zweiten NFET oder PFET verbunden ist und wobei die Gateelektrode des zweiten NFET oder PFET auf einem Spannungswert liegt, der kleiner oder gleich dem Drainspannungswert des zweiten NFET oder PFET im Fall eines NFET und größer oder gleich dem Drainspannungswert des zweiten NFET oder PFET im Fall eines PFET ist, wodurch ein Hauptleckstrom in dem ersten NFET oder PFET entsteht, der verursacht, dass der Drainspannungswert des ersten NFET oder PFET auf einem Wert in Relation zu einem Gatespannungswert des ersten NFET oder PFET ist, der einen gateinduzierten Drainleckstrom (GIDL) in dem ersten NFET oder PFET unterdrückt.
Elektrische Schaltung nach Anspruch 1, wobei ein Knoten, der sich an der Verbindung der Drainelektrode des ersten NFET oder PFET und der Sourceelektrode des zweiten NFET oder PFET befindet, nicht mit irgendeiner Spannungsquelle verbunden ist.
Elektrische Schaltung nach Anspruch 1 oder 2, wobei der erste NFET oder PFET im ausgeschalteten Zustand ist.
Elektrische Schaltung nach einem der Ansprüche 1 bis 3, wobei der erste NFET oder PFET mit einem Feldeffekttransistor (FET) vom entgegengesetzten Leitfähigkeitstyp in einer Inverterschaltung verbunden ist.
Elektrische Schaltung nach einem der Ansprüche 1 bis 4, wobei der Gatespannungswert des zweiten NFET oder PFET relativ zum Drainspannungswert des zweiten NFET oder PFET einen gateinduzierten Drainleckstrom (GIDL) in dem ersten NFET oder PFET unterdrückt und wobei die Gatespannung zwischen dem Wert, der GIDL unterdrückt, und einem Wert abgewechselt wird, der GIDL nicht unterdrückt, aber zu einem schnelleren Betrieb führt als der Wert, der GIDL unterdrückt.
Verfahren zum Betreiben einer elektrischen Schaltung, die Folgendes umfasst: einen ersten Metalloxid-Silizium-(MOS)-n-Typ-Feldeffekttransistor (NFET) oder einen p-Typ-Feldeffekttransistor (PFET) und einen zweiten MOS-NFET oder -PFET vom gleichen Leitfähigkeitstyp wie der erste NFET oder PFET, wobei die Drainelektrode des ersten NFET oder PFET direkt mit der Sourceelektrode des zweiten NFET oder PFET verbunden ist, umfassend: Versorgen der Gateelektrode und Sourceelektrode des ersten NFET oder PFET mit jeweiligen Spannungen, so dass der erste NFET oder PFET ausgeschaltet wird; und Steuern der Gatespannung des zweiten NFET oder PFET derart, dass sie auf einem Pegel ist, der kleiner oder gleich der Drainspannung des zweiten NFET oder PFET im Fall eines NFET oder größer oder gleich der Drainspannung des zweiten NFET oder PFET im Fall eines PFET ist und der zu einem Hauptleckstrom in dem ersten NFET oder PFET führt, der verursacht, dass die Drainspannung des ersten NFET oder PFET auf einem Wert in Relation zu einem Wert einer zugeführten Spannung zu der Gateelektrode des ersten NFET oder PFET ist, der einen gateinduzierten Drainleckstrom (GIDL) in dem ersten NFET oder PFET unterdrückt.
Verfahren nach Anspruch 6, wobei in der Schaltung der Verbindungspunkt der Drainelektrode des ersten NFET oder PFET und der Sourceelektrode des zweiten NFET oder PFET mit keiner Spannung verbunden ist.
Verfahren nach einem der Ansprüche 6 oder 7, wobei die elektrische Schaltung mit einem weiteren FET in einer Inverteranordnung verbunden ist, weiterhin umfassend ein Steuern des weiteren FET, damit er sich in dem eingeschalteten Zustand befindet.
Verfahren nach einem der Ansprüche 6 bis 8, weiterhin umfassend das Abwechseln der Gatespannung des zweiten NFET oder PFET zwischen einem Pegel, der zur Unterdrückung von GIDL in dem ersten NFET oder PFET führt, und einem Pegel, der nicht zu der Unterdrückung führt.