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Die
vorliegende Erfindung betrifft eine integrierte Schaltung mit einer
resistiven Speicherzelle, welche umschaltbar ist zwischen einem
hochohmigen Speicherzustand und wenigstens einem niederohmigen Speicherzustand,
und ein Verfahren zum Bestimmen eines Speicherzustands einer resistiven Speicherzelle.
Die Erfindung betrifft ferner einen Speicherbaustein mit einer Vielzahl
von resistiven Speicherzellen, sowie eine elektronische Vorrichtung mit
einem solchen Speicherbaustein.
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In
unterschiedlichen datenverarbeitenden Systemen und elektronischen
Vorrichtungen werden sogenannte nichtflüchtige Speicherbausteine eingesetzt.
Diese Speicher weisen programmierbare Speicherzellen auf, in denen
eine gespeicherte Information auch ohne Energiezufuhr von außen zuverlässig erhalten
bleibt. Dadurch tritt im Gegensatz zu sogenannten flüchtigen
Speichern wie beispielsweise DRAM (Dynamic Random Access Memory)
kein Verlieren eines Speicherinhalts unmittelbar nach Abschalten
der Versorgungsspannung des Speichers auf.
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Ein
Typ eines nichtflüchtigen
Speichers ist der sogenannte Flash-Speicher. Bei diesem Speichertyp
besteht eine einzelne Speicherzelle aus einem FET-Transistor (Field
Effect Transistor), welcher eine als „Floating Gate" bezeichnete isolierte
Hilfselektrode zwischen dem Gate und der Source-Drain-Strecke (Kanal)
des Transistors aufweist. Zum Programmieren der Flash-Speicherzelle
wird ein hohes positives Potential an das Gate angelegt, wodurch
eine elektrische Ladung (Elektronen) auf die Hilfselektrode aufgebracht
wird. Der ungeladene Zustand der Flash-Speicherzelle wird wieder
erreicht, indem die Ladung auf der Hilfselektrode durch Anlegen
eines hohen nega tiven Potentials an das Gate aus der Hilfselektrode
ausgetrieben wird. Die Ladung auf der Hilfselektrode gibt dabei
die Leitfähigkeit
bzw. den Widerstand der Source-Drain-Strecke bei am Gate aufgesteuerten Transistor
vor, was zur Festlegung eines Speicherzustands der Flash-Speicherzelle
genutzt wird.
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Darüber hinaus
sind nichtflüchtige
resistive Speicher bekannt, welche auf dem Ausnutzen weiterer elektrischer
Eigenschaften und Phänomene
basieren. Hierunter fällt
insbesondere der CBRAM-Speicher (Conductive Bridging RAM), bei welchem
eine Speicherzelle ein Widerstandsspeicherelement mit einem zwischen
zwei Elektroden angeordneten Elektrolytmaterial mit einem hohen
spezifischen Widerstand aufweist. Durch Anlegen einer Programmierspannung
an die Elektroden kann ein leitender Pfad in dem Elektrolytmaterial
aufgebaut werden, wodurch die resistive Speicherzelle von einem
hochohmigen Widerstandszustand in einen niederohmigen Widerstandszustand übergeht.
Der Wechsel von dem hochohmigen Speicherzustand in den niederohmigen
Speicherzustand kann durch Anlegen einer entsprechenden Löschspannung
wieder rückgängig gemacht
werden. Die unterschiedlichen Widerstände definieren dabei detektierbare
Speicherzustände
der Speicherzelle.
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Ein
weiterer resistiver Speicher ist der sogenannte Phasenwechselspeicher,
auch als PCRAM (Phase Change RAM) bezeichnet. Hierbei weist eine Speicherzelle
ein Widerstandsspeicherelement mit einem zwischen zwei Elektroden
angeordneten Phasenwechselmaterial, in der Regel eine Metalllegierung,
auf. Mittels elektrischer Pulse kann das Phasenwechselmaterial erhitzt
und damit zwischen einem (ursprünglich)
amorphen und einem kristallinen Phasenzustand hin und her geschaltet
werden. In Abhängigkeit
des Phasenzustands wird die resistive Speicherzelle dabei in einen
hochohmigen Speicherzustand (amorphe Phase) und in einen niederohmigen
Speicherzustand (kristalline Phase) versetzt, was zur Informationsspeicherung
genutzt wird.
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Zum
Auslesen einer Information aus einer Speicherzelle eines CBRAM-
und eines PCRAM-Speicherbausteins kann eine vorgegebene Lesespannung
mithilfe einer Ausleseschaltung an die Speicherzelle angelegt werden,
um einen elektrischen Stromfluss durch die Speicherzelle hervorzurufen.
Die Stärke
des elektrischen Stroms ist dabei abhängig von dem Widerstandszustand
der resistiven Speicherzelle. Durch Erfassen einer von dem Strom
abhängigen
elektrischen Messgröße, in der Regel
ein Spannungsabfall an einem in Serie zu der Speicherzelle angeordneten
Lastelement, kann daher der Speicherzustand der Speicherzelle bestimmt werden.
Zu diesem Zweck wird die elektrische Messgröße mit einer Referenzgröße verglichen.
Die Referenzgröße wird üblicherweise
in Abhängigkeit
eines elektrischen Stromes gewonnen, welcher durch Anlegen der vorgegebenen
Lesespannung an zwei parallel geschalteten und als Referenz dienenden
resistiven Speicherzellen hervorgerufen wird. Eine dieser Referenzzellen
befindet sich dabei in einem hochohmigen Widerstandszustand, wohingegen
sich die andere Referenzzelle in einem niederohmigen Widerstandszustand
befindet, so dass die parallel geschalteten Referenzzellen einen
Referenzzustand an zwei parallel geschalteten Lastelementen mit
einem Widerstandswert zwischen dem hochohmigen und dem niederohmigen
Speicherzustand wiedergeben.
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Da
sich die Widerstandszustände
einer resistiven Speicherzelle eines CBRAM- und eines PCRAM-Speichers
um mehrere Größenordnungen unterscheiden,
können
sich abhängig
von der eingesetzten Spannungsquelle beträchtliche Abweichungen zwischen
der tatsächlich
an der Speicherzelle anliegenden Spannung und der gewünschten
Lesespannung ergeben. Eine zuverlässige Bewertung des Speicherzustands
der resistiven Speicherzelle erfordert jedoch das Anlegen einer
konstanten und reproduzierbaren Lesespannung an die Speicherzelle.
So kann insbesondere ein kleiner Widerstandswert der Speicherzelle
zur Folge haben, dass eine an der Speicherzelle anliegende Spannung
einbricht, wodurch auch kein für
die Bewertung erforderlicher Stromfluss mehr möglich ist. Um derartige Beeinträchtigungen zu
verhindern, wird die an die resistive Speicherzelle und die Referenzzellen
angelegte Spannung bei CBRAM- bzw. PCRAM-Speicherbausteinen mithilfe von Spannungsregeleinheiten
auf die vorgegebene Lesespannung geregelt. Eine Spannungsregeleinheit
weist hierbei üblicherweise
einen rückgekoppelten
Operationsverstärker
und einen an einen Ausgang des Operationsverstärkers angeschlossenen Regeltransistor
auf, was mit einem gewissen Schaltungsaufwand verbunden ist.
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Die
US 6,597,598 B1 offenbart
einen Speicherbaustein mit resistiven Speicherzellen. Eine Lesespannung,
welche zum Auslesen eines Speicherzustands an eine Speicherzelle
und eine Referenzzelle angelegt wird, wird hierbei mithilfe von Spannungsregeleinheiten
erzeugt.
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Anstelle
eine Speicherzelle eines Speicherbausteins als binär codierte
Speicherzelle zum Speichern eines Bits einzusetzen und die Speicherzelle lediglich
zwischen zwei unterschiedlichen Widerstandszuständen (logisch „0", logisch „1") hin und her zu
schalten, besteht die Möglichkeit,
eine Speicherzelle als sogenannte Multilevel-Zelle (MLC, Multi Level
Cell) zur Speicherung von mehreren Bits mithilfe einer größeren Anzahl
an Speicherzuständen
zu betreiben. Beispielsweise sind für die Speicherung von 2-Bit-Informationen
vier unterscheidbare Widerstandszustände einer Speicherzelle erforderlich.
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Eine
Multilevel-Betriebsweise von Speicherzellen ist bei Flash-Speichern
bekannt. Zum Bestimmen eines Speicherzustands einer Flash-Speicherzelle
wird hierbei eine vorgegebene Lesespannung an die Flash-Speicherzelle
bzw. an deren Source-Drain-Strecke
angelegt sowie eine elektrische Messgröße in Abhängigkeit eines hierdurch verursachten
elektrischen Stroms erfasst. Die elektrische Messgröße wird
mit Referenzgrößen eines
elektrischen Stroms verglichen, welcher durch Anlegen der vorgegebenen
Lesespannung an Referenzzellen hervorgerufen wird. Die Referenzzellen
weisen dabei Referenzzustände
mit Widerstandswerten zwischen den einzelnen Speicherzuständen der
auszulesenden Flash-Speicherzelle auf. Beispielsweise werden bei
einer 2-Bit-Betriebsweise drei Referenzzellen mit jeweils unterschiedlichen
Referenzzuständen
eingesetzt, um zu bestimmen, in welchem von vier möglichen
Speicherzuständen
sich die Flash-Speicherzelle befindet. Das Einstellen der vorgegebenen
Lesespannung an der zu bewertenden Flash- Speicherzelle und an den Referenzzellen
erfolgt hierbei mithilfe von Transistoren, welche als Sourcefolger
betrieben werden.
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Auch
bei einem CBRAM- und einem PCRAM-Speicherbaustein ist die Möglichkeit
einer Multilevel-Betriebsweise gegeben, da eine resistive Speicherzelle
zwischen einem hochohmigen Speicherzustand und mehreren niederohmigen
Speicherzuständen
hin und hergeschaltet werden kann. Zum Bewerten des Speicherzustands
einer resistiven Speicherzelle kann das von Flash-Speichern bekannte
Auslesekonzept jedoch nicht angewendet werden, da die Widerstandszustände von
resistiven Speicherzellen im Unterschied zu Flash-Speicherzellen
in einem Widerstandsbereich liegen, welcher wie oben beschrieben
mehrere Größenordnungen
umfasst. Ein Vorgeben der Lesespannung mithilfe von als Sourcefolger
geschalteten Transistoren hätte
daher einen Abfall der Lesespannung bei niederohmigen Speicherzuständen zur
Folge, wodurch eine Bewertung beeinträchtigt wird bzw. nicht mehr
möglich ist.
Zwar könnte
eine derartige Beeinträchtigung
mithilfe der oben beschriebenen Spannungsstabilisierung bzw. -regelung
kompensiert werden. Das Vorsehen von Spannungsregeleinheiten sowohl
für Speicherzellen
als auch für
Referenzzellen hätte
jedoch einen relativ hohen Schaltungsaufwand und damit einen relativ
hohen Platzbedarf eines Speicherbausteins mit einer Multilevel-Betriebsweise zur
Folge.
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Aus
der
US 5,828,616 ist
ein Flash-Speicher bekannt, bei dem die Flash-Speicherzellen als
Multilevel-Zellen zum Speichern von beispielsweise 2-Bit-Informationen
betrieben werden. Eine an eine auszulesende Speicherzelle und an
zugehörige
Referenzzellen angelegte Lesespannung wird hierbei mithilfe von
Spannungsregeleinheiten erzeugt.
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Die
Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte
Lösung
zum Anlegen einer Lesespannung für
eine integrierte Schaltung, einen Speicherbaustein und eine elekt ronische
Vorrichtung mit resistiven Speicherzellen anzugeben. Es ist ferner
Aufgabe der Erfindung, ein verbessertes Verfahren zum Bestimmen
eines Speicherzustands einer resistiven Speicherzelle bereitzustellen.
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Diese
Aufgabe wird durch eine integrierte Schaltung gemäß Anspruch
1, einen Speicherbaustein gemäß Anspruch
9, eine e lektronische Vorrichtung gemäß Anspruch 23 und ein Verfahren
gemäß Anspruch
24 gelöst.
Weitere vorteilhafte Ausführungsformen
der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung wird eine integrierte Schaltung
vorgeschlagen, welche eine resistive Speicherzelle und wenigstens
eine Referenzzelle aufweist. Die resistive Speicherzelle ist umschaltbar
zwischen einem hochohmigen Speicherzustand und wenigstens einem niederohmigen
Speicherzustand. Die Referenzzelle weist einen Widerstandswert auf,
welcher einen Referenzzustand wiedergibt. Die integrierte Schaltung weist
des weiteren eine erste Einrichtung zum Anlegen einer vorgegebenen
Lesespannung an die resistive Speicherzelle auf. Die erste Einrichtung
ist ausgebildet, die Lesespannung für einen ersten Widerstandsbereich
zu erzeugen, welcher die Speicherzustände der resistiven Speicherzelle
umfasst. Die integrierte Schaltung weist ferner eine zweite Einrichtung zum
Anlegen der vorgegebenen Lesespannung an die Referenzzelle auf.
Die zweite Einrichtung ist ausgebildet, die Lesespannung für einen
gegenüber dem
ersten Widerstandsbereich kleineren zweiten Widerstandsbereich zu
erzeugen, welcher den Referenzzustand der Referenzzelle umfasst.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung wird ein Speicherbaustein
vorgeschlagen, welcher eine Vielzahl von Wortleitungen und Bitleitungen
und eine Vielzahl von resistiven Speicherzellen und Referenzzellen
aufweist. Eine resistive Speicherzelle ist an einem Kreuzungspunkt
einer Wortleitung und einer Bitleitung angeordnet und ist umschaltbar
zwischen einem hochohmigen Speicherzustand und wenigstens einem
niederohmigen Speicherzustand. Eine Referenzzelle ist an einem Kreuzungspunkt
einer Wortleitung und einer Bitleitung angeordnet und weist einen
Widerstandswert auf, welcher einen Referenzzustand wiedergibt. Der Speicherbaustein
weist eine erste Einrichtung zum Anlegen einer vorgegebenen Lesespannung
an eine resistive Speicherzelle zum Hervorrufen eines elekt rischen
Stroms in einer der resistiven Speicherzelle zugeordneten Bitleitung
auf. Die erste Einrichtung ist ausgebildet, die Lesespannung für einen
ersten Widerstandsbereich zu erzeugen, welcher die Speicherzustände der
resistiven Speicherzelle umfasst. Der Speicherbaustein weist des
weiteren eine zweite Einrichtung zum Anlegen der vorgegebenen Lesespannung
an eine Referenzzelle zum Hervorrufen eines elektrischen Stroms
in einer der Referenzzelle zugeordneten Bitleitung auf. Die zweite
Einrichtung ist ausgebildet, die Lesespannung für einen gegenüber dem
ersten Widerstandsbereich kleineren zweiten Widerstandsbereich zu
erzeugen, welcher den Referenzzustand der Referenzzelle umfasst.
Der Speicherbaustein weist ferner eine Auswerteeinrichtung auf,
um den Speicherzustand einer resistiven Speicherzelle zu bestimmen.
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Gemäß einem
dritten Aspekt der vorliegenden Erfindung wird eine elektronische
Vorrichtung mit einem solchen, vorstehend beschriebenen Speicherbaustein
vorgeschlagen.
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Aufgrund
der Tatsache, dass die zweite Einrichtung im Unterschied zu der
ersten Einrichtung ausgebildet ist, die Lesespannung an einer Referenzzelle
für einen
Widerstandsbereich zu erzeugen, welcher lediglich den Widerstandswert
der Referenzzelle und nicht den gesamten Widerstandsbereich einer
resistiven Speicherzelle umfasst, kann die zweite Einrichtung gegenüber der
ersten Einrichtung mit einem geringeren Schaltungsaufwand verwirklicht
werden. Infolgedessen weisen die integrierte Schaltung, der Speicherbaustein
und die elektronische Vorrichtung einen geringen Platzbedarf auf.
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Gemäß einem
vierten Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Bestimmen eines Speicherzustands einer resistiven Speicherzelle vorgeschlagen,
wobei die resistive Speicherzelle umschaltbar ist zwischen einem
hochohmigen Speicherzustand und wenigstens einem niederohmigen Speicherzustand.
Eine vorgegebenen Lesespannung wird an die resistive Speicherzelle
angelegt. Die Lesespannung wird hierbei für ei nen ersten Widerstandsbereich
erzeugt, welcher die Speicherzustände der resistiven Speicherzelle
umfasst. Eine elektrische Messgröße wird
in Abhängigkeit
eines durch die Lesespannung an der resistiven Speicherzelle hervorgerufenen
elektrischen Stroms erfasst. Die vorgegebene Lesespannung wird des
weiteren an eine Referenzzelle angelegt, wobei die Referenzzelle
einen Widerstandswert aufweist, welcher einen Referenzzustand wiedergibt.
Die Lesespannung wird hierbei für
einen gegenüber
dem ersten Widerstandsbereich kleineren zweiten Widerstandsbereich
erzeugt, welcher den Referenzzustand der Referenzzelle umfasst.
Eine elektrische Referenzgröße wird
in Abhängigkeit
eines durch die Lesespannung an der Referenzzelle hervorgerufenen
elektrischen Stroms erfasst. Der Speicherzustand der resistiven
Speicherzelle wird anhand eines Vergleichs der Messgröße mit der
Referenzgröße bestimmt.
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Das
erfindungsgemäße Verfahren
ermöglicht
ein zuverlässiges
Bestimmen des Speicherzustands der resistiven Speicherzelle, da
die Lesespannung an der Speicherzelle für einen sämtliche Speicherzustände der
Speicherzelle umfassenden Widerstandsbereich erzeugt wird. Dadurch,
dass die Lesespannung an der Referenzzelle hingegen für einen
Widerstandsbereich erzeugt wird, welcher lediglich den Referenzzustand
der Referenzzelle umfasst, erfordert das Verfahren einen geringen
Schaltungsaufwand.
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Gemäß einer
bevorzugten Ausführungsform der
Erfindung weist die erste Einrichtung eine Spannungsregeleinheit
auf, durch welche eine an der resistiven Speicherzelle anliegende
Spannung auf die vorgegebene Lesespannung geregelt wird. Für den Fall,
dass sich die resistive Speicherzelle in einem niederohmigen Speicherzustand
befindet, kann die Speicherzelle einen Spannungsabfall verursachen, den
die Spannungsregeleinheit durch Anheben der Spannung auf die vorgegebene
Lesespannung kompensiert.
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Vorzugsweise
weist die Spannungsregeleinheit einen rückgekoppelten Operationsverstärker und einen
mit dem Operationsverstärker
verbundenen Regeltransistor auf.
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Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung wird ein geringer Platzbedarf bzw. Schaltungsaufwand
bei einem Speicherbaustein dadurch begünstigt, dass die Spannungsregeleinheit
schaltbar mit den Bitleitungen verbunden ist. In einer solchen Ausführungsform
kann ein Speicherbaustein lediglich eine Spannungsregeleinheit für sämtliche
resistiven Speicherzellen aufweisen.
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Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung weist die zweite Einrichtung einen als Sourcefolger
betriebenen Transistor zum Einstellen der Lesespannung an der Referenzzelle auf.
Auf diese Weise lässt
sich die zweite Einrichtung mit einem geringen Schaltungsaufwand
verwirklichen.
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Die
vorteilhaften Wirkungen der Erfindung werden insbesondere bei solchen
Ausführungsformen
erzielt, bei welchen Speicherzellen als Multilevel-Zellen zum Speichern
von mehr als 1 Bit betrieben werden. In Betracht kommt hierbei beispielsweise
eine Multilevel-Betriebsweise zum Speichern von 2-Bit-Informationen. Die
resistive Speicherzelle ist daher vorzugsweise umschaltbar zwischen
einem hochohmigen Speicherzustand und drei niederohmigen Speicherzuständen.
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Um
den Speicherzustand einer solchen resistiven Speicherzelle zuverlässig zu
bestimmen, sind der Speicherzelle vorzugsweise drei Referenzzellen
zugeordnet. Die drei Referenzzellen weisen drei unterschiedliche
Widerstandswerte zum Wiedergeben von Referenzzuständen zwischen
den einzelnen Speicherzuständen
der resistiven Speicherzelle auf. Der zweite Widerstandsbereich
der zweiten Einrichtung umfasst hierbei die drei unterschiedlichen Referenzzustände.
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Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung werden drei elektrische Referenzgrößen jeweils in Abhängigkeit
eines durch die Lesespannung an den drei Referenzzellen hervorgerufenen
elektrischen Stroms erfasst. Der Speicherzustand der resistiven
Speicherzelle wird anhand eines Vergleichs der der resistiven Speicherzelle
zugeordneten elektrischen Messgröße mit den
drei Referenzgrößen bestimmt.
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Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung weist eine resistive Speicherzelle ein Widerstandsspeicherelement
und einen Auswahltransistor auf. Bei dem Widerstandsspeicherelement
kann es sich um ein CBRAM- oder ein PCRAM-Widerstandsspeicherelement
handeln.
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Die
Erfindung wird im Folgenden anhand der beigefügten Figuren näher erläutert. Es
wird jedoch darauf hingewiesen, dass die beigefügten Figuren nur typische Ausführungsformen
der vorliegenden Erfindung darstellen und daher den Umfang der Erfindung
nicht einschränken.
Die Erfindung kann andere, ebenso wirksame Ausführungsformen umfassen. Es zeigen:
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1 eine
schematische Darstellung einer herkömmlichen integrierten Schaltung
zum Auslesen einer als Multilevel-Zelle betriebenen Flash-Speicherzelle;
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2 eine
schematische Darstellung einer integrierten Schaltung zum Auslesen
einer als Multilevel-Zelle betriebenen resistiven Speicherzelle
gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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3 eine
schematische Darstellung einer integrierten Schaltung zum Auslesen
einer als Multilevel-Zelle betriebenen resistiven Speicherzelle
gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung;
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4 eine
schematische Darstellung einer elektronischen Vorrichtung mit einem
Speicherbaustein gemäß einer
Ausführungsform
der vorliegenden Erfindung; und
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5 eine
schematische Darstellung einer elektronischen Vorrichtung mit einem
Speicherbaustein gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung.
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1 zeigt
eine schematische Darstellung einer herkömmlichen integrierten Schaltung 100 zum Auslesen
einer Flash-Speicherzelle 110,
welche als Multilevel-Zelle zum Speichern von 2-Bit-Informationen
betrieben wird. Die als Speichertransistor ausgeführte Speicherzelle 110 kann
hierbei in einen von vier Speicherzuständen mit unterschiedlichen
Widerstandswerten der Source-Drain-Strecke versetzt werden, welche
mithilfe der Schaltung 100 evaluiert werden können. Zu
diesem Zweck sind der Speicherzelle 110 drei Referenzzellen 120 zugeordnet,
welche Referenzzustände
mit Widerstandswerten zwischen den einzelnen Speicherzuständen der
Speicherzelle 110 aufweisen. Auch bei den Referenzzellen 120 handelt
es sich wie in 1 dargestellt um Flash-Speicherzellen,
welche in die entsprechenden unterschiedlichen Referenzzustände versetzt
sind.
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Die
Schaltung 100 weist eine Wortleitung 20 auf, welche
mit den Steueranschlüssen
bzw. Gates der Speicherzelle 110 und der Referenzzellen 120 verbunden
ist. Durch Anlegen eines Aktivierungspotentials an die Wortleitung 20 können die
Speicherzelle 110 und die Referenzzellen 120 für eine Bewertung
aktiviert werden.
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Ein
erster Anschluss (Source/Drain) der Speicherzelle 110 und
der Referenzzellen 120 ist jeweils mit einem hohen Potential 12,
beispielsweise einer Versorgungsspannung verbunden. Ein zweiter Anschluss
(Source/Drain) der Speicherzelle 110 und der Referenzzellen 120 ist
jeweils an eine Bitleitung 21 angeschlossen. Eine Bitleitung 21 ist
jeweils mit einem ersten Anschluss (Source/Drain) eines p-Kanal
Transistors 50 verbunden.
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Die
Transistoren 50, welche als Sourcefolger betrieben werden,
sind mit ihren Gates an eine Steuerleitung 25 angeschlossen,
und jeweils über
einen zweiten Anschluss (Source/Drain) mit einem ersten Anschluss
eines Lastelements 30 verbunden. Die Lastelemente 30 sind
vorliegend als Diode geschaltete n-Kanal Transistoren ausgebildet,
welche jeweils über
einen zweiten Anschluss mit einem Massepotential 10 verbunden
sind.
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Darüber hinaus
weist die Schaltung 100 drei Ausleseverstärker 40 auf. Über die
Ausleseverstärker 40 wird
jeweils ein Potential an einem Knoten 31 bzw. an dem ersten
Anschluss der Diode 30 des Leitungspfades der Speicherzelle 110 und
an einem Knoten 31 bzw. an dem ersten Anschluss einer Diode 30 des
Leitungspfades einer Referenzzelle 120 abgetastet. Die
Ausleseverstärker 40 sind
hierzu über entsprechende
Leitungen mit den Knoten 31 bzw. den ersten Anschlüssen der
Dioden 30 verbunden.
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Im
Betrieb der Schaltung 100 wird die Wortleitung 20 durch
Anlegen eines Aktivierungspotentials aktiviert, um die Speicherzelle 110 und
die Referenzzellen 120 für eine Bewertung frei zu schalten. Auch
werden die Transistoren 50 durch Anlegen eines Steuerpotentials
an die Steuerleitung 25 durchgeschaltet.
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Auf
diese Weise wird jeweils an den ersten Anschluss (Source/Drain)
der Transistoren 50 bzw. an einen Knoten 51 ein
vorgegebenes Potential an eine Bitleitung 21 angelegt,
wodurch an der Speicherzelle 110 und den Referenzzellen 120 jeweils eine
vorgegebene Lesespannung eingestellt wird. Dies hat zur Folge, dass
in den Leitungspfaden der Speicherzelle 110 und der Referenzzellen 120 jeweils
ein elektrischer Strom von dem hohen Potential 12 zu dem
Massepotential 10 fließt.
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Die
Stärke
des Stroms ist dabei jeweils abhängig
von dem Widerstandszustand der Speicherzelle 110 und der
Referenzzellen 120, und gibt daher jeweils einen Spannungsabfall
an den Dioden 30 vor, welcher mithilfe eines Ausleseverstärkers 40 durch Abgreifen
eines Potentials an einem Knoten 31 abgetastet werden kann.
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Das
Potential an dem Knoten 31 des Leitungspfades der Speicherzelle 110 kann
folglich mithilfe der Ausleseverstärker 40 mit den Potentialen
an den Knoten 31 der Leitungspfade der Referenzzellen 120 verglichen
werden, um den Speicherzustand der Speicherzelle 110 zu
bestimmen. Hierbei verstärken die
Ausleseverstärker 40 jeweils
einen Unterschied zwischen dem an dem Knoten 31 des Leitungspfades der
Speicherzelle 110 und an einem Knoten 31 eines Leitungspfades
einer Referenzzelle 120 anliegenden Potential. Auf der
Grundlage der verstärkten
Potentialunterschiede kann der Speicherzustand der Speicherzelle 110 ermittelt
werden.
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Auch
bei einer resistiven Speicherzelle wie einer CBRAM- und einer PCRAM-Speicherzelle
besteht die Möglichkeit,
die Speicherzelle als Multilevel-Zelle zu betreiben. Hierbei wird
ausgenutzt, dass die resistive Speicherzelle zwischen einem hochohmigen
Speicherzustand und mehreren niederohmigen Speicherzuständen hin-
und hergeschaltet werden kann. Bei einer derartigen resistiven Speicherzelle
kann die in 1 dargestellte integrierte Schaltung 100 jedoch
nicht zum Bewerten eines Speicherzustands eingesetzt werden, da
die Widerstandszustände
der Speicherzelle im Unterschied zu einer Flash-Speicherzelle in einem Widerstandsbereich liegen,
welcher mehrere Größenordnungen
umfasst. Der Einsatz eines als Sourcefolger betriebenen Transistors
zum Einstellen einer Lesespannung an der resistiven Speicherzelle
hätte bei
einem niederohmigen Speicherzustand zur Folge, dass die Speicherzelle
einen Spannungsabfall verursacht und infolgedessen kein Stromfluß mehr möglich ist.
Bei den in den folgenden Figuren dargestellten Ausführungsformen
der vorliegenden Erfindung wird eine derartige Beeinträchtigung
mit einem relativ geringen Schaltungsaufwand dadurch vermieden,
dass unterschiedliche Einrichtungen für das Anlegen der Lesespannung
an zu bewertenden resistiven Speicherzellen und an Referenzzellen
vorgesehen sind.
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2 zeigt
eine schematische Darstellung einer integrierten Schaltung 200 zum
Auslesen einer als Multilevel-Zelle betriebenen resistiven Speicherzelle 210 gemäß einer
Ausführungsform
der Erfindung. Die Speicherzelle 210 weist ein Widerstandsspeicherelement 211 und
einen Auswahltransistor 212 auf. Der Widerstand des Widerstandsspeicherelements 211 gibt
dabei den Speicherzustand der Speicherzelle 210 vor.
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Beispielsweise
ist die Speicherzelle 210 eine CBRAM-Speicherzelle, bei der das Widerstandsspeicherelement 211 zwei
Elektroden und ein zwischen den Elektroden angeordnetes Elektrolytmaterial
mit einem hohen spezifischen Widerstand aufweist (nicht dargestellt).
Die Speicherzelle 210 befindet sich daher in einem hochohmigen
Speicherzustand, sofern das Widerstandsspeicherelement 211 nicht
programmiert ist. Durch Anlegen von Spannungen an die Elektroden
mithilfe von in 2 nicht dargestellten Schaltungselementen
kann ein leitender Pfad in dem Elektrolytmaterial ausgebildet bzw.
wieder rückgebildet
werden. In Abhängigkeit
des Grades der Ausbildung des leitenden Pfades in dem Elektrolytmaterial des
Widerstandsspeicherelements 211 weist die Speicherzelle 210 einen
von mehreren niederohmigen Speicherzuständen auf.
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Die
in 2 dargestellte Speicherzelle 210 wird
beispielsweise in einen von vier möglichen Speicherzuständen zur
Speicherung von 2-Bit-Informationen versetzt, d.h. dass die Speicherzelle 210 umschaltbar
ist zwischen dem hochohmigen Speicherzustand und drei niederohmigen
Speicherzuständen. Beispielsweise
entspricht der hochohmige Speicherzustand der Speicherzelle 210 einem
effektiven elektrischen Widerstand von 1 GΩ, während die niederohmigen Speicherzustände der Speicherzelle 210 Widerstandswerten
im kΩ-Bereich,
d.h. beispielsweise 10 kΩ,
30 kΩ und
50 kΩ,
entsprechen.
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Eine
Bewertung des Speicherzustands der Speicherzelle 210 wird
mithilfe von drei der Speicherzelle 210 zugeordneten Referenzzellen 220 durchgeführt, welche
unterschiedliche Widerstandswerte zum Wiedergeben von Referenzzuständen zwischen den
einzelnen Speicherzuständen
der Speicherzelle 210 aufweisen. Sämtliche Referenzzustände können in
einem gegenüber
dem hochohmigen Speicherzustand der Speicherzelle 210 niederohmigen,
relativ kleinen Widerstandsbereich, d.h. zweistelligen kΩ-Bereich
liegen, und effektiven elektrischen Widerständen von beispielsweise 20
kΩ, 40
kΩ und
80 kΩ entsprechen.
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Die
Referenzzellen 220 sind wie in 2 dargestellt
resistive Speicherzellen mit jeweils einem Widerstandsspeicherelement 211 und
einem Auswahltransistor 212, welche in die entsprechenden
unterschiedlichen Referenzzustände
geschaltet sind. Auf diese Weise wird eine hohe Zuverlässigkeit
der Bewertung des Speicherzustands der Speicherzelle 210 erzielt,
da bei einem Herstellungsprozess der Speicherzelle 210 auftretende
und die elektrischen Eigenschaften der Speicherzelle 210 beeinflussende Prozessabweichungen
in entsprechender Weise bei der Herstellung der Referenzzellen 220 vorliegen.
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Sowohl
bei der Speicherzelle 210 als auch bei den Referenzzellen 220 ist
ein erster Anschluss des Widerstandsspeicherelements 211 mit
einem hohen Potential 12 und ein zweiter Anschluss des
Widerstandsspeicherelements 211 mit einem ersten Source/Drain-Anschluss
des Auswahltransistors 212 verbunden. Das Potential 12 wird
auch als Plattenpotential bezeichnet. Ein zweiter Source/Drain-Anschluss
des Auswahltransistors 212 ist jeweils an eine Bitleitung 21,
und ein Steueranschluss bzw. Gate des Auswahltransistors 212 jeweils
an eine Wortleitung 20 angeschlossen.
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Der
weitere Aufbau der Leitungspfade der Referenzzellen 220 entspricht
dem Aufbau der Leitungspfade der in 1 dargestellten
herkömmlichen
Schaltung 100. Eine Bitleitung 21 ist jeweils
mit einem ersten Source/Drain-Anschluss eines als Sourcefolger geschalteten
p-Kanal Transistors 50 verbunden. Ein Gate eines Transistors 50 ist
jeweils an eine Steuerleitung 25, und ein zweiter Source/Drain-Anschluss
eines Transistors 50 jeweils an einen ersten Anschluss
eines als Diode 30 geschalteten n-Kanal Transistors (Lastelement)
angeschlossen. An einen zweiten Anschluss einer Diode 30 ist jeweils
ein Massepotential 10 angelegt. Ein Spannungsabfall an
einer Diode 30 wird jeweils durch einen von drei Ausleseverstärkern 40 abgetastet.
Die Ausleseverstärker 40 sind
daher über
entsprechende Leitungen jeweils mit einem Anschluss einer Diode 30 bzw.
einem Knoten 31 zwischen einer Diode 30 und einem
Transistor 50 verbunden, um ein an einem Knoten 31 anliegendes
Potential abzugreifen.
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Im
Unterschied hierzu ist in dem Leitungspfad der auszulesenden Speicherzelle 210 anstelle eines
als Sourcefolger betriebenen Transistors 50 eine Spannungsregeleinheit 60 vorgesehen.
Die Spannungsregeleinheit 60 weist einen rückgekoppelten
Operationsverstärker 61 und
einen Regeltransistor 62 auf. Der Regeltransistor 62 ist
als p-Kanal Transistor ausgebildet. Hierbei sind die Source/Drain-Anschlüsse des
Regeltransistors 62 mit der Bitleitung 21 und
mit einer n-Kanal Diode 30, und das Gate des Regeltransistors 62 mit
einem Ausgang des Operationsverstärkers 61 verbunden.
An einen ersten Eingang des Operationsverstärkers 61 wird ein konstantes
Bezugspotential 11 angelegt. Über eine Rückkopplungsleitung 63 wird
ein an einem Source/Drain-Anschluss des Regeltransistors 62 bzw.
an einem Knoten 64 der Bitleitung 21 anliegendes
Potential an einen zweiten Eingang des Operationsverstärkers 61 angelegt.
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Zum
Abtasten eines Spannungsabfalls an der Diode 30 des Leitungspfades
der Speicherzelle 210 sind die drei Ausleseverstärker 40 über entsprechende
Leitungen mit dem zugehörigen Anschluss der
Diode 30 bzw. Knoten 31 zwischen der Diode 30 und
dem Regeltransistor 62 verbunden. An einen zweiten Anschluss
der Diode 30 ist das Massepotential 10 angelegt.
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Zum
Evaluieren des Speicherzustandes der Speicherzelle 210 wird
die Wortleitung 20 durch Anlegen eines entsprechenden Aktivierungspotentials aktiviert,
wodurch die Auswahltransistoren 212 der Speicherzelle 210 und
der Referenzzellen 220 durchschalten. Auf diese Weise werden
die Widerstandsspeicherelemente 211 der Speicherzelle 210 und
der Referenzzellen 220 über
die durchgeschalteten Auswahltransistoren 212 leitend mit
den Bitleitungen 21 verbunden.
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Darüber hinaus
wird sowohl an die Speicherzelle 210 als auch an die Referenzzellen 220 eine vorgegebene
Lesespannung 15 angelegt, um das Fliessen eines elektrischen
Stroms in den einzelnen Leitungspfaden von dem hohen Potential 12 zu
dem Massepotential 10 zu verursachen, dessen Stärke jeweils
von den Widerstandszuständen
der Speicherzelle 210 und der Referenzzellen 220 abhängt. Die Lesespannung 15 fällt dabei,
wie in 2 anhand von Pfeilen angedeutet, im Wesentlichen über den Widerstandsspeicherelementen 211 ab.
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Aufgrund
der Tatsache, dass sämtliche
Referenzzustände
der Referenzzellen 220 in einem niederohmigen und insbesondere
relativ kleinen Widerstandsbereich liegen, lässt sich die vorgegebene Lesespannung 15 zuverlässig und
mit einem geringen Schaltungsaufwand bzw. Platzbedarf mithilfe der
als Sourcefolger geschalteten Transistoren 50 an den Referenzzellen 220 einstellen.
Eine Lesespannung 15 an einer Referenzzelle 220 entspricht
dabei im Wesentlichen der Differenz zwischen dem hohen Potential 12 und
einem gegenüber
dem Potential 12 niedrigeren Potential auf der entsprechenden
Bitleitung 21, d.h. einem Potential an einem Knoten 51 bzw.
Source/Drain-Anschluss
eines Transistors 50. An die mit dem Gate eines Transistors 50 verbundene
Steuerleitung 25 wird daher ein Steuerpotential angelegt,
welches der Summe aus dem die Lese spannung 15 bestimmenden
Potential an einem Knoten 51 und einer an einem Transistor 50 abfallenden Gate-Source-
bzw. Einsatzspannung entspricht. Auf diese Weise wird das Potential
an einem Knoten 51 und damit die vorgegebene Lesespannung 15 an
einer Referenzzelle 220 für sämtliche Referenzzustände zuverlässig festgelegt.
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Die
an der Speicherzelle 210 anliegende Spannung entspricht
im Wesentlichen der Differenz zwischen dem hohen Potential 12 und
einem Potential auf der Bitleitung 21, d.h. einem Potential
an dem Knoten 64 bzw. Source/Drain-Anschluss des Regeltransistors 62.
Das Potential an dem Knoten 64 wird über die Rückkopplungsleitung 63 an
den zweiten Eingang des Operationsverstärkers 61 angelegt.
Wie für
einen solchen Schaltkreis üblich
versucht der Operationsverstärker 61 das
an dem Knoten 64 anliegende Potential auf das über den
ersten Eingang des Operationsverstärkers 61 angelegte
Bezugspotential 11 zu regeln. Das Bezugspotential 11 ist
dabei auf die vorgegebene Lesespannung 15 abgestimmt. Auf
diese Weise wird das Potential an dem Knoten 64 auf das
Bezugspotential 11, und damit die an der Speicherzelle 210 anliegende
Spannung zuverlässig auf
die vorgegebene Lesespannung 15 geregelt. Dies gilt für einen
relativ großen
Widerstandsbereich, welcher sowohl den hochohmigen Speicherzustand als
auch die niederohmigen Speicherzustände der Speicherzelle 210 umfasst.
Insbesondere bei einem niederohmigen Speicherzustand der Speicherzelle 210 wird
ein Einbrechen der Spannung mithilfe der Spannungsregeleinheit 60 durch
Anheben der Spannung auf die vorgegebene Lesespannung 15 kompensiert.
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Der
elektrische Strom in den einzelnen Leitungspfaden gibt einen Spannungsabfall
an den der Speicherzelle 210 und den Referenzzellen 220 zugeordneten
Dioden 30 und damit die Höhe der Potentiale an den Anschlüssen der
Dioden 30 bzw. an den Knoten 31 vor, was wiederum
durch die Ausleseverstärker 40 abgetastet
wird. Dabei werden die Potentiale an den Knoten 31 der
Leitungspfade der Referenzzellen 220 von jeweils einem der
drei Ausleseverstärker 40,
und das Potential an dem Knoten 31 des Leitungspfades der
Speicherzelle 210 von allen drei Ausleseverstärkern 40 abgegriffen,
um die Potentiale zu vergleichen. Die jeweiligen Unterschiede der
an den Knoten 31 erfassten Potentiale werden durch die
Ausleseverstärker 40 verstärkt. Anhand
der verstärkten
Potentialunterschiede kann der Speicherzustand der Speicherzelle 210 bestimmt
werden.
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3 zeigt
eine schematische Darstellung einer integrierten Schaltung 300 zum
Auslesen einer als Multilevel-Zelle betriebenen resistiven Speicherzelle 310 gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung. Der Aufbau der Schaltung 300 und
deren Funktionsweise entspricht im Wesentlichen der in 2 dargestellten
Schaltung 200.
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Die
Speicherzelle 310, welche ein Widerstandsspeicherelement 311 und
einen Auswahltransistor 312 aufweist, ist beispielsweise
eine PCRAM-Speicherzelle. Hierbei weist das Widerstandsspeicherelement 311 zwei
Elektroden und ein zwischen den Elektroden angeordnetes Phasenwechselmaterial
auf (nicht dargestellt). Durch Anlegen von elektrischen Pulsen an
die Elektroden mithilfe von in 3 nicht
dargestellten Schaltungselementen kann das Phasenwechselmaterial
erhitzt und damit zwischen einem amorphen und einem kristallinen
Phasenzustand hin und her geschaltet werden. In Abhängigkeit
des Grades der Ausbildung des kristallinen Phasenzustands kann die
Speicherzelle 310 neben einem hochohmigen Speicherzustand
einen von mehreren niederohmigen Speicherzuständen aufweisen.
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Auch
bei der in 3 dargestellten Schaltung 300 wird
die Speicherzelle 310 beispielsweise in einen von vier
möglichen
Speicherzuständen
zur Speicherung von 2-Bit-Informationen versetzt, d.h. dass die
Speicherzelle 310 umschaltbar ist zwischen dem hochohmigen
Speicherzustand und drei niederohmigen Speicherzuständen. Beispielsweise
entspricht der hochohmige Speicherzustand der Speicherzelle 310 einem
effektiven elektrischen Widerstand von 1 MΩ, wohingegen die niederohmi gen Speicherzustände der
Speicherzelle 310 Widerstandswerten im kΩ-Bereich,
d.h. beispielsweise 1 kΩ,
3 kΩ und
5 kΩ, entsprechen.
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Eine
Bewertung des Speicherzustands der Speicherzelle 310 wird
wiederum mithilfe von drei der Speicherzelle 310 zugeordneten
Referenzzellen 320 durchgeführt, welche Referenzzustände mit
Widerstandswerten zwischen den einzelnen Speicherzuständen der
Speicherzelle 310 aufweisen. Die Referenzzustände der
Referenzzellen 320 können
in einem gegenüber
dem hochohmigen Speicherzustand der Speicherzelle 310 niederohmigen
und relativ kleinen Widerstandsbereich, d.h. kΩ-Bereich liegen, und effektiven
elektrischen Widerständen
von beispielsweise 2 kΩ,
4 kΩ und
8 kΩ entsprechen.
Auch bei den Referenzzellen 320 handelt es sich wie in 3 dargestellt
um resistive Speicherzellen mit jeweils einem Widerstandsspeicherelement 311 und
einem Auswahltransistor 312, welche in die entsprechenden
unterschiedlichen Referenzzustände
versetzt sind.
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Unterschiede
zu der Schaltung 200 von 2 bestehen
im Wesentlichen in dem Vertauschen der Potentiale 10 und 12 in
den einzelnen Leitungspfaden, und in der unterschiedlichen Anordnung
des Widerstandsspeicherelements 311 und des Auswahltransistors 312 in
einer Speicherzelle 310 bzw. einer Referenzzelle 320.
So sind als Lastelemente fungierende Dioden 30, welche
vorliegend durch p-Kanal Transistoren gebildet werden, bei der Schaltung 300 mit
einem hohen Potential 12, und die Speicherzelle 310 bzw.
die Referenzzellen 320 mit einem Massepotential 10 verbunden.
Auch ist ein Widerstandsspeicherelement 311 der Speicherzelle 310 bzw.
der Referenzzellen 320 direkt an eine Bitleitung 21 angeschlossen,
wohingegen ein über
eine Wortleitung 20 aktivierbarer Auswahltransistor 312 mit
dem Massepotential 10 verbunden ist.
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In
den Leitungspfaden der Referenzzellen 320 werden wiederum
als Sourcefolger geschaltete Transistoren 50 zum Festlegen eines
auf eine vorgegebene Lesespannung 15 abgestimmten Potentials an
den Bitleitungen 21 bzw. an Knoten 51 und damit zum
Einstellen der Lesespannung 15 an den Referenzzellen 320 eingesetzt.
Die Transistoren 50 sind hierbei vom n-Kanal-Typ. Die Gates
der Transistoren 50 sind wiederum an eine Steuerleitung 25 angeschlossen.
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Da
sämtliche
Referenzzustände
der Referenzzellen 320 in einem niederohmigen und insbesondere
relativ kleinen Widerstandsbereich liegen, lässt sich die vorgegebene Lesespannung 15 mithilfe der
Transistoren 50 zuverlässig
an den Referenzzellen 320 einstellen. Eine Lesespannung 15 an
einer Referenzzelle 320 entspricht dabei im Wesentlichen der
Differenz zwischen einem gegenüber
dem Massepotential 10 höheren
Potential auf der entsprechenden Bitleitung 21, d.h. einem
Potential an einem Knoten 51 bzw. Source/Drain-Anschluss
eines Transistors 50, und dem Massepotential 10.
Aufgrund der gegenüber
Schaltung 200 von 2 vertauschten Potentiale 10, 12 verlaufen
die eine Lesespannung 15 kennzeichnenden Pfeile in 3 in
einer gegenüber 2 umgekehrten
Richtung.
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Im
Leitungspfad der Speicherzelle 310 ist hingegen wiederum
eine Spannungsregeleinheit 60 mit einem rückgekoppelten
Operationsverstärker 61 und
einem an einen Ausgang des Operationsverstärkers 61 angeschlossenen
Regeltransistor 62 vorgesehen. Der Regeltransistor 62 ist
vorliegend vom n-Kanal-Typ. An einen ersten Eingang des Operationsverstärkers 61 ist
ein auf die vorgegebene Lesespannung 15 abgestimmtes Bezugspotential 11,
und an einen zweiten Eingang des Operationsverstärkers 61 über eine
Rückkopplungsleitung 63 ein
an einem Knoten 64 der Bitleitung 21 anliegendes
Potential angelegt. Dadurch wird das Potential an dem Knoten 64 auf
das Bezugspotential 11, und damit die an der Speicherzelle 310 anliegende
Spannung zuverlässig auf
die vorgegebene Lesespannung 15 geregelt. Die Lesespannung 15 an
der Speicherzelle 310 entspricht dabei im Wesentlichen
der Differenz zwischen dem Potential an dem Knoten 64 und
dem Massepotential 10. Die Regelung der Spannung an der
Speicherzelle 310 auf die vorgegebene Lesespannung 15 mithilfe
der Spannungsregeleinheit 60 ist für einen relativ großen Widerstandsbereich
möglich,
welcher sowohl den hochohmigen Speicherzustand als auch die niederohmigen
Speicherzustände
der Speicherzelle 310 umfasst. Auf diese Weise wird insbesondere
ein Einbrechen der Lesespannung 15 bei einem niederohmigen
Speicherzustand der Speicherzelle 310 kompensiert.
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Eine
Bewertung des Speicherzustands der Speicherzelle 310 wird
mithilfe von drei Ausleseverstärkern 40 durchgeführt, welche
jeweils einen durch einen Stromfluss vorgegebenen Spannungsabfall
an Dioden 30 in den einzelnen Leitungspfaden abtasten. Hierzu
werden Potentiale an Knoten 31 der Leitungspfade der Referenzzellen 320 jeweils
an einen der drei Ausleseverstärker 40,
und das Potential an einem Knoten 31 des Leitungspfades
der Speicherzelle 310 an alle drei Ausleseverstärker 40 angelegt.
Die jeweiligen Unterschiede der Potentiale an den Knoten 31 werden
durch die Ausleseverstärker 40 verstärkt. Auf
der Grundlage der verstärkten
Potentialunterschiede kann der Speicherzustand der Speicherzelle 310 bestimmt
werden.
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4 zeigt
eine schematische Darstellung einer elektronischen Vorrichtung 400 mit
einem Speicherbaustein 410 gemäß einer Ausführungsform der
vorliegenden Erfindung. Bei der elektronischen Vorrichtung 400 kann
es sich beispielsweise um ein den Speicherbaustein 410 bzw.
mehrere Speicherbausteine 410 aufweisendes Speichermodul
handeln. Alternativ kann es sich bei der elektronischen Vorrichtung 400 auch
um eine Platine bzw. Hauptplatine eines Computers handeln. Hierbei
kann die elektronische Vorrichtung 400 neben dem Speicherbaustein 410 bzw.
mehreren Speicherbausteinen 410 weitere Bauelemente wie
beispielsweise eine in 4 angedeutete Steuereinrichtung 70 aufweisen.
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Der
Speicherbaustein 410 der Vorrichtung 400 weist
einen Schaltungsaufbau entsprechend der Schaltung 200 bzw. 300 der 2 und 3 mit
einer Vielzahl von resistiven Speicherzellen 411 und Referenzzellen 412 auf.
Die Speicherzellen 411 und Referenzzellen 412 sind
matrixförmig
in Form von Zeilen und Spalten an Kreuzungspunkten einer Vielzahl
von Wortleitungen 20 und Bitleitungen 21 angeordnet,
und weisen jeweils ein Widerstandsspeicherelement und einen Auswahltransistor
auf. Bei den Speicherzellen 411 und Referenzzellen 412 kann
es sich sowohl um CBRAM- als auch um PCRAM-Speicherzellen handeln.
Aus Gründen
der Übersichtlichkeit
sind in 4 lediglich drei Zeilen bzw.
Wortleitungen 20 und sieben Spalten bzw. Bitleitungen 21 dargestellt.
Auch wurde auf die Darstellung von an den einzelnen Leitungspfaden
anliegenden Potentialen 10 und 12 verzichtet.
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Eine
Speicherzelle 411 ist umschaltbar zwischen einem hochohmigen
Speicherzustand und drei niederohmigen Speicherzuständen. Den
an einer Wortleitung 20 angeordneten Speicherzellen 411 sind
daher jeweils drei an der betreffenden Wortleitung 20 angeordnete
Referenzzellen 412 zugeordnet. Die drei Referenzzellen 412 weisen
jeweils unterschiedliche Widerstandswerte bzw. Referenzzustände zwischen
den einzelnen Speicherzuständen einer
Speicherzelle 411 auf. Die Referenzzustände können dabei in einem niederohmigen
Widerstandsbereich liegen.
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Zur
Regelung einer Lesespannung der an den Bitleitungen 21 angeordneten
resistiven Speicherzellen 411 sind Spannungsregeleinheiten 60 vorgesehen.
Die Spannungsregeleinheiten 60 können jeweils einen Operationsverstärker und
einen Regeltransistor aufweisen, und sind mit den jeweiligen Bitleitungen 21 der
Leitungspfade der Speicherzellen 411 verbunden. Zum Einstellen
der Lesespannung der an den Bitleitungen 21 angeordneten
Referenzzellen 412 sind drei als Sourcefolger betriebene Transistoren 50 vorgesehen,
welche mit den jewei ligen Bitleitungen 21 der Leitungspfade
der Referenzzellen 412 und einer Steuerleitung 25 verbunden sind.
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Sowohl
die Spannungsregeleinheiten 60 als auch die Transistoren 50 sind
weiter entsprechend der Schaltungen 200 bzw. 300 der 2 und 3 an
als Lastelemente dienende Dioden 30 angeschlossen. Spannungsabfälle an den
Dioden 30 werden von drei Ausleseverstärkern 40 über entsprechende
Leitungen abgetastet. Dabei werden die Spannungsabfälle an den
Dioden 30 der Leitungspfade der Referenzellen 412 von
jeweils einem der Ausleseverstärker 40 erfasst.
Die Spannungsabfälle an
den Dioden 30 der Leitungspfade der Speicherzellen 411 können mithilfe
von in den Leitungen zwischen den Dioden 30 und den Ausleseverstärkern 40 angeordneten
Schaltelementen 80 selektiv von den drei Ausleseverstärker 40 abgetastet
werden. Ein Schaltelement 80 kann als Schalttransistor
ausgebildet sein, und wird über
eine entsprechende Auswahlleitung 81 aktiviert.
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Zum
Bestimmen des Speicherzustands einer in einer bestimmten Zeile und
Spalte angeordneten Speicherzelle 411 wird die betreffende
Wortleitung 20 aktiviert. Auf diese Weise werden die Widerstandsspeicherelemente
sämtlicher
Speicherzellen 411 und Referenzzellen 412 der
ausgewählten
Zeile über
die zugehörigen
durchgeschalteten Auswahltransistoren mit den Bitleitungen 21 bzw.
Massepotentialen 10 leitend verbunden, wodurch jeweils
ein von dem jeweiligen Widerstandszustand der Speicherzellen 411 und
Referenzzellen 412 abhängiger
Strom in den einzelnen Leitungspfaden fließt.
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Des
weiteren wird ein Schaltelement 80 der der auszulesenden
Speicherzelle 411 zugehörigen Spalte
mithilfe der entsprechenden Auswahlleitung 81 aktiviert.
Auf diese Weise wird der durch den elektrischen Strom vorgegebene
Spannungsabfall an der Diode 30 der betreffenden Spalte
von den drei Ausleseverstärker 40 erfasst.
Auch werden die Spannungsabfälle
an den Dioden 30 der Leitungspfade der Referenzzellen 412 von
den Leseverstärkern 40 abgetastet.
Dabei werden wie anhand der vorstehenden 2 und 3 erläutert Potentialdifferenzen zwischen
den Dioden 30 der einzelnen Leitungspfade durch die Ausleseverstärker 40 verstärkt.
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Auf
der Grundlage der durch die Ausleseverstärker 40 verstärkten Potentialdifferenzen
kann die Steuereinrichtung 70 eine Bewertung des Speicherzustands
der ausgewählten
Speicherzelle 411 vornehmen. Auch das beschriebene Aktivieren
einer Wortleitung 20 und eines Schaltelements 80 mithilfe der
entsprechenden Auswahlleitung 81 kann durch die Steuereinrichtung 70 durchgeführt bzw.
initiiert werden.
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5 zeigt
eine schematische Darstellung einer elektronischen Vorrichtung 420 mit
einem Speicherbaustein 430 gemäß einer weiteren Ausführungsform
der vorliegenden Erfindung. Auch bei der Vorrichtung 420 kann
es sich beispielsweise sowohl um ein Speichermodul mit einem bzw.
mehreren Speicherbausteinen 430, als auch um eine Hauptplatine
mit einem bzw. mehreren Speicherbausteinen 430 sowie gegebenenfalls
weiteren Bauelementen wie einer Steuereinrichtung 70 handeln.
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Der
Speicherbaustein 430 weist im Wesentlichen den gleichen
Aufbau und die gleiche Funktionsweise wie der in 4 dargestellte
Speicherbaustein 410 auf. Im Unterschied zu dem Speicherbaustein 410 ist
bei dem Speicherbaustein 430 von 5 jedoch
lediglich eine Spannungsregeleinheit 60 und eine Diode 30 für sämtliche
resistiven Speicherzellen 411 vorgesehen. Infolgedessen
zeichnet sich der Speicherbaustein 430 durch einen besonders
geringen Platzbedarf bzw. Schaltungsaufwand aus. Die Spannungsregeleinheit 60 ist
hierbei über Schaltelemente 80 schaltbar
mit den Bitleitungen 21 der Leitungspfade der Speicherzellen 411 verbunden.
Entsprechend dem in 4 dargestellten Speicherbaustein 410 wird
ein Schaltelement 80 über
eine entsprechende Auswahlleitung 81 aktiviert.
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Die
anhand der 2 bis 5 erläuterten Ausführungsformen
stellen bevorzugte Ausführungsformen
der Erfindung dar. Darüber
hinaus lassen sich weitere Ausführungsformen
verwirklichen, welche weitere Abwandlungen der Erfindung umfassen.
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Beispielsweise
können
Referenzzellen als feste elektrische Widerstände ausgeführt sein, anstelle resistive
Speicherzellen als Referenzzellen einzusetzen. Auch können Lastelemente,
an denen ein Spannungsabfall abgetastet wird, mithilfe von anderen
Schaltungselementen als Transistoren bzw. Dioden wie beispielsweise
Widerstandselementen verwirklicht sein.
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Darüber hinaus
kann ein Speicherbaustein einen Aufbau aufweisen, bei dem die Schaltungsstruktur
der in den 4 und 5 dargestellten Speicherbausteine 410, 430 mit
an einer Wortleitung 20 angeordneten Speicherzellen 411,
den Speicherzellen 411 zugeordneten drei Referenzzellen 412, der
bzw. den Spannungsregeleinheit(en) 60, den drei Transistoren 50,
den Dioden 30 und den drei Ausleseverstärkern 40 mehrfach
in Zeilenrichtung wiederholt wird.
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Auch
kann eine Spannungsregeleinheit mit einem anderen als dem in den 2 und 3 dargestellten
Aufbau ausgebildet sein. Beispielsweise ist es möglich, anstelle eines Operationsverstärkers Schaltungselemente
vorzusehen, welche ein an einer Bitleitung anliegendes Potential
entsprechend einem Operationsverstärker mit einem Bezugspotential
zur Spannungsregelung vergleichen.
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Des
weiteren ist die Möglichkeit
gegeben, resistive Speicherzellen als Multilevel-Zellen zur Speicherung
von mehr als 2 Bit zu betreiben. Allgemein kann die Speicherung
von n-Bit-Informationen
mithilfe von 2n unterscheidbaren Speicherzuständen einer Speicherzelle
bzw. einem hochohmigen und (2n –1) niederohmigen
Speicherzuständen
einer Speicherzelle verwirklicht werden. Eine Bewertung des Speicherzustands
einer Speicherzelle wird hierbei mithilfe von (2n – 1) Referenzzel len
durchgeführt,
welche jeweils unterschiedliche Widerstandswerte bzw. Referenzzustände zwischen
den einzelnen Speicherzuständen
der Speicherzelle aufweisen. In entsprechender Weise können hierbei
(2n – 1)
Ausleseverstärker
zum Einsatz kommen.
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Ferner
sind die beschriebenen Ausführungsformen
nicht auf Speicherzellen des CBRAM- oder des PCRAM-Typs beschränkt. Ausführungsformen der
Erfindung lassen sich in entsprechender Weise auf weitere resistive
Speicherkonzepte anwenden, bei denen die Erzeugung unterscheidbarer
Widerstandszustände
einer Speicherzelle auf anderen elektrischen Phänomenen und Eigenschaften beruhen.
In Betracht kommen hierbei beispielsweise Speicher auf der Basis
von Übergangsmetalloxiden.