DE102006062829B4 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents
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Abstract
Verfahren zur Herstellung einer Halbleiteranordnung, mit den Schritten: Bereitstellen eines Halbleiterwafers, welcher eine auf einer zweiten Halbleiterschicht (18) aufliegende erste Halbleiterschicht (22) aufweist, wobei die erste Halbleiterschicht (22) eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht (18) eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist; Ätzen eines Grabens (28) in den Halbleiterwafer um einen Teil der zweiten Halbleiterschicht (18) freizulegen, wobei das Ätzen des Grabens (28) ein Nassätzen mittels KOH umfasst; Ausbilden von Isoliermaterial (26) entlang von Seitenflächen des Grabens derart, dass ein Teilbereich der zweiten Halbleiterschicht freigelegt ist; Glätten des freigelegten Teilbereichs der zweiten Halbleiterschicht (18), wobei das Glätten des freigelegten Teilbereichs ein Nassätzen mittels KOH umfasst; Aufwachsen einer Halbleiterschicht (20), wobei der geglättete, freigelegte Teilbereich der zweiten Halbleiterschicht (18) als Keimschicht genutzt wird und wobei die Halbleiterschicht (20) ausgerichtet auf und anstoßend an das Isoliermaterial (26) aufgewachsen wird; und Ausbilden eines Transistors eines ersten Leitungstyps in der ersten Halbleiterschicht (22) und Ausbilden eines Transistors eines zweiten Leitungstyps in der gewachsenen Halbleiterschicht (20), wobei der Transistor des ersten Leitungstyps von dem Transistor des zweiten Leitungstyps durch das Isoliermaterial (26), welches entlang der Seitenwände des Grabens ausgebildet ist, isoliert ist.
Description
- Die Erfindung bezieht sich im Allgemeinen auf Verfahren zur Herstellung einer Halbleiteranordnung und insbesondere auf ein Verfahren zur Herstellung einer Halbleiteranordnung mit gemischter Orientierung.
- Komplementär-Metalloxid Halbleiter (CMOS) Technologie ist eine vorherrschende Technologie bei der Herstellung von Halbleiteranordnungen. Eine CMOS Anordnung beinhaltet sowohl n-Kanal (NMOS) als auch p-Kanal (PMOS) Transistoren. In der CMOS Technologie werden beide Arten von Transistoren auf sich ergänzende Art und Weise genutzt um ein Stromgatter auszubilden, welches ein effektives Mittel zur elektrischen Steuerung bildet. Vorteilhafterweise verbrauchen CMOS Transistoren sehr wenig Energie, solange nicht von einem Zustand in einen anderen geschaltet wird.
- Es ist bekannt, dass die Beweglichkeit von Ladungsträgern von einer Anzahl von Faktoren abhängt, einschließlich der Oberflächenebene eines Wafers. Herkömmliche Silizium Substrate haben typischerweise eine Oberfläche, die sich an der (100) Kristallebene orientiert. In dieser Ebene ist die Beweglichkeit von Elektronen höher als in anderen Kristallebenen und deshalb stellt der Source-Drain Strom eines n-Kanal FET, der in dem Halbleitersubstrat mit einer (100) Ebene ausgebildet ist, den größten Strom bereit. Allerdings ist die Lochbeweglichkeit in der (100) Ebene nicht optimal und deshalb ist der Source-Drain Strom eines p-Kanal FET, der in dem Halbleitersubstrat mit einer (100) Ebene ausgebildet ist, zwangsläufig klein. Folglich zeigt der p-Kanal FET nicht die gewünschten Eigenschaften, auch wenn der n-Kanal FET gute Eigenschaften aufweist. Die Lochbeweglichkeit könnte verbessert werden, insbesondere bei hohen elektrischen Feldern, wenn p-Kanal FETs in der (110) Ebene ausgebildet würden.
- Die Patentschrift
US 5 384 473 A zeigt einen Halbleiterkörper, welcher Oberflächen von Elementanordnungen mit unterschiedlichen Orientierungen aufweist. Der Halbleiterkörper ist so aufgebaut, dass ein erstes Halbleitersubstrat der (100) Ebene auf ein zweites Halbleitersubstrat der (110) Ebene laminiert ist. Mindestens eine Öffnung ist in dem ersten Halbleitersubstrat ausgebildet um das zweite Halbleitersubstrat freizulegen. In dem ersten Halbleitersubstrat kann ein n-Kanal Transistor ausgebildet werden, während ein p-Kanal Transistor in dem zweiten Halbleitersubstrat ausgebildet ist. - Die Veröffentlichung von Yang et al., mit dem Titel „High Performance CMOS Fabricated an Hybrid Substrate With Different Crystal Orientations”, 2003 IEDM, Seiten 18.7.1–18.7.4 zeigt eine Struktur und Technologie für Hochleistungs-CMOS, welche hybride Siliziumsubstrate mit verschiedenen Kristallorientierungen durch Waferbonden und selektive Epitaxie verwendet. Diese Art von Substrat mit gemischter Orientierung stellt eine Technologie zur Verfügung um die PMOS Leistungsfähigkeit durch die Verwendung eines (110) Substrats zu erhöhen, während die NMOS Leistungsfähigkeit durch die Verwendung eines (110) Substrats erhalten bleibt. Eine der Herausforderungen bei der Verwendung von Substrat mit gemischter Orientierung liegt darin, die (110) Teilbereiche des Substrats von den (100) Teilbereichen des Substrats zu isolieren und dabei später eine gute Ausrichtung zu der flachen Grabenisolierung (STI) herzustellen, insbesondere für Technologien unterhalb von 45 nm.
- Aus der Druckschrift
US 5 110 755 A ist ein Verfahren bekannt, bei dem eine KOH-Ätzung eingesetzt wird, um eine durch reaktives Ionenätzen geschädigte Siliziumoberfläche zu entfernen. - Die Druckschrift
US 2004/0 195 646 A1 - Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung einer Halbleiteranordnung in einem Substrat mit gemischter Orientierung bereitzustellen.
- Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.
- Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Halbleiteranordnung wird zunächst ein Halbleiterwafer bereitgestellt, welcher eine auf einer zweiten Halbleiterschicht aufliegende erste Halbleiterschicht aufweist, wobei die erste Halbleiterschicht eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist. Ein Graben wird in den Halbleiterwafer geätzt, um einen Teil der zweiten Halbleiterschicht freizulegen, wobei das Ätzen des Grabens ein Nassätzen mittels KOH umfasst. Ein Isoliermaterial wird entlang von Seitenflächen des Grabens derart ausgebildet, dass ein Teilbereich der zweiten Halbleiterschicht freigelegt ist. Der freigelegte Teilbereich der zweiten Halbleiterschicht wird geglättet, wobei das Glätten des freigelegten Teilbereichs ein Nassätzen mittels KOH umfasst. Eine Halbleiterschicht wird aufgewachsen, wobei der geglättete, freigelegte Teilbereich der zweiten Halbleiterschicht als Keimschicht genutzt wird und wobei die Halbleiterschicht ausgerichtet auf und anstoßend an das Isoliermaterial aufgewachsen wird. Ein Transistor eines ersten Leitungstyps wird in der ersten Halbleiterschicht ausgebildet und ein Transistor eines zweiten Leitungstyps wird in der gewachsenen Halbleiterschicht ausgebildet, wobei der Transistor des ersten Leitungstyps von dem Transistor des zweiten Leitungstyps durch das Isoliermaterial, welches entlang der Seitenwände des Grabens ausgebildet ist, isoliert ist.
- Insbesondere durch das Glätten eines freigelegten Teilbereichs der zweiten Halbleiterschicht wird eine Oberfläche geschaffen, die hervorragend für den nachfolgenden Wachstumsprozess geeignet ist.
- Ein Vorteil der Erfindung besteht darin, dass durch das Glätten jede Rauhigkeit, die sich durch vorangegangene Prozessschritte ausgebildet hat, von der Oberfläche der zweiten Halbleiterschicht entfernt wird. Somit entsteht eine glatte Oberfläche, wodurch auch die nachfolgend ausgebildete Halbleiterschicht verbessert aufwächst.
- Die Erfindung wird nachstehend anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
- Es zeigen:
-
1 eine Schnittansicht durch eine Halbleiteranordnung, hergestellt entsprechend der vorliegenden Erfindung; -
2 –8 verschiedene Schritte eines Herstellungsverfahrens; -
9 ein Ausführungsbeispiel für einen Schritt des Verfahrens gemäß der vorliegenden Erfindung. - Die vorliegende Erfindung wird unter Bezugnahme auf das bevorzugt Ausführungsbeispiel in einem spezifischen Zusammenhang beschrieben, nämlich ein Siliziumsubstrat mit gemischter Kristallorientierung, welches genutzt wird, um die Leistungsfähigkeit einer CMOS Anordnung zu optimieren. Die Erfindung kann ebenso für andere Halbleiteranordnungen verwendet werden wie bipolare und BiCMOS Anordnungen und andere Halbleiter wie Silizium Germanium.
- Eine beispielhafte Struktur, hergestellt entsprechend der vorliegenden Erfindung wird unter Bezugnahme auf
1 beschrieben. Ein nicht beanspruchter Prozessablauf für die Herstellung dieser Struktur wird dann mit Bezug auf die2 –8 beschrieben. Eine erfindungsgemäße Variation dieses Verfahrens zug auf die9 beschrieben. - Bezug nehmend auf
1 weist eine Halbleiteranordnung10 einen ersten Transistor12 eines ersten Leitungstyps und zweite Transistoren14 ,16 eines zweiten Leitungstyps auf. Um die Leistungsfähigkeit zu steigern ist der erste Transistor12 in einem Halbleitermaterial einer ersten Kristallorientierung ausgebildet und die zweiten Transistoren14 und16 sind in einem Halbleitermaterial einer zweiten Kristallorientierung ausgebildet. Vorzugsweise ist der erste Transistor12 ein n-Kanal Feldeffekttransistor (FET, Field Effect Transistor), welcher in (100) Silizium ausgebildet ist, und die zweiten Transistoren14 und16 sind p-Kanal FETs, welche in (110) Silizium ausgebildet sind. Alternativ können die Lagen des Halbleiters mit (100) Orientierung und des Halbleiters mit (110) Orientierung miteinander vertauscht werden. Beispielsweise kann die Orientierung des Substratkörpers18 entweder (100) oder (110) sein. Andere Kristallorientierungen können bei weiteren Ausführungsbeispielen verwendet werden. - Um die verschiedenen Kristallorientierungen zu erreichen, wird der n-Kanal Transistor
12 in einem Teilbereich20 des Substrats18 ausgebildet. Wie nachstehend beschrieben wird, ist der Teilbereich20 vorzugsweise ein epitaktisch gewachsenes Halbleitermaterial, wobei das Material eine Kristallorientierung aufweist, die sich der Kristallorientierung des Substrats18 anpasst. Vorzugsweise ist das Substrat18 ein (100) monokristallines Siliziumsubstrat. Der Halbleiter20 ist deshalb ebenso (100) monokristallines Silizium und kann als Teilbereich des Substrats18 betrachtet werden. - Die Transistoren
14 und16 sind in Teilbereichen der Halbleiterschicht22 ausgebildet. Die Halbleiterschicht22 hat eine vom Halbleitermaterial20 verschiedene Kristallorientierung. Vorzugsweise ist die Halbleiterschicht22 (110) Silizium (und der Halbleiterkörper20 ist (100) Silizium). Alternativ ist die Halbleiterschicht22 (100) Silizium und der Halbleiterkörper20 ist (110) Silizium. Alternativ werden andere Kristallorientierungen genutzt. - Der Halbleiterbereich
20 ist von dem Halbleiterbereich22 durch Isolationsbereiche26 getrennt. Isolationsbereiche26 werden vorzugsweise als Oxid ausgebildet (z. B. Siliziumdioxid) aber alternativ können andere Materialien verwendet werden. Wie nachstehend ausgeführt, ist eine vorteilhafte Ausgestaltung, dass die Isolationsbereiche26 und die gewachsenen Halbleiterbereiche20 in einem einzigen Prozessabschnitt ausgebildet werden, wodurch die Herstellung der Anordnung10 vereinfacht wird. -
2 –8 zeigen verschiedene Schritte eines Herstellungsverfahrens. Obwohl die Figuren sich auf spezifische Materialien beziehen (z. B. (100)Si und (110)Si), können selbstverständlich andere Materialien alternativ verwendet werden. - Zunächst auf
2 Bezug nehmend wird ein gebondeter Wafer, welcher eine erste Halbleiterschicht18 und eine zweite Halbleiterschicht22 aufweist, bereitgestellt. Beispielsweise weist der Wafer ein Substrat18 auf, welches als erste Halbleiterschicht dient. Alternativ kann die Schicht18 über einem separaten Substrat ausgebildet, z. B. epitaktisch aufgewachsen werden. Vorzugsweise umfasst das Substrat18 ein (100) Silizium Bulksubstrat. Alternativ kann das Substrat18 Silizium mit verschiedenen Kristallorientierungen, z. B. (110) oder (111), oder andere Halbleitermaterialien, wie Silizium-Germanium, Gallium-Arsenid umfassen. - Die Halbleiterschicht
22 liegt über der Halbleiterschicht18 . Die Halbleiterschicht22 ist aus einem Halbleiter mit einer zu der Schicht18 verschiedenen Kristallorientierung ausgebildet. Beispielsweise ist das Substrat18 ein (100) Silizium Bulksubstrat und die Schicht22 ist eine (110) Siliziumschicht. Alternativ kann dies umgekehrt werden, d. h. ist das Substrat18 ein (110) Siliziumsubstrat und die Schicht22 ist eine (100) Siliziumschicht. Alternativ werden andere Kristallorientierungen oder Halbleitermaterialien verwendet. Es ist zum Beispiel nicht notwendig, dass die Schicht18 und die Schicht22 dasselbe Material aufweisen. - Die Halbleiterschicht
22 kann auf vielfältige Art und Weise ausgebildet werden. Zum Beispiel kann die Halbleiterschicht22 auf das Substrat18 gebondet oder laminiert werden. Beispielsweise kann ein Spenderwafer (donor wafer), welcher die Siliziumschicht22 aufweist, auf einen Zielwafer gebondet werden. In einem Wafertrennprozess wie zum Beispiel dem SmartcutTM Prozess wird eine Trennebene in einem Siliziumwafer mittels Wasserstoffimplantation dicht unterhalb der Oxidschicht definiert. Das Bonden des Spenderwafers auf den Zielwafer und die anschließende Trennung in der vordefinierten Ebene erzeugt eine dünne verbleibende Schicht von einkristallinem Silizium22 auf der Oberfläche des Substrats18 . Ein in2 erläutertes Substrat kann auch als solches gekauft werden. Zum Beispiel sind gebondete Wafer mit zwei unterschiedlichen Orientierungen handelsüblich. - Ferner zeigt
2 , dass eine Hartmaskenschicht24 über der Halbleiterschicht22 ausgebildet worden ist. Vorzugsweise ist die Hartmaskenschicht24 eine Nitridschicht, welche über einer Pad-Oxidschicht ausgebildet worden ist. Diese Schichten können durch bekannte Verfahren ausgebildet werden. Beispielsweise kann die Nitridschicht durch einen CVD (Chemical Vapor Deposition) Prozess ausgebildet werden und die Oxidschicht kann durch CVD ausgebildet oder thermisch aufgewachsen werden. Alternativ können andere Materialien verwendet werden. Die Hartmaskenschicht24 kann eine Einzelschicht oder mehrere (d. h. zwei oder mehr) Schichten aufweisen. - Als nächstes auf
3 Bezug nehmend werden Gräben28 in dem Wafer ausgebildet. Vorzugsweise ist eine (nicht dargestellte) Resistschicht über der Hartmaskenschicht24 ausgebildet. Die Resistschicht kann jeden Photolack umfassen, der in Standard-Lithografieprozessen verwendet wird. Der Resist ist strukturiert um Teilbereiche der Hartmaskenschicht24 freizulegen, welche wiederum entfernt wird, um Teilbereiche der Halbleiterschicht22 freizulegen. - Die Halbleiterschicht
22 wird dann geätzt um vorzugsweise die darunterliegende Halbleiterschicht18 freizulegen. Gemäß einem nicht beanspruchten Verfahren kann der Graben28 beispielsweise mittels eines reaktiven Ionenätzprozesses ausgebildet werden. Wie in3 gezeigt entfernt der Ätzprozess auch einen Teilbereich der Schicht18 . Dieses Merkmal ist nicht notwendig. Die Ätzung könnte an der Oberfläche der Schicht18 stoppen. Alternativ könnte die Ätzung stoppen, bevor die Oberfläche der Schicht18 erreicht wird. In diesem Fall würde eine nachfolgende Ätzung durchgeführt, um die Schicht22 freizulegen. Beispielsweise könnte die in5 dargestellte Ätzung einen Teilbereich der Isolierschicht30 und einen darunterliegenden Teilbereich der Halbleiterschicht18 entfernen. Vorzugsweise definiert die Tiefe des Grabens28 die Tiefe der STI-Bereiche26 (gezeigt z. B. in1 ). - Wie oben erwähnt werden die freigelegten Teilbereiche der Halbleiterschicht
22 die verbleibenden Teilbereiche der Hartmaskenschicht24 als Maske nutzend entfernt. Diese Entfernung kann durch anisotropes Ätzen erfolgen. Alternativ kann die Hartmaskenschicht24 durch einen Photolack ersetzt werden. - Bezug nehmend auf
4 ist der Graben28 mit Isoliermaterial30 gefüllt. Wie gezeigt ist das Isoliermaterial30 da ausgebildet, wo die Teilbereiche der Halbleiterschicht22 entfernt wurden. Vorzugsweise ist die Isolierschicht abgeschieden und planarisiert, so dass sie im wesentlichen mit der Oberseite der Halbleiterschicht22 in einer Ebene liegt. - Beispielsweise kann eine Oxidschicht mittels eines hochdichten Plasmaprozesses (HDP, High Density Plasma) mit einem anschließenden Chemisch-Mechanischen Polierschritt (CMP) abgeschieden werden. Alternativkann das Isoliermaterial
30 ein Oxid, ausgebildet durch einen anderen Prozess, oder ein anderes Material wie ein Nitrid oder dotiertes Glas (z. B. fluoriniertes Silicatglas) umfassen. Ein (nicht gezeigter) Liner kann vor der Abscheidung des Isoliermaterials30 ausgebildet werden, d. h. das Isoliermaterial kann mehrere Materialschichten aufweisen. - Mit Bezug auf
5 ist ein zweiter Graben32 innerhalb des ersten Grabens28 geätzt, um Teilbereiche der Isolierschicht zu entfernen. Dieser Graben32 kann beispielsweise durch reaktives Ionenätzen ausgebildet werden. Der zweite Graben32 ist kleiner als der erste Graben28 , so dass Teilbereiche des Isoliermaterials30 an Seitenflächen der Halbleiterschicht22 (und ebenso der Schicht18 , wenn der Graben sich so tief erstreckt) verbleiben. Das verbleibende Isoliermaterial wird später für Isoliergebiete für die im Wafer auszubildenden Halbleiteranordnungen genutzt und wurde deshalb mit der Referenznummer26 bezeichnet, um mit1 überein zu stimmen. Obwohl nicht gezeigt, kann ein oder mehrere zusätzlicher Liner nach der Ätzung des Isoliermaterials30 ausgebildet werden. Teilbereiche dieser Liner, sofern vorhanden, welche eine Bodenfläche des Grabens bedecken, sollten entfernt werden. - Wie in
5 erläutert, kann die Bodenfläche34 rau sein, nachdem der zweite Ätzschritt durchgeführt ist. (Die dargestellte Rauhigkeit ist zum Zwecke der Anschaulichkeit aller Wahrscheinlichkeit nach stark übertrieben.) Demzufolge wird diese Bodenfläche34 vorzugsweise behandelt, um eine saubere und glatte Oberfläche zu schaffen, welche besser für den noch durchzuführenden epitaktischen Wachstumsprozess geeignet ist. Dieser Behandlungsschritt kann durch eine Vielzahl von Möglichkeiten durchgeführt werden. - Gemäß einem nicht beanspruchten Verfahren wird ein (nicht gezeigtes) Niedertemperaturoxid unter Verwendung eines thermischen Prozesses aufgewachsen. Beispielsweise kann eine Oxidschicht aufgewachsen werden um einen oberen Teilbereich der Grabenoberfläche
34 zu verbrauchen. Hierbei wird weniger als 10 nm, z. B. 2 nm bis 5 nm, an Silizium verbraucht. Diese Oxidschicht kann dann beispielsweise unter Verwendung einer verdünnten gepufferten Oxidätzung (BOE) entfernt werden. Die resultierende glatte Oberfläche ist in6 gezeigt. - In einem alternativen nicht beanspruchten Verfahren kann eine chemische Behandlung durchgeführt werden, um die Oberfläche
34 zu glätten. Beispielsweise kann eine heiße SC1 Behandlung durchgeführt werden, um die Oberfläche34 zu oxidieren. Dieses Oxid kann dann mittels einer geeigneten Ätzung entfernt werden, z. B. einer Flusssäuren(HF)-Ätzung. Beispielsweise können weniger als 10 nm Silizium, z. B. ungefähr 3 nm Silizium, durch diesen Prozess entfernt werden. Dieser Arbeitsgang kann so oft wie notwendig wiederholt werden um die gewünschte Oberfläche zu erzeugen. -
9 stellt die resultierende Struktur dar, nachdem ein Prozess entsprechend dem Ausführungsbeispiel der Erfindung durchgeführt wurde. Bei diesem Ausführungsbeispiel wird die reaktive Ionenätzung, welche in dem vorher beschriebenen Prozess durchgeführt wurde, durch eine Nassätzung ergänzt. Der Wafer wird mit einer KOH-Ätze geätzt. KOH kann für eine anisotrope Ätzung von (110) Silizium und für eine konkave Ätzung von (100) Silizium verwendet werden. - Beispielsweise wird die KOH-Ätzung für die (100) Siliziumoberflächenbehandlung vor dem epitaktischen Wachstum verwendet (gezeigt in
7 ). Die KOH-Ätzung wird nach der Ätzung des gefüllten Oxids gemäß5 aber vor dem epitaktischen Wachstum gemäß7 durchgeführt. Bei diesem Ausführungsbeispiel ätzt die KOH-Ätzung weder die erste Siliziumschicht22 noch die gefüllte Isolierschicht30 . - Mit Bezug auf
7 , welche auf Figur6 oder9 folgen kann, werden Halbleiterbereiche20 , die Halbleiterschicht18 als Keimschicht verwendend, epitaktisch aufgewachsen und werden deshalb mit derselben Kristallorientierung aufgewachsen. Beispielsweise verhindert die Hartmaskenschicht24 das Wachstum von Silizium über der Schicht22 . Vorzugsweise ist das Halbleitermaterial von Schicht20 das gleiche wie das Halbleitermaterial der darunterliegenden Schicht18 . Alternativ braucht dies aber nicht der Fall zu sein. Um eine verspannte (strained) Halbleiterschicht auszubilden, kann beispielsweise eine Siliziumschicht über einem Silizium-Germanium Körper18 und/oder22 aufgewachsen werden, z. B. ein Silizium-Germanium Substrat oder eine Silizium-Germanium Schicht über einem Substrat. Bei anderen Beispielen sind andere Materialkombinationen möglich. - Vorzugsweise ist die Schicht
20 bis zu einer Höhe aufgewachsen, welche sich über die Deckfläche der oberen Schicht22 hinaus erstreckt. Wie in8 gezeigt, sind die Deckflächen der Siliziumbereiche20 und22 planarisiert, damit sie im Wesentlichen in einer Ebene liegen. Die oberen Bereiche der Siliziumschichten20 und22 können als aktive Gebiete verwendet werden, z. B. um Transistoranordnungen wie in1 gezeigt auszubilden. Diese aktiven Gebiete sind durch Isolationsbereiche26 getrennt. - Obwohl es vorzuziehen ist, dass die aktiven Gebiete
20 /22 und die Isolationsbereiche26 in einer Ebene liegen, ist dies nicht erforderlich. Der Planarisierungsschritt wird vorzugsweise mittels Chemisch Mechanischem Polieren ausgeführt. Andere Planarisierungstechniken, wie Rückätzen, können alternativ verwendet werden. Alternativ kann ein (nicht gezeigtes) thermisches Oxid über den aktiven Gebieten20 /22 aufgewachsen und dann entfernt werden, um eine frische Siliziumoberfläche zu erzeugen. Andere Alternativen weisen ein anschließendes thermisches Ausheilen auf um Fehlstellen zu entfernen und die Qualität der oberen Siliziumschicht zu verbessern. - Die Struktur aus
8 kann nun als Startpunkt für die Anordnungsherstellung dienen. Es werden Transistoren, beispielsweise die Transistoren12 und14 , wie in1 gezeigt, ausgebildet. Andere Bauelemente wie Dioden, Widerstände, Kondensatoren können ebenso hergestellt werden, um die gewünschten Schaltkreise auszubilden. Es ist bekannt, dass die Struktur in8 von der Struktur in1 abweicht. Diese Unterschiede sind beabsichtigt um zu veranschaulichen, dass die vorliegende Erfindung in einer Vielzahl von Zusammenhängen anwendbar ist.
Claims (1)
- Verfahren zur Herstellung einer Halbleiteranordnung, mit den Schritten: Bereitstellen eines Halbleiterwafers, welcher eine auf einer zweiten Halbleiterschicht (
18 ) aufliegende erste Halbleiterschicht (22 ) aufweist, wobei die erste Halbleiterschicht (22 ) eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht (18 ) eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist; Ätzen eines Grabens (28 ) in den Halbleiterwafer um einen Teil der zweiten Halbleiterschicht (18 ) freizulegen, wobei das Ätzen des Grabens (28 ) ein Nassätzen mittels KOH umfasst; Ausbilden von Isoliermaterial (26 ) entlang von Seitenflächen des Grabens derart, dass ein Teilbereich der zweiten Halbleiterschicht freigelegt ist; Glätten des freigelegten Teilbereichs der zweiten Halbleiterschicht (18 ), wobei das Glätten des freigelegten Teilbereichs ein Nassätzen mittels KOH umfasst; Aufwachsen einer Halbleiterschicht (20 ), wobei der geglättete, freigelegte Teilbereich der zweiten Halbleiterschicht (18 ) als Keimschicht genutzt wird und wobei die Halbleiterschicht (20 ) ausgerichtet auf und anstoßend an das Isoliermaterial (26 ) aufgewachsen wird; und Ausbilden eines Transistors eines ersten Leitungstyps in der ersten Halbleiterschicht (22 ) und Ausbilden eines Transistors eines zweiten Leitungstyps in der gewachsenen Halbleiterschicht (20 ), wobei der Transistor des ersten Leitungstyps von dem Transistor des zweiten Leitungstyps durch das Isoliermaterial (26 ), welches entlang der Seitenwände des Grabens ausgebildet ist, isoliert ist.
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