DE102006014511A1

DE102006014511A1 - Interner Spannungsgenerator

Info

Publication number: DE102006014511A1
Application number: DE102006014511A
Authority: DE
Inventors: Soon-seob Seongnam Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-03-23
Filing date: 2006-03-23
Publication date: 2006-10-19
Also published as: KR100688539B1; US7365595B2; KR20060102143A; JP2006295915A; US20060227633A1

Abstract

Die Erfindung bezieht sich auf einen internen Spannungsgenerator, z. B. von einem Typ, der in einem Halbleiterspeicherbauelement eingebaut ist. DOLLAR A Ein erfindungsgemäßer interner Spannungsgenerator umfasst einen Referenzspannungsgeneratorblock (410), der eine erste Referenzspannung (VC), eine zweite Referenzspannung (VH) und eine dritte Referenzspannung (VL) in Reaktion auf eine Mehrzahl von Schaltsteuersignalen (SH0 bis SHN, SL0 bis SLN) ausgibt, einen Komparatorblock (420), der eine erste Vergleichsspannung (UPB) als Ergebnis eines Vergleichs zwischen einer internen Spannung (VCNT) und der dritten Referenzspannung und eine zweite Vergleichsspannung (DN) als Ergebnis eines Vergleichs zwischen der internen Spannung (VCNT) und der zweiten Referenzsapnnung ausgibt, einen Ausgabetreiberblock (430), der die interne Spannung in Reaktion auf die erste und zweite Vergleichsspannung ausgibt, und einen Offsetbereichssteuerblock (440), der die Mehrzahl von Schaltsteuersignalen in Reaktion auf die erste, zweite und dritte Referenzspannung und ein Taktsignal (CK) ausgibt. DOLLAR A Verwendung z. B. zur Bereitstellung von internen Spannungen in Halbleiterspeicherbauelementen.

Description

Die Erfindung betrifft einen internen Spannungsgenerator, z.B. von einem Typ, der in einem Halbleiterspeicherbauelement installiert ist.
Halbleiterspeicherbauelemente nutzen nicht nur eine externe hohe Versorgungsspannung und eine externe niedrige Versorgungsspannung, für die eine Massespannung repräsentativ ist, sondern erzeugen und benutzen auch eine interne Spannung, welche einen Spannungspegel zwischen der hohen und der niedrigen Versorgungsspannung aufweist und deren Parameter unter Beachtung von verbrauchter Energie und Bauelementbetriebsgeschwindigkeit bestimmt werden.
1 zeigt einen herkömmlichen internen Spannungsgenerator 100, welcher einen Referenzspannungsgeneratorblock 110, einen Komparatorblock 120 und einen Ausgabetreiberblock 130 umfasst.
Der Referenzspannungsgeneratorblock 110 umfasst eine Mehrzahl von Widerständen R1, R2 und R3, welche seriell zwischen einer hohen Versorgungsspannung VDD und einer niedrigen Versorgungsspannung GND miteinander verbunden sind. Der Referenzspannungsgeneratorblock 110 wählt zwei Spannungsabfallwerte über den Widerständen R1, R2 und R3 aus und gibt die ausgewählten zwei Spannungen als eine erste Referenzspannung VL und eine zweite Referenzspannung VH aus. Die erste Referenzspannung VL weist einen Spannungspegel auf, der niedriger als der Pegel der zweiten Referenzspannung VH ist.
Der Komparatorblock 120 umfasst zwei Komparatoren, nämlich einen ersten Komparator 121 und einen zweiten Komparator 122. Die erste Referenzspannung VL wird an einen negativen Eingangsanschluss (-) des ersten Komparators 121 angelegt, und ein interne Spannung VCNT wird an einen positiven Eingangsanschluss (+) desselben angelegt. Die interne Spannung VCNT ist ein Endspannungspegel, welcher vom internen Spannungsgenerator 100 erzeugt wird. Die zweite Referenzspannung VH wird an einen negativen Eingangsanschluss (-) des zweiten Komparators 122 angelegt, und die interne Spannung VCNT wird an einen positiven Eingangsanschluss (+) desselben angelegt. Der erste Komparator 121 vergleicht die erste Referenzspannung VL mit der internen Spannung VCNT und gibt eine erste Vergleichsspannung UPB als Vergleichsergebnis aus. Der zweite Komparator 122 vergleicht die zweite Referenzspannung VH mit der internen Spannung VCNT und gibt eine zweite Vergleichsspannung DN als Vergleichsergebnis aus. Der erste und der zweite Komparator sind Operationsverstärker mit Steuerungs(Open-Ioop)-Konfiguration.
Der Ausgabetreiberblock 130 umfasst einen MOS-Transistor MP1 vom P-Typ, einen MOS-Transistor MN1 vom N-Typ und einen Kondensator C. Der MOS-Transistor MP1 vom P-Typ weist ein Ende, das mit der hohen Versorgungsspannung VDD verbunden ist, und ein Gate auf, an welches die erste Vergleichsspannung UPB angelegt wird. Der MOS-Transistor MN1 vom N-Typ weist ein Ende, das mit der niedrigen Versorgungsspannung GND verbunden ist, und ein Gate auf, an welches die zweite Vergleichsspannung DN angelegt wird. Der Kondensator C weist ein Ende auf, welches mit der niedrigen Versorgungsspannung GND verbunden ist, während das andere Ende mit dem anderen Ende des MOS-Transistors MP1 vom P-Typ und mit dem anderen Ende des MOS-Transistors MN1 vom N-Typ verbunden ist.
Wenn der MOS-Transistor MP1 vom P-Typ leitend geschaltet ist, wird ein von der hohen Versorgungsspannung VDD fließender Strom in Form von Ladung im Kondensator C gespeichert. Wenn der MOS-Transistor MN1 vom N-Typ leitend geschaltet ist, wird die im Kondensator C gespeicherte Ladung zur niedrigen Versorgungsspannung GND entladen. Ein Spannungspegel eines Spannungsabfalls im Kondensator C ist gleich der hohen Versorgungsspannung VDD, wenn Ladung im Kondensator C gespeichert wurde, und ist gleich der niedrigen Versorgungsspannung GND, wenn Ladung vom Kondensator C entladen wurde.
Im Betrieb des herkömmlichen internen Spannungsgenerators 100 gemäß 1 werden die in den beiden MOS-Transistoren MP1 und MN1 fließenden Ströme IUP und IDN in Reaktion auf die zwei Vergleichsspannungen UPB und DN gesteuert, welche von den zwei Referenzspannungen VL und VH und der internen Spannung VCNT erzeugt werden. Der Pegel der internen Spannung VCNT ist vom Wert des Stroms abhängig, der in den beiden MOS-Transistoren MP1 und MN1 fließt. Die interne Spannung VCNT mit einem vorbestimmten Pegel wird zum Komparatorblock 120 zurückgekoppelt und verändert die Spannungspegel der Vergleichsspannungen UPB und DN des ersten und zweiten Komparators 121 und 122. Die interne Spannung VCNT weist einen Endspannungspegel auf, welcher zwischen den beiden Referenzspannungen VH und VL liegt, d.h. VL<VCNT<VH. Die Zeitperiode, welche ab einem Zeitpunkt, an welchem eine Versorgungsspannung angelegt wird, bis zu einem Zeitpunkt läuft, an welchem die interne Spannung VCNT einen vorbestimmten Spannungspegel erreicht, wird als Aufbauzeitspanne bezeichnet.
Wenn die beiden MOS-Transistoren MP1 und MN1 des Ausgabetreiberblocks 130 gleichzeitig leitend geschaltet sind, fließt ein direkter Strom im Pfad zwischen der hohen Versorgungsspannung VDD und der niedrigen Versorgungsspannung GND. Der direkte Strompfad ist nicht erforderlich und verursacht einen unnötigen Energieverbrauch. Entsprechend wird, um zu verhindern, dass die beiden MOS-Transistoren MP1 und MN1 gleichzeitig leitend geschaltet sind, eine Spannungsdifferenz zwischen den beiden Referenzspannungen VL und VH, d.h. ein Offsetbereich OFFSET, erhöht.
2 zeigt grafisch einen Zusammenhang zwischen einer Mehrzahl von internen Spannungen im Spannungsgenerator 100. Unter Bezugzahme auf 2 wird ein Bereich zwischen den beiden Referenzspannungen VL und VH als ein Offsetbereich VOFFSET bezeichnet und ein schraffierter Teil des Offsetbereichs VOFFSET, wo die beiden MOS-Transistoren MP1 und MN1 gleichzeitig leitend geschaltet sind, wird als Totzone VDZ bezeichnet. In der Totzone VDZ fließt ein Strom in einem direkten Pfad von der hohen Versorgungsspannung VDD zur niedrigen Versorgungsspannung GND und die interne Spannung VCNT ist nicht genau eingestellt. Daher ist es vorzuziehen, dass die Totzone VDZ schmal ist. Wird berücksichtigt, dass die Verstärkungen des ersten und zweiten Komparators 121 und 122 nicht unendlich sind, ist offenkundig, dass die Totzone VDZ schmaler als der Offsetbereich VOFFSET ist. In 2 bezeichnet VTP eine Schwellwertspannung des ersten MOS-Transistors MP1, und VTN bezeichnet eine Schwellwertspannung des zweiten MOS-Transistors MN1.
3 zeigt grafisch einen Zusammenhang zwischen einer Mehrzahl von Spannungen im internen Spannungsgenerator 100, die von einem Off setfehler und einem Verstärkungsfehler beeinflusst werden, welche durch die Komparatoren verursacht werden, die den Komparatorblock 120 von 1 bilden. Unter Bezugnahme auf 3 werden die beiden MOS-Transistoren MP1 und MN1 gleichzeitig leitend geschaltet, auch wenn der erste und zweite Komparator 121 und 122 Offsetspannungen mit entgegengesetzten Polaritäten aufweisen, so dass ein Strom im direkten Pfad von der hohen Versorgungsspannung VDD zur niedrigen Versorgungsspannung GND fließen kann. Eine gestrichelte Kennlinie zeigt einen Fall, bei dem kein Offset erzeugt wird, und eine durchgezogene Kennlinie zeigt einen Fall, bei dem ein Offset erzeugt wurde.
Um einen Offsetfehler und einen Verstärkungsfehler der Komparatoren 121 und 122 zu beheben, die durch eine während der Herstellung eines Halbleiterspeicherbauelements auftretende Abweichung erzeugt werden, sollte der Offsetbereich VOFFSET breiter gemacht werden. Zudem werden die beiden, von den in Reihe geschalteten Widerständen R1, R2 und R3 bestimmten Referenzspannungen VL und VH durch die Prozessabweichung stark beeinflusst. Entsprechend sollte der Offsetbereich VOFFSET noch weiter verbreitert werden, um die Ausbeute des Halbleiterbauelements zu verbessern.
Die Verbreiterung des Offsetbereichs VOFFSET, um die Ausbeute des Halbleiterbauelements zu verbessern und um Offset- und Verstärkungsfehler zu beheben, kann jedoch zu folgenden Problemen führen. Erstens vergrößert sich die Totzone VDZ mit der Vergrößerung des Offsetbereichs VOFFSET. Zweitens kann sich ein Zwischenwert eines breiten Offsetbereichs VOFFSET, welcher als Spannungspegel für die interne Spannung VCNT verwendet wird, entsprechend der Genauigkeit eines Prozesses verändern, so dass es nicht einfach ist, eine interne Spannung VCNT zu erzeugen, die einen bestimmten Spannungspegel aufweist.
Zudem weist der interne Spannungsgenerator 100 gemäß 1 in Form der Aufbauzeit ein weiteres Problem auf. Wenn anfänglich Leistung empfangen wird, sollte der interne Spannungsgenerator 100 die interne Spannung VCNT innerhalb einer kurzen Zeitperiode erzeugen. Eine Bestimmung, ob die interne Spannung VCNT innerhalb einer kurzen Zeitperiode erzeugt wird, wird basierend auf der Aufbauzeit gemacht.
Wenn zwischen einem Spannungspegel der internen Spannung VCNT, welche vorgespannt ist, wenn eine anfängliche Versorgungsspannung an den internen Spannungsgenerator 100 angelegt wird, und einem Sollspannungspegel der internen Spannung VCNT eine signifikante Differenz besteht, kann die interne Spannung VCNT innerhalb einer kürzeren Zeitperiode erzeugt werden, da mehr Strom von den MOS-Transistoren vom P-Typ und vom N-Typ MP1 und MN1 geliefert oder entladen wird. Da die Abmessungen der beiden MOS-Transistoren MP1 und MN1 während der Herstellung festgelegt werden, kann jedoch die Menge an fließendem Strom nicht beliebig gesteuert werden.
Als technisches Problem liegt der Erfindung zugrunde, einen internen Spannungsgenerator bereitzustellen, welcher in der Lage ist, die oben genannten Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden und insbesondere eine reduzierte Aufbauzeit und einen reduzierten Energieverbrauch sowie einen optimierten Offsetbereich zu ermöglichen, welcher eine geringe Sensitivität gegenüber Variationen von Prozessparametern aufweist.
Die Erfindung löst diese Aufgabe durch die Bereitstellung eines internen Spannungsgenerators mit den Merkmalen des Patentanspruchs 1, 5 oder 7.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Die Erfindung stellt daher einen internen Spannungsgenerator zur Verfügung, welcher sehr tolerant gegenüber Variationen ist, die in internen Bauelementen, wie Transistoren, durch während der Herstellung des Halbleiterspeicherbauelements auftretende Abweichungen auftreten. Zudem stellt die Erfindung einen internen Spannungsgenerator zur Verfügung, der eine interne Spannung innerhalb einer kurzen Aufbauzeitperiode erzeugen kann. Insbesondere stellt die Erfindung einen internen Spannungsgenerator zur Verfügung, der verhindert, dass sich ein Mittenwert in einer gaußschen Verteilung einer erzeugten internen Spannung stark bewegt, auch wenn ein Prozessparameter während der Herstellung eines Halbleiterspeicherbauelements stark abweicht, und der eine Aufbauzeit für eine interne Spannung reduziert und den Energieverbrauch minimiert, wodurch die Ausbeute verbessert wird.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Schaltbild eines herkömmlichen internen Spannungsgenerators,
2 eine grafische Darstellung eines Zusammenhangs zwischen einer Mehrzahl von internen Spannungen im Spannungsgenerator gemäß 1,
3 eine grafische Darstellung eines Zusammenhangs zwischen einer Mehrzahl von Spannungen im internen Spannungsgenerator gemäß 1, die von einem Offsetfehler und einem Verstärkungsfehler beeinflusst werden, welche von Kompara toren verursacht werden, die einen Komparatorblock in 1 bilden,
4 ein Blockdiagramm eines erfindungsgemäßen internen Spannungsgenerators,
5 eine interne Schaltung eines Referenzspannungsgeneratorblocks aus 4,
6 eine interne Schaltung eines Offsetbereichssteuerblocks aus 4,
7 eine interne Schaltung eines ersten Schaltsteuersignalgenerators aus 6,
8 eine interne Schaltung eines zweiten Schaltsteuersignalgenerators aus 6,
9 ein Blockdiagramm eines anderen erfindungsgemäßen internen Spannungsgenerators und
10 Kennlinien von Strömen, welche innerhalb eines in 9 dargestellten Ausgabetreiberblocks fließen.
Nachfolgend wird die Erfindung unter Bezugnahme auf die korrespondierenden 4 bis 10 durch Erläuterung von bevorzugten Ausführungsformen der Erfindung im Detail beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Elemente.
4 zeigt einen internen Spannungsgenerator 400 gemäß einem Ausführungsbeispiel der Erfindung, welcher einen Referenzspannungsgene ratorblock 410, einen Komparatorblock 420, einen Ausgabetreiberblock 430 und einen Offsetbereichssteuerblock 440 umfasst.
Der Referenzspannungsgeneratorblock 410 gibt in Reaktion auf eine Mehrzahl von Schaltsteuersignalen SH0 bis SHN und SL0 bis SLN eine erste Referenzspannung VC, eine zweite Referenzspannung VH und eine dritte Referenzspannung VL aus.
Der Komparatorblock 420 umfasst einen ersten Komparator 421 und einen zweiten Komparator 422. Der erste Komparator 421 vergleicht eine rückgekoppelte interne Spannung VCNT mit der dritten Referenzspannung VL und erzeugt eine erste Vergleichsspannung UPB. Der zweite Komparator 422 vergleicht die rückgekoppelte interne Spannung VCNT mit der zweiten Referenzspannung VH und erzeugt eine zweite Vergleichsspannung DN.
Der Ausgabetreiberblock 430 umfasst einen ersten MOS-Transistor MP1, einen zweiten MOS-Transistor MN1 und einen ersten Kondensator C1. Der erste MOS-Transistor MP1 weist ein Ende, das mit einer hohen Versorgungsspannung VDD verbunden ist, und ein Gate auf, an welches die erste Vergleichsspannung UPB angelegt wird. Der zweite MOS-Transistor MN1 weist ein Ende, das mit einer niedrigen Versorgungsspannung GND verbunden ist, und ein Gate auf, an welches die zweite Vergleichsspannung DN angelegt wird. Der erste Kondensator C1 weist ein Ende auf, welches mit den anderen Enden des ersten und zweiten MOS-Transistors MP1 und MN1 verbunden ist, und das andere Ende ist mit der niedrigen Versorgungsspannung GND verbunden. Der Spannungspegel der internen Spannung VCNT entspricht einer Spannungsdifferenz zwischen einer Spannung an einem gemeinsamen Knoten, welcher vom ersten und zweiten MOS-Transistor MP1 und MN1 und dem ersten Kondensator C1 geteilt wird, und der niedrigen Versorgungsspannung GND. Wenn der interne Spannungsgenerator 400 ent sprechend einem komplementären Metall-Oxid-Halbleiter-Prozess (CMOS-Prozess) hergestellt wird, wird der erste MOS-Transistor vorzugsweise als MOS-Transistor vom P-Typ ausgebildet und der zweite MOS-Transistor wird vorzugsweise als MOS-Transistor vom N-Typ ausgebildet.
Der Offsetbereichssteuerblock 440 gibt in Reaktion auf die erste, zweite und dritte Referenzspannung VC, VH und VL und ein Taktsignal CK die Schaltsteuersignale SH0 bis SHN und SL0 bis SLN aus. Obwohl in 4 nicht dargestellt, kann der Offsetbereichssteuerblock 440 zudem ein Setzsignal und ein Rücksetzsignal empfangen und in Reaktion auf diese Signale arbeiten.
5 zeigt eine interne Schaltung des Referenzspannungsgeneratorblocks 410, die ein Feld mit einer Mehrzahl von Widerständen RH(N+1) bis RL(N+1), einen ersten Schalterblock 411 und einen zweiten Schalterblock 412 umfasst. Eine Verbindungsspannung zwischen zwei Widerständen, nämlich den Widerständen RL0 und RH0, wird als die erste Referenzspannung VC definiert. Allgemein weist die erste Referenzspannung VC einen Spannungswert von (VDD+GND)/2 auf. Der Spannungspegel der ersten Referenzspannung VC sollte unter Berücksichtigung eines Spannungspegels der internen Spannung VCNT bestimmt werden, welche vom internen Spannungsgenerator 400 gewünscht wird. Vorzugweise weisen die erste Referenzspannung VC und die interne Spannung VCNT den gleichen Spannungspegel auf.
Die Widerstände RH(N+1) bis RL(N+1) sind in Reihe zwischen der hohen Versorgungsspannung VDD und der niedrigen Versorgungsspannung GND eingeschleift und in eine erste Widerstandsgruppe mit den Widerständen RH0 bis RH(N+1), welche zwischen der ersten Referenzspannung VC und der hohen Versorgungsspannung VDD eingeschleift sind, und in eine zweite Widerstandsgruppe mit den Widerständen RL0 bis RL(N+1) aufgeteilt, welche zwischen der ersten Referenzspannung VC und der niedrigen Versorgungsspannung GND eingeschleift sind.
Die erste Widerstandsgruppe mit den Widerständen RH0 bis RH(N+1) ist mit dem ersten Schalterblock 411 verbunden, welcher von einer ersten Gruppe von Schaltsteuersignalen SH0 bis SHN getrieben wird, wobei N eine ganze Zahl bezeichnet. Die zweite Widerstandsgruppe mit den Widerständen RL0 bis RL(N+1) ist mit dem zweiten Schalterblock 412 verbunden, welcher von einer zweiten Gruppe von Schaltsteuersignalen SL0 bis SLN getrieben wird.
In Reaktion auf die erste Gruppe von Schaltsteuersignalen SH0 bis SHN wählt der erste Schalterblock 411 einen aus einer Mehrzahl von Verbindungsspannungsabfallwerten aus, der an einer Verbindung im Feld der seriellen Widerstände RH0 bis RH(N+1) abgegriffen wird, welche die erste Widerstandsgruppe bilden, und gibt die ausgewählte Verbindungsspannung als zweite Referenzspannung VH aus.
In Reaktion auf die zweite Gruppe von Schaltsteuersignalen SL0 bis SLN wählt der zweite Schalterblock 412 einen Verbindungsspannungsabfallwert aus, der an einer Verbindung im Feld der seriellen Widerstände RL0 bis RL(N+1) abgegriffen wird, welche die zweite Widerstandsgruppe bilden, und gibt die ausgewählte Verbindungsspannung als dritte Referenzspannung VL aus.
Schalter, welche den ersten und zweiten Schalterblock 411 und 412 bilden, werden in Reaktion auf ihre korrespondierenden Steuersignale ein- oder ausgeschaltet. Ein im ersten Schalterblock 411 angeordneter Schalter SWH0 wird beispielsweise abhängig vom Schaltsteuersignal SH0 an- oder ausgeschaltet, welches in der ersten Gruppe von Schaltsteuersignalen SH0 bis SHN enthalten ist. Ebenso wird ein im ersten Schalterblock 411 enthaltener Schalter SWH1 abhängig von dem in der ersten Gruppe von Schaltsteuersignalen SH0 bis SHN enthaltenen Schaltsteuersignal SH1 an- oder ausgeschaltet. Diese Konfiguration wird in gleicher Weise auf die verbleibenden Schalter angewendet.
6 zeigt eine interne Schaltung des Offsetbereichssteuerblocks 440 aus 4. Unter Bezugnahme auf 6 umfasst der Offsetbereichssteuerblock 440 einen ersten Offsetbereichssteuerblock 600 und einen zweiten Offsetbereichssteuerblock 650.
Der erste Offsetbereichssteuerblock 600 umfasst einen dritten Komparator 610, eine erste Abschaltspannungsabtastschaltung 620, eine erste Übertragungsschaltung 630 und einen ersten Schaltsteuersignalgenerator 640.
Der dritte Komparator 610 gibt eine dritte Vergleichsspannung COMH als Ergebnis eines Vergleichs zwischen der ersten und zweiten Referenzspannung VC und VH aus. Meistens entspricht der Spannungspegel der dritten Vergleichsspannung COMH der hohen Versorgungsspannung VDD oder der niedrigen Versorgungsspannung GND. Nur während eines Übergangs eines Spannungspegels auf einen anderen Spannungspegel kann der Spannungspegel der dritten Vergleichsspannung COMH zwischen der hohen Versorgungsspannung VDD und der niedrigen Versorgungsspannung GND liegen.
Die erste Abschaltspannungsabtastschaltung 620 tastet in Reaktion auf die dritte Vergleichsspannung COMH und das Taktsignal CK ab, ob die dritte Vergleichsspannung COMH einen Spannungspegel aufweist, der eine vorbestimmte Bedingung erfüllt, und gibt ein erstes Abtastsignal DETH aus. Da während einer Periode oder einer halben Periode des Taktsignals CK ein Schaltsteuersignal erzeugt wird, muss das Taktsignal CK in der Lage sein, wenigstens eine Anzahl von Taktungsvorgängen auszuführen, die gleich der Anzahl von Schaltsteuersignalen SH0 bis SHN ist. Die vorbestimmte Bedingung ist eine Bedingung, welche bestimmt, ob der Spannungspegel der dritten Vergleichsspannung COMH groß genug ist, um den zweiten MOS-Transistor MN1 sperrend zu schalten, der im Ausgabetreiberblock 430 enthalten ist.
Um diesen Vorgang auszuführen, umfasst die erste Abschaltspannungsabtastschaltung 620 einen dritten MOS-Transistor MP2, einen vierten MOS-Transistor MN2 und einen zweiten Kondensator C2.
Der dritte MOS-Transistor MP2 weist ein Ende, das mit der hohen Versorgungsspannung VDD verbunden ist, und ein Gate auf, an welches das Taktsignal CK angelegt ist. Der vierte MOS-Transistor MN2 weist ein Ende, das mit der niedrigen Versorgungsspannung GND verbunden ist, und ein Gate auf, an welches die dritte Vergleichsspannung COMH angelegt ist. Der zweite Kondensator C2 weist ein Ende auf, welches mit den anderen Enden des dritten und vierten MOS-Transistors MP2 und MN2 verbunden ist und das erste Abtastsignal DETH ausgibt, und das andere Ende ist mit der niedrigen Versorgungsspannung GND verbunden.
Der Stromfluss durch einen MOS-Transistor ist proportional zu einem Verhältnis W/L einer Gatebreite W zu einer Gatelänge L des Transistors. Transistoren mit einem identischen Verhältnis W/L weisen einen identischen Stromfluss auf. Unter Berücksichtigung, dass die erste Abschaltspannungsabtastschaltung 620 zum Abtasten einer Abschaltspannung des zweiten MOS-Transistors MN1 dient, welcher im Ausgabetreiberblock 430 angeordnet ist, ist es evident, dass das Verhältnis W/L des dritten MOS-Transistors MP2 gleich dem des ersten MOS-Transistors MP1 ist und dass das Verhältnis W/L des vierten MOS-Transistors MN2 gleich dem des zweiten MOS-Transistors MN1 ist. Zudem sind die Kapazitätswerte des ersten und zweiten Kondensators C1 und C2 vor zugsweise so konfiguriert, dass sie einen vorgegebenen proportionalen Zusammenhang aufweisen.
Die erste Übertragungsschaltung 630 umfasst einen ersten Inverter 631, der eine Phase des ersten Abtastsignals DETH invertiert, und ein erstes NOR-Gatter 632, das in Reaktion auf eine Ausgabe des ersten Inverters und des Taktsignals CK ein erstes Steuersignal CNTH ausgibt.
Der erste Schaltsteuersignalgenerator 640 gibt die Schaltsteuersignale SH0 bis SHN der ersten Gruppe in Reaktion auf das erste Steuersignal CNTH aus. Der erste Schaltsteuersignalgenerator 640 wird nachfolgend unter Bezugnahme auf 7 detaillierter beschrieben.
Der zweite Offsetbereichssteuerblock 650 umfasst einen vierten Komparator 660, eine zweite Abschaltspannungsabtastschaltung 670, eine zweite Übertragungsschaltung 680 und einen zweiten Schaltsteuersignalgenerator 690.
Der vierte Komparator 660 gibt eine vierte Vergleichsspannung COML als Ergebnis eines Vergleichs zwischen der ersten und dritten Referenzspannung VC und VL aus. Analog zum Spannungspegel der dritten Vergleichsspannung COMH entspricht der Spannungspegel der vierten Vergleichsspannung COML meistens der hohen Versorgungsspannung VDD oder der niedrigen Versorgungsspannung GND. Nur während eines Übergangs eines Spannungspegels auf einen anderen Spannungspegel liegt der Spannungspegel der vierten Vergleichsspannung COML zwischen der hohen Versorgungsspannung VDD und der niedrigen Versorgungsspannung GND.
Die zweite Abschaltspannungsabtastschaltung 670 tastet in Reaktion auf die vierte Vergleichsspannung COML und das Taktsignal CK ab, ob die vierte Vergleichsspannung COML einen Spannungspegel aufweist, der eine vorbestimmte Bedingung erfüllt, und gibt ein zweites Abtastsignal DETL aus. Die vorbestimmte Bedingung ist eine Bedingung, welche bestimmt, ob der Spannungspegel der vierten Vergleichsspannung COML groß genug ist, um den ersten MOS-Transistor MP1 sperrend zu schalten, der im Ausgabetreiberblock 430 angeordnet ist.
Um diesen Vorgang auszuführen, umfasst die zweite Abschaltspannungsabtastschaltung 670 einen fünften MOS-Transistor MP3, einen sechsten MOS-Transistor MN3 und einen dritten Kondensator C3. Der fünfte MOS-Transistor MP3 weist ein Ende, das mit der hohen Versorgungsspannung VDD verbunden ist, und ein Gate auf, an welches die vierte Vergleichsspannung COML angelegt ist. Der sechste MOS-Transistor MN3 weist ein Ende, das mit der niedrigen Versorgungsspannung GND verbunden ist, und ein Gate auf, an welches das Taktsignal CK angelegt ist. Der dritte Kondensator C3 weist ein Ende auf, welches mit den anderen Enden des fünften und sechsten MOS-Transistors MP3 und MN3 verbunden ist und das zweite Abtastsignal DETL ausgibt, und das andere Ende ist mit der niedrigen Versorgungsspannung GND verbunden.
Analog zur ersten Abschaltspannungsabtastschaltung 620 ist in der zweiten Abschaltspannungsabtastschaltung 670 das Verhältnis der Länge zur Breite des Gates des fünften MOS-Transistors MP3 gleich dem des ersten MOS-Transistors MP1, und das Verhältnis der Länge zur Breite des Gates des sechsten MOS-Transistors MN3 ist gleich dem des zweiten MOS-Transistors MN1. Zudem sind die Kapazitätswerte des ersten und dritten Kondensators C1 und C3 vorzugsweise so konfiguriert, dass sie einen vorgegebenen proportionalen Zusammenhang aufweisen.
Die zweite Übertragungsschaltung 680 umfasst einen zweiten Inverter 681, der eine Phase des zweiten Abtastsignals DETL invertiert, und ein zweites NOR-Gatter 682, das in Reaktion auf eine Ausgabe des zweiten Inverters 681 und des Taktsignals CK ein zweites Steuersignal CNTL ausgibt.
Der zweite Schaltsteuersignalgenerator 690 gibt die Schaltsteuersignale SL0 bis SLN der zweiten Gruppe in Reaktion auf das zweite Steuersignal CNTL aus. Der zweite Schaltsteuersignalgenerator 690 wird nachfolgend unter Bezugnahme auf 8 detaillierter beschrieben.
7 zeigt eine interne Schaltung des ersten Schaltsteuersignalgenerators 640 aus 6. Unter Bezugnahme auf 7 umfasst der erste Schaltsteuersignalgenerator 640 eine Mehrzahl von Schieberegistern 701 bis 704, welche weiter ein Setzsignal SET und ein Rücksetzsignal RESET empfangen und vom ersten Steuersignal CNTH getrieben werden.
Das 1H-Schieberegister 701 setzt einen Ausgang entsprechend dem Setzsignal SET, speichert ein vorbestimmtes Signal GND in Reaktion auf das erste Steuersignal CNTH und gibt das 0H-Schaltsteuersignal SH0 aus. Das 2H-Schieberegister 702 setzt einen Ausgang entsprechend dem Rücksetzsignal RESET zurück, speichert das 0H-Schaltsteuersignal SH0, welches vom 1H-Schieberegister 701 in Reaktion auf das erste Steuersignal CNTH ausgegeben wird, und gibt das 1H-Schaltsteuersignal SH1 aus. Das 3H-Schieberegister 703 setzt einen Ausgang entsprechend dem Rücksetzsignal RESET zurück, speichert das 1H-Schaltsteuersignal SH1, welches vom 2H-Schieberegister 702 in Reaktion auf das erste Steuersignal CNTH ausgegeben wird, und gibt das 2H-Schaltsteuersignal SH2 aus. Das (N+1)N-Schieberegister 704 setzt einen Ausgang entsprechend dem Rücksetzsignal RESET zurück, speichert das (N-1)H-Schaltsteuersignal SH(N-1), welches vom NH-Schieberegister in Reaktion auf das erste Steuersignal CNTH ausgegeben wird, und gibt das NH-Schaltsteuersignal SHN aus.
8 zeigt eine interne Schaltung des zweiten Schaltsteuersignalgenerators 690 aus 6. Unter Bezugnahme auf 8 umfasst der zweite Schaltsteuersignalgenerator 690 eine Mehrzahl von Schieberegistern 801 bis 804, welche weiter das Setzsignal SET und das Rücksetzsignal RESET empfangen und vom zweiten Steuersignal CNTL getrieben werden.
Das 1L-Schieberegister 801 setzt einen Ausgang entsprechend dem Setzsignal SET, speichert ein vorbestimmtes Signal in Reaktion auf das zweite Steuersignal CNTL und gibt das 0L-Schaltsteuersignal SL0 aus. Das 2L-Schieberegister 802 setzt einen Ausgang entsprechend dem Rücksetzsignal RESET zurück, speichert das 0L-Schaltsteuersignal SL0, welches vom 1L-Schieberegister 801 in Reaktion auf das zweite Steuersignal CNTL ausgegeben wird, und gibt das 1L-Schaltsteuersignal SL1 aus. Das 3L-Schieberegister 803 setzt einen Ausgang entsprechend dem Rücksetzsignal RESET zurück, speichert das 1L-Schaltsteuersignal SL1, welches vom 2L-Schieberegister 802 in Reaktion auf das erste Steuersignal CNTL ausgegeben wird, und gibt das 2L-Schaltsteuersignal SL2 aus. Das (N+1)L-Schieberegister 804 setzt einen Ausgang entsprechend dem Rücksetzsignal RESET zurück, speichert das (N-1)L-Schaltsteuersignal SL(N-1), welches vom NL-Schieberegister in Reaktion auf das zweite Steuersignal CNTL ausgegeben wird, und gibt das NL-Schaltsteuersignal SLN aus.
Nun wird die Funktionsweise des internen Spannungsgenerators 400 beschrieben. Bei einem herkömmlichen Verfahren zum Erzeugen einer internen Spannung existiert eine Totzone VDZ zwischen den eingegebenen Offsetspannungen VH und VL, welche durch die zwei Vergleichsspannungen UPB und DN bestimmt wird. Indessen reflektiert ein erfindungsgemäßer interner Spannungsgenerator die Totzone VDZ, welche bisher durch die zwei Vergleichsspannungen UPB und DN erkannt wird, wenn ein eingegebener Offsetbereich gesetzt wird. In anderen Worten ausgedrückt, die Spannungspegel der Spannungen UPB und DN, an denen die MOS-Transistoren sperrend geschaltet werden, welche den Ausgabetreiberblock 430 bilden, werden vorher ermittelt und die Referenzspannungen VH und VL werden unter Berücksichtigung der Spannungen UPB und DN optimiert.
Um dies umzusetzen, werden erstens eine Mehrzahl von Widerständen RH(N+1) bis RL(N+1) und eine Mehrzahl von Schaltern SWHN bis SWLN, welche mit Anschlüssen der Widerstände RH(N+1) bis RL(N+1) verbunden sind, im Referenzspannungsgeneratorblock 410 verwendet. In anderen Worten ausgedrückt, bei dem oben beschriebenen herkömmlichen Ansatz können die Referenzspannungen später nicht verändert werden, da die Referenzspannungen während der Herstellung eines Halbleiterbauelements bestimmt werden. Bei der vorliegenden Erfindung kann die Referenzspannung jedoch zu einem späteren Zeitpunkt durch einen internen Betrieb eines internen Spannungsgenerators verändert und eingestellt werden.
Zweitens können bei der Erfindung Spannungspegel, welche zum Abschalten der MOS-Transistoren MP1 und MN1 des Ausgabetreiberblocks 430 geeignet sind, vorher durch Verwendung des Offsetbereichssteuerblocks 440 ermittelt werden. Zudem kann der Offsetbereichssteuerblock 440 als Reaktion eine Mehrzahl von Schaltsteuersignalen SH0 bis SHN und SL0 bis SLN ausgeben, welche die ermittelten Abschaltspannungen bei der Erzeugung der Referenzspannungen VL und VH reflektieren.
Bestimmungen, ob Spannungspegel zum Abschalten der im Ausgabetreiberblock enthaltenen MOS-Transistoren MP1 und MN1 ausreichend sind, werden in den beiden Abschaltspannungsabtastschaltungen 620 und 670 gemacht.
Um die dritte Referenzspannung VL intern zu bestimmen, wird die zweite Abschaltspannungsabtastschaltung 670 ohne Veränderung verwendet, in welcher elektrische Eigenschaften der MOS-Transistoren MP1 und MN1 und des ersten Kondensators C1 reflektiert werden, welche den Ausgabetreiberblock 430 bilden. Um die gleichen elektrischen Eigenschaften zu erhalten, ist es bevorzugt, dass der Ausgabetreiberblock 430 und die zweite Abschaltspannungsabtastschaltung 670 MOS-Transistoren mit identischen Abmessungen und Treiberfähigkeiten und Kondensatoren mit identischen Abmessungen und Treiberfähigkeiten verwenden. Eine solche Konfiguration kann jedoch zu einer Vergrößerung der Chipabmessungen führen. Daher werden bei der Erfindung MOS-Transistoren im Ausgabetreiberblock 430 und in der zweiten Abschaltspannungsabtastschaltung 670 verwendet, welche nur im Verhältnis W/L der Breite zur Länge der Gates identisch sind, um beinahe den gleichen elektrischen Effekt zu erzielen, und die Abmessungen anderer Komponenten als die Gates der in der zweiten Abschaltspannungsabtastschaltung 670 verwendeten MOS-Transistoren können um einen vorbestimmten prozentualen Anteil gegenüber den im Ausgabetreiberblock 430 verwendeten MOS-Transistoren reduziert werden. Als Ergebnis wird die Größe eines Chips nicht unnötig vergrößert.
Da die vom internen Spannungsgenerator 400 zu erzeugende interne Spannung VCNT und die erste Referenzspannung VC verwendet werden können, um Gleiches wie oben beschrieben zu bedeuten, ist es offensichtlich, dass ein Vergleich der Referenzspannungen VH und VL mit der internen Spannung VCNT beim Stand der Technik analog zu einem erfindungsgemäßen Vergleich der Referenzspannungen VH und VL mit der ersten Referenzspannung VC ist. Entsprechend ist die vierte Vergleichsspannung COML, welche durch den Vergleich der ersten und dritten Referenzspannung VC und VL und der Verstärkung einer Diffe renz zwischen den beiden Referenzspannungen VC bei der Erfindung erhalten wird, analog zur zweiten Vergleichsspannung UPB.
Eine Schaltung, welche von der vierten Vergleichsspannung COML getrieben wird, wird durch das Taktsignal CK freigegeben, und der Spannungspegel des zweiten Abtastsignals DETL ist vom Spannungspegel der vierten Vergleichsspannung COML abhängig. Wenn die vierte Vergleichsspannung COML beispielsweise einen Spannungspegel aufweist, der ausreichend ist, um den fünften MOS-Transistor MN3 leitend zu schalten, weist das zweite Abtastsignal DETL einen Spannungspegel auf, welcher gleich der hohen Versorgungsspannung VDD ist.
Das zweite Abtastsignal DETL wird über die zweite Übertragungsschaltung 680 zum zweiten Schaltsteuersignalgenerator 690 übertragen. Die zweite Übertragungsschaltung 680 überträgt das zweite Abtastsignal DETL während jeder Periode des Taktsignals CK. Eine während jeder Periode des Taktsignals CK übertragene Phasenänderung im zweiten Abtastsignal DETL wird in eine Phasenänderung des zweiten Steuersignals CNTL reflektiert.
Der zweite Schaltsteuersignalgenerator 690 erzeugt die Schaltsteuersignale SL0 bis SLN in der zweiten Gruppe unter Verwendung einer Mehrzahl von in Reihe geschalteten Schieberegistern, welche einen Eingabewert speichern und ausgeben, der jede Änderung der Phase des zweiten Steuersignals CNTL repräsentiert.
In einer frühen Stufe, in welcher Energie anfänglich an das Halbleiterbauelement angelegt wird, werden ein Setzsignal und ein Rücksetzsignal verwendet, um Ausgänge der Schieberegister auf vorbestimmte Werte festzulegen. Das erste Schieberegister 801 aus 8 wird beispielsweise gesetzt und die anderen Schieberegister 802 bis 804 werden alle zurückgesetzt. Ein Eingang D des ersten Schieberegisters 801 ist mit der niedrigen Versorgungsspannung GND verbunden. Daher umfasst ein anfänglicher gesetzter Ausgang des ersten Schieberegisters 801 einen logischen Wert, welcher mit der niedrigen Versorgungsspannung GND korrespondiert, wenn das zweite Steuersignal CNTL einmal umschaltet. Wenn das zweite Steuersignal CNTL fortlaufend umschaltet, wird der Ausgabewert des ersten Schieberegisters 801 bei jedem Umschalten zum nächsten Schieberegister übertragen, mit welchem das erste Schieberegister 801 verbunden ist.
Wenn ein logischer Wert des 0L-Schaltsteuersignals SL0, welches durch das erste Schieberegister 801 ausgegeben wird, hoch ist, wird der 0L-Schalter SWL0, welcher durch das 0L-Schaltsteuersignal SL0 gesteuert wird, leitend geschaltet, so dass eine korrespondierende Verbindungsspannung als dritte Referenzspannung VL verwendet wird.
Wenn im zweiten Offsetbereichssteuerblock 650 bestimmt wird, dass die dritte Referenzspannung VL nicht den Wert der Abschaltspannung erreicht, schaltet das zweite Steuersignal CNTL um. Wenn das zweite Steuersignal CNTL umschaltet, speichert das erste Schieberegister 801 einen niedrigen logischen Wert, z.B. GND, und das zweite Schieberegister 802 speichert und gibt einen hohen logischen Wert aus, welcher einer vorherigen Ausgabe des ersten Schieberegisters 801 entspricht.
Wenn bestimmt wird, dass der fünfte MOS-Transistor MP3 nicht sperrend geschaltet worden ist, weist das zweite Abtastsignal DETL einen hohen logischen Pegel auf. Daher schaltet das zweite Steuersignal CNTL, während das zweite Abtastsignal DETL auf dem hohen logischen Pegel ist, weiter um, da der zweite Inverter 681 der zweiten Übertragungsschaltung 680 die Phase des zweiten Abtastsignals DETL invertiert und das phaseninvertierte zweite Abtastsignal DETL an das zweite NOR-Gatter 682 ausgibt. In anderen Worten ausgedrückt, da der hohe logische Zustand des zweiten Abtastsignals DETL während des Passie rens des zweiten Inverters 681 auf einen niedrigen logischen Zustand geändert wird und das zweite Abtastsignal DETL mit einem niedrigen logischen Zustand in das zweite NOR-Gatter 682 eingegeben wird, wird das zweite Steuersignal CNTL, welches vom zweiten NOR-Gatter 682 ausgegeben wird, nur vom Taktsignal CK beeinflusst. Wenn der fünfte MOS-Transistor MP3 sperrend geschaltet ist und das zweite Abtastsignal DETL einen niedrigen logischen Wert annimmt, beendet das zweite Steuersignal CNTL das Umschalten.
Eine optimierte dritte Referenzspannung VL wird durch den oben beschriebenen Prozess bestimmt. Ein Prozess zur Bestimmung der zweiten Referenzspannung VH ist analog zum Prozess zur Bestimmung der dritten Referenzspannung VL, so dass er hier nicht beschrieben wird.
9 zeigt einen internen Spannungsgenerator 900 gemäß einem anderen Ausführungsbeispiel der Erfindung. Unter Bezugnahme auf 9 umfasst der interne Spannungsgenerator 900 einen Referenzspannungsgeneratorblock 910, einen Komparatorblock 920, einen Steuerblock 930, einen Ausgabetreiberblock 940 und einen ersten Steuersignalgeneratorblock 950.
Der Referenzspannungsgeneratorblock 910 erzeugt unter Verwendung eines Spannungsabfalls über drei Widerständen R1, R2 und R3 eine erste Referenzspannung VL und eine zweite Referenzspannung VH.
Der Komparatorblock 920 vergleicht die erste Referenzspannung VL mit einer internen Spannung VCNT, gibt eine erste Vergleichsspannung UPB aus, die mit einem Ergebnis des Vergleichs korrespondiert, vergleicht die zweite Referenzspannung VH mit der internen Spannung VCNT und gibt eine zweite Vergleichsspannung DN aus, die mit einem Ergebnis des Vergleichs korrespondiert. Es werden zwei Komparatoren 921 und 922 verwendet.
Der Steuerblock 930 umfasst ein ODER-Gatter 931, welches in Reaktion auf die erste Vergleichsspannung UPB, ein erstes Steuersignal CNT und ein viertes Steuersignal CLDN ein drittes Steuersignal CLUPB ausgibt, und ein NAND-Gatter 932, welches das vierte Steuersignal CLDN in Reaktion auf die zweite Vergleichsspannung DN, ein zweites Steuersignal CNTB und das dritte Steuersignal CLUPB ausgibt. Das dritte und vierte Steuersignal CLUPB und CLDN weisen nicht den gleichen logischen Zustand auf, beispielsweise einen hohen logischen Zustand oder einen niedrigen logischen Zustand.
Der Ausgabetreiberblock 940 umfasst einen Hauptausgabetreiberblock 941 und einen Zusatzausgabetreiberblock 942. Der Hauptausgabetreiberblock 941 umfasst einen ersten MOS-Transistor MP1, einen zweiten MOS-Transistor MN1 und einen Kondensator C. Der erste MOS-Transistor MP1 weist ein Ende, das mit der hohen Versorgungsspannung VDD verbunden ist, und ein Gate auf, an welches das dritte Steuersignal CLUPB angelegt ist. Der zweite MOS-Transistor MN1 weist ein Ende, das mit der niedrigen Versorgungsspannung GND verbunden ist, und ein Gate auf, an welches das vierte Steuersignal CLDN angelegt ist. Der Kondensator C weist ein Ende auf, welches mit den anderen Enden des ersten und zweiten MOS-Transistors MP1 und MN1 verbunden ist und die interne Spannung VCNT ausgibt, und das andere Ende ist mit der niedrigen Versorgungsspannung GND verbunden. Der Zusatzausgabetreiberblock 942 umfasst einen dritten MOS-Transistor MP2 und einen vierten MOS-Transistor MN2. Der dritte MOS-Transistor MP2 weist ein Ende, das mit der hohen Versorgungsspannung VDD verbunden ist, und ein Gate auf, an welches die erste Vergleichsspannung UPB angelegt ist. Der vierte MOS-Transistor MN2 weist ein Ende, das mit der niedrigen Versorgungsspannung GND verbunden ist, und ein Gate auf, an welches die zweite Vergleichsspannung DN angelegt ist. Die anderen Enden des dritten und vierten MOS-Transistors MP2 und MN2 sind miteinander verbunden, um die interne Spannung VCNT auszugeben.
Der erste Steuersignalgeneratorblock 950 umfasst einen ersten Inverter 951, ein Exklusiv-ODER-Gatter 952 und einen zweiten Inverter 953. Der erste Inverter 951 invertiert eine Phase der ersten Vergleichsspannung UPB. Das Exklusiv-ODER-Gatter 952 gibt in Reaktion auf eine Ausgabe des ersten Inverters 951 und die zweite Vergleichsspannung DN das erste Steuersignal CNT aus. Der zweite Inverter 953 gibt das zweite Steuersignal CNTB aus, welches durch Invertieren der Phase des ersten Steuersignals CNT erhalten wird.
10 zeigt Stromflüsse innerhalb des in 9 dargestellten Ausgabetreiberblocks 940. Insbesondere fließen gemäß 10 ein erster und ein zweiter Strom IUP und IDN in einem Ausgabetreiberblock eines herkömmlichen internen Spannungsgenerators und dritte, vierte, fünfte und sechste Ströme IUPD, IDND, IUPS und IDNS fließen im Ausgabetreiberblock 940 des internen Spannungsgenerators 900 gemäß dem dargestellten Ausführungsbeispiel der Erfindung.
Der Referenzspannungsgeneratorblock 910, der Komparatorblock 920 und der Hauptausgabetreiberblock 941 des erfindungsgemäßen Ausführungsbeispiels des internen Spannungsgenerators sind im Aufbau der herkömmlichen Konfiguration ähnlich. Zwei Vergleichssignale UPB und DN, die vom Referenzspannungsgeneratorblock 910 ausgegeben werden, werden an den Hauptausgabetreiberblock 941 angelegt. Der erste Strom IUP bezeichnet einen Strom, der im ersten MOS-Transistor MP1 fließt, der im Hauptausgabetreiberblock 941 enthalten ist, und der zweite Strom IDN bezeichnet einen Strom, der im zweiten MOS-Transistor MN1 fließt, der im Hauptausgabetreiberblock 941 enthalten ist.
Der interne Spannungsgenerator 900 des vorliegenden erfindungsgemäßen Ausführungsbeispiels umfasst den Referenzspannungsgeneratorblock 910, den Komparatorblock 920, den Steuerblock 930, den Ausgabetreiberblock 940 und den ersten Steuersignalgeneratorblock 950. Der Ausgabetreiberblock 940 der vorliegenden Ausführungsform umfasst den Hauptausgabetreiberblock 941 und den Zusatzausgabetreiberblock 942. Der dritte Strom IUPD bezeichnet einen Strom, der im ersten MOS-Transistor MP1 fließt, der im Hauptausgabetreiberblock 941 angeordnet ist, und der vierte Strom IDND bezeichnet einen Strom, der im zweiten MOS-Transistor MN1 fließt, der im Hauptausgabetreiberblock 941 angeordnet ist. Der fünfte Strom IUPS bezeichnet einen Strom, der im dritten MOS-Transistor MP2 fließt, der im Zusatzausgabetreiberblock 942 angeordnet ist, und der sechste Strom IDNS bezeichnet einen Strom, der im vierten MOS-Transistor MN2 fließt, der im Zusatzausgabetreiberblock 942 angeordnet ist.
Nun wird die Funktionsweise des internen Spannungsgenerators 900 unter Bezugnahme auf 10 beschrieben. Eine interne Spannungserzeugung entsprechend dem vorliegenden erfindungsgemäßen Ausführungsbeispiel umfasst zusätzlich zum Hauptausgabetreiberblock 941, der eine relativ große Treiberfähigkeit aufweist, den Zusatzausgabetreiberblock 942, der eine relativ kleine Treiberfähigkeit aufweist. Es wird bestimmt, ob ein Spannungspegel der internen Spannung VCNT zum Zeitpunkt, wenn Leistung, die in einer Initialisierungsstufe zugeführt wird, zwischen zwei Referenzspannungen VL und VH liegt.
Wenn die interne Spannung VCNT zum Zeitpunkt, an welchem während einer Initialisierungsstufe Energie angelegt wird, keinen Spannungspegel zwischen den beiden Referenzspannungen VL und VH aufweist, werden der Hauptausgabetreiberblock 941 und der Zusatzausgabetreiberblock 942 beide betrieben, um die Aufbauzeit zu reduzieren. Anderseits wird, wenn die interne Spannung VCNT zum Zeitpunkt, an wel chem während der Initialisierungsstufe Energie angelegt wird, einen Spannungspegel zwischen den beiden Referenzspannungen VL und VH aufweist, nur der Zusatzausgabetreiberblock 942 betrieben, um den Energieverbrauch zu reduzieren. Entsprechend kann der interne Spannungsgenerator 900 zwei Effekte zur Reduzierung der Aufbauzeit und zur Reduzierung des Energieverbrauchs aufweisen.
Der Komparatorblock 920 gibt zwei Vergleichsspannungen UPB und DN aus, welche als Basis zur Bestimmung dienen, ob die interne Spannung VCNT einen Spannungspegel zwischen den beiden Referenzspannungen VL und VH aufweist, welcher ein Sollspannungspegel ist. Da die beiden Komparatoren 921 und 922 mit einer kleinen Verstärkung verwendet werden, um die Schaltung des internen Spannungsgenerators 900 zu vereinfachen und um den Energieverbrauch zu reduzieren, können die beiden Vergleichsspannungen UPB und DN so betrachtet werden, dass sie sich innerhalb bestimmter Eingabespannungspegelbereiche als analoge Signale statt als digitale Signale verhalten.
Wie aus 10 ersichtlich ist, treibt ein herkömmlicher interner Spannungsgenerator einen Hauptausgabetreiberblock unter Verwendung der beiden Vergleichsspannungen UPB und DN, welche Eigenschaften eines analogen Signals aufweisen, so dass die Treiberfähigkeit des Hauptausgabetreiberblocks in einigen Eingabespannungspegelbereichen beeinträchtigt wird. Dies kann wiederum zu einem Ansteigen der Aufbauzeit der Schaltung führen.
Der Steuerblock 930, der im vorliegenden erfindungsgemäßen Ausführungsbeispiel des internen Spannungsgenerators 900 enthalten ist, transformiert die beiden Vergleichssignale UPB und DN, welche die Eigenschaften eines analogen Signals aufweisen, in Signale CLUPB und CLDN, welche die Eigenschaften eines digitalen Signals aufweisen, und treibt den Hauptausgabetreiberblock 941 unter Verwendung der Signale CLUPB und CLDN. Dadurch werden eine Differenz zwischen der internen Spannung VCNT und der ersten Referenzspannung VL und eine Differenz zwischen der internen Spannung VCNT und der zweiten Referenzspannung VH kleiner, was zu einer Reduzierung der Aufbauzeitspanne führt.
Wenn der Steuerblock 930 den Stromfluss im Hauptausgabetreiberblock 941 unter Verwendung der beiden Steuersignale CLUPB und CLDN steuert, werden die beiden MOS-Transistoren MP1 und MN1 gesteuert, um eine Erzeugung eines direkten Strompfades zu vermeiden, auf welchem ein direkter Strom von der hohen Versorgungsspannung VDD zur niedrigen Versorgungsspannung GND fließt. Um dies zu erreichen, wird eine Zwischenspeicherschaltung verwendet, die ein NOR-Gatter 931 und ein NAND-Gatter 932 als Steuerblock 930 verwendet.
Entsprechend steuern die beiden vom Steuerblock 930 ausgegebenen Steuersignale CLUP und CLDN den ersten MOS-Transistor MP1 so, dass er immer sperrend geschaltet ist, wenn der zweite MOS-Transistor MN1 leitend geschaltet ist. Das dritte Steuersignal CLUPB wird beispielsweise auf einem hohen logischen Zustand gehalten, wenn das vierte Steuersignal CLDN auf einem hohen logischen Pegel ist, so dass der erste MOS-Transistor MP1 immer sperrend geschaltet ist, wenn der zweite MOS-Transistor MN1 leitend geschaltet ist. Andererseits wird das vierte Steuersignal CLDN auf einem niedrigen logischen Zustand gehalten, wenn das dritte Steuersignal CLUPB auf einem niedrigen logischen Pegel ist, so dass der zweite MOS-Transistor MN1 immer sperrend geschaltet ist, wenn der erste MOS-Transistor MP1 leitend geschaltet ist.
Wenn die aufgebaute interne Spannung VCNT einen Spannungspegel zwischen der ersten und zweiten Referenzspannung VL und VH aufweist, sind das erste und zweite Steuersignal CNT und CNTB, welche durch den ersten Steuersignalgeneratorblock 950 erzeugt werden, auf hohem logischem bzw. auf niedrigem logischem Pegel. Als Konsequenz sind das dritte und vierte Steuersignal CLUPB und CLDN auf hohem logischem bzw. niedrigem logischem Pegel. Der erste und zweite MOS-Transistor MP1 und MN1 empfangen das dritte logische Steuersignal mit einem hohen logischen Pegel bzw. das vierte logische Steuersignal mit einem niedrigen logischen Pegel und werden dann sperrend geschaltet.
Wenn der Spannungspegel der aufgebauten internen Spannung VCNT nicht zwischen der ersten und zweiten Referenzspannung VL und VH liegt, sind das erste und zweite Steuersignal CNT und CNTB, welche durch den ersten Steuersignalgeneratorblock 950 erzeugt werden, auf niedrigem logischem bzw. auf hohem logischem Pegel. Die logischen Zustände des dritten und vierten Steuersignals CLUPB und CLDN werden durch die beiden Vergleichssignale UPB und DN und die beiden Steuersignale CNT und CNTB bestimmt. Daher arbeiten der Haupt- und der Zusatzausgabetreiberblock 941 und 942 beide, wodurch die Aufbauzeitspanne verkürzt wird.
Obwohl in den Zeichnungen nicht dargestellt, ist es klar, dass eine andere Ausführungsform eines internen Spannungsgenerators gemäß der Erfindung durch Kombinieren der internen Spannungsgeneratoren der 4 und 9 bereitgestellt werden kann.
Wie oben ausgeführt ist, kann ein erfindungsgemäßer interner Spannungsgenerator die Größe der Totzone durch Optimieren eines Offsetbereichs reduzieren und kann zudem die Aufbauzeitspanne und den Energieverbrauch reduzieren. Zusätzlich kann, da eine vom internen Spannungsgenerator ausgegebene interne Spannung zurückgeführt und zur Optimierung des Offsetbereichs verwendet wird, ein optimaler Offsetbereich mit geringer Beeinflussung durch Fehler gesetzt werden, die durch eine Variation von Prozessparametern verursacht werden.

Claims

Interner Spannungsgenerator mit – einem Referenzspannungsgeneratorblock (410), der eine erste Referenzspannung (VC), eine zweite Referenzspannung (VH) und eine dritte Referenzspannung (VL) in Reaktion auf eine Mehrzahl von Schaltsteuersignalen (SH0 bis SHN, SL0 bis SLN) ausgibt, – einem Komparatorblock (420), der eine erste Vergleichsspannung (UPB) als Ergebnis eines Vergleichs zwischen einer internen Spannung (VCNT) und der dritten Referenzspannung und eine zweite Vergleichsspannung (DN) als Ergebnis eines Vergleichs zwischen der internen Spannung (VCNT) und der zweiten Referenzspannung ausgibt, – einem Ausgabetreiberblock (430), der die interne Spannung in Reaktion auf die erste und zweite Vergleichsspannung ausgibt, und – einem Offsetbereichssteuerblock (440), der die Mehrzahl von Schaltsteuersignalen in Reaktion auf die erste, zweite und dritte Referenzspannung und ein Taktsignal (CK) ausgibt.
Interner Spannungsgenerator nach Anspruch 1, wobei der Komparatorblock umfasst: – einen ersten Komparator (421), welcher die interne Spannung mit der dritten Referenzspannung vergleicht, um das erste Vergleichssignal zu erzeugen, und – einen zweiten Komparator (422), welcher die interne Spannung mit der zweiten Referenzspannung vergleicht, um das zweite Vergleichssignal zu erzeugen.
Interner Spannungsgenerator nach Anspruch 1, wobei der Ausgabetreiberblock umfasst: – einen ersten MOS-Transistor (MP1), welcher ein Ende, das mit einer hohen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches die erste Vergleichsspannung angelegt ist, – einen zweiten MOS-Transistor (MN1), welcher ein Ende, das mit einer niedrigen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches die zweite Vergleichsspannung angelegt ist, und – einen ersten Kondensator (C1), dessen eines Ende mit den anderen Enden des ersten und zweien MOS-Transistors verbunden ist und dessen anderes Ende mit der niedrigen Versorgungsspannung verbunden ist, – wobei die interne Spannung von einem gemeinsamen Anschluss ausgegeben wird, den sich der erste und zweite MOS-Transistor und der erste Kondensator teilen.
Interner Spannungsgenerator nach Anspruch 3, wobei der erste MOS-Transistor ein MOS-Transistor vom P-Typ ist, und der zweite MOS-Transistor ein MOS-Transistor vom N-Typ ist.
Interner Spannungsgenerator mit – einem Referenzspannungsgeneratorblock (910), der eine erste Referenzspannung (VL) und eine zweite Referenzspannung (VH) ausgibt, – einem Komparatorblock (920), der eine erste Vergleichsspannung (UPB) als Ergebnis eines Vergleichs zwischen einer internen Spannung (VCNT) und der ersten Referenzspannung und eine zweite Vergleichsspannung (DN) als Ergebnis eines Vergleichs zwischen der internen Spannung und der zweiten Referenzspannung ausgibt, – einem ersten Steuersignalgeneratorblock (950), der in Reaktion auf die erste und zweite Vergleichsspannung ein erstes Steuersignal (CNT) und ein zweites Steuersignal (CNTB) ausgibt, – einem Steuerblock (930), der in Reaktion auf die erste und zweite Vergleichsspannung und das erste und zweite Steuersignal ein drittes Steuersignal (CLUPB) und ein viertes Steuersignal (CLDN) erzeugt, und – einem Ausgabetreiberblock (940), der die interne Spannung in Reaktion auf die erste und zweite Vergleichsspannung und das dritte und vierte Steuersignal erzeugt.
Interner Spannungsgenerator nach Anspruch 5, wobei ein hoher oder niedriger logischer Zustand des dritten Steuersignals zu einem hohen oder niedrigen logischen Zustand des vierten Steuersignals entgegengesetzt ist.
Interner Spannungsgenerator mit – einem Referenzspannungsgeneratorblock (410), der eine erste Referenzspannung (VC), eine zweite Referenzspannung (VH) und eine dritte Referenzspannung (VL) in Reaktion auf eine Mehrzahl von Schaltsteuersignalen (SH0 bis SHN, SL0 bis SLN) ausgibt, – einem Komparatorblock (920), der eine erste Vergleichsspannung (UPB) als Ergebnis eines Vergleichs zwischen einer internen Spannung (VCNT) und der dritten Referenzspannung und eine zweite Vergleichsspannung (DN) als Ergebnis eines Vergleichs zwischen der internen Spannung und der zweiten Referenzspannung ausgibt, – einem ersten Steuersignalgeneratorblock (950), der in Reaktion auf die erste und zweite Vergleichsspannung ein erstes Steuersignal (CNT) bzw. ein zweites Steuersignal (CNTB) ausgibt, – einem Steuerblock (930), der in Reaktion auf die erste und zweite Vergleichsspannung und das erste und zweite Steuersignal ein drittes Steuersignal (CLUPB) und ein viertes Steuersignal (CLDN) erzeugt, – einem Ausgabetreiberblock (430), der die interne Spannung in Reaktion auf das dritte und vierte Steuersignal erzeugt, und – einem Offsetbereichssteuerblock (440), der die Mehrzahl von Schaltsteuersignalen in Reaktion auf die erste, zweite und dritte Referenzspannung und ein Taktsignal (CK) ausgibt.
Interner Spannungsgenerator nach einem der Ansprüche 1 bis 4, wobei der Referenzspannungsgeneratorblock umfasst: – eine Mehrzahl von Widerständen (RL(N+1), ..., RH(N+1)), welche seriell zwischen einer hohen Versorgungsspannung und einer niedrigen Versorgungsspannung eingeschleift sind, – wobei die erste Referenzspannung eine Spannung an einer Knotenverbindung zwischen zwei vorbestimmten der seriell miteinander verbundenen Widerständen ist, – einen ersten Schalterblock (411), welcher die zweite Referenzspannung, die mit einer Spannung an einer ausgewählten Knotenverbindung einer Mehrzahl von Kontenverbindungen der Widerstände zwischen der Spannung, welche mit der ersten Referenzspannung korrespondiert, und der hohen Versorgungsspannung korrespondiert, in Reaktion auf eine erste Mehrzahl von Schaltsteuersignalen ausgibt, und – einen zweiten Schalterblock (412), welcher die dritte Referenzspannung, die mit einer Spannung an einer ausgewählten Knotenverbindung einer Mehrzahl von Kontenverbindungen der Widerstände zwischen der Spannung, welche mit der ersten Referenzspannung korrespondiert, und der niedrigen Versorgungsspannung korrespondiert, in Reaktion auf eine zweite Mehrzahl von Schaltsteuersignalen ausgibt.
Interner Spannungsgenerator nach Anspruch 8, wobei die erste Referenzspannung einen Spannungspegel zwischen der hohen Versorgungsspannung und der niedrigen Versorgungsspannung aufweist.
Interner Spannungsgenerator nach Anspruch 8 oder 9, wobei – die erste Mehrzahl von Schaltsteuersignalen Signale zwischen einem 0H-Schaltsteuersignal und einem NH-Schaltsteuersignal umfasst, wobei 0 einem Wert Null und N einer ganzen Zahl größer als 0 entspricht, – die Widerstände zwischen der Verbindungsspannung, welche mit der ersten Referenzspannung korrespondiert, und der hohen Versorgungsspannung umfassen: – einen 0H-Widerstand, dessen eines Ende mit der ersten Referenzspannung verbunden ist, – einen 1H-Widerstand, der an einem Ende mit dem anderen Ende des 0H-Widerstands verbunden ist, – einen 2H-Widerstand, der an einem Ende mit dem anderen Ende des 1H-Widerstands verbunden ist, bis zu – einem (N+1)H-Widerstand, dessen eines Ende mit dem anderen Ende des NH-Widerstands verbunden ist, und dessen anderes Ende mit der hohen Versorgungsspannung verbunden ist, und – wobei der erste Schalterblock umfasst: – einen 0H-Schalter, dessen eines Ende mit einem gemeinsamen Knoten des 0H- und 1H-Widerstands verbunden ist und der in Reaktion auf das 0H-Schaltsteuersignal arbeitet, – einen 1H-Schalter, dessen eines Ende mit einem gemeinsamen Knoten des 1H- und 2H-Widerstands verbunden ist und der in Reaktion auf das 1H-Schaltsteuersignal arbeitet, bis zu – einem NH-Schalter, dessen eines Ende mit einem gemeinsamen Knoten des NH- und (N+1)H-Widerstands verbunden ist und der in Reaktion auf das NH-Schaltsteuersignal arbeitet, – wobei die anderen Enden der 0H- bis NH-Schalter gemeinsam miteinander verbunden sind und die zweite Referenzspannung über eines der anderen Enden der 0H- bis NH-Schalter ausgegeben wird.
Interner Spannungsgenerator nach einem der Ansprüche 8 bis 10, wobei – die zweite Mehrzahl von Schaltsteuersignalen Signale zwischen einem 0L-Schaltsteuersignal und einem NL-Schaltsteuersignal umfasst, wobei 0 einem Wert Null und N einer ganzen Zahl größer als 0 entspricht, – die Widerstände zwischen der Verbindungsspannung, welche mit der ersten Referenzspannung korrespondiert, und der niedrigen Versorgungsspannung umfassen: – einen 0L-Widerstand, dessen eines Ende mit der ersten Referenzspannung verbunden ist, – einen 1L-Widerstand, der an einem Ende mit dem anderen Ende des 0L-Widerstands verbunden ist, – einen 2L-Widerstand, der an einem Ende mit dem anderen Ende des 1L-Widerstands verbunden ist, bis zu – einem (N+1)L-Widerstand, dessen eines Ende mit dem anderen Ende des NL-Widerstands verbunden ist und dessen anderes Ende mit der niedrigen Versorgungsspannung verbunden ist, und – wobei der zweite Schalterblock umfasst: – einen 0L-Schalter, dessen eines Ende mit einem gemeinsamen Knoten des 0L- und 1L-Widerstands verbunden ist und der in Reaktion auf das 0L-Schaltsteuersignal arbeitet, – einen 1L-Schalter, dessen eines Ende mit einem gemeinsamen Knoten des 1H- und 2H-Widerstands verbunden ist und der in Reaktion auf das 1L-Schaltsteuersignal arbeitet, bis zu – einem NL-Schalter, dessen eines Ende mit einem gemeinsamen Knoten des NL- und (N+1)L-Widerstands verbunden ist und der in Reaktion auf das NL-Schaltsteuersignal arbeitet, – wobei die anderen Enden der 0L- bis NL-Schalter gemeinsam miteinander verbunden sind und die dritte Referenzspannung über eines der anderen Enden der 0L- bis NL-Schalter ausgegeben wird.
Interner Spannungsgenerator nach einem der Ansprüche 5 bis 11, wobei der erste Steuersignalgeneratorblock umfasst: – einen ersten Inverter (951), welcher eine Phase des ersten Vergleichssignals invertiert, – ein Exklusiv-ODER-Gatter (952), welches das erste Steuersignal in Reaktion auf eine Ausgabe des ersten Inverters und der zweiten Vergleichsspannung ausgibt, und – einen zweiten Inverter (953), welcher das zweite Steuersignal ausgibt, das durch Invertieren des ersten Steuersignals erhalten wird.
Interner Spannungsgenerator nach einem der Ansprüche 5 bis 12, wobei der Steuerblock umfasst: – ein NOR-Gatter oder ein ODER-Gatter (931), welches das dritte Steuersignal in Reaktion auf die erste Vergleichsspannung, das erste Steuersignal und das vierte Steuersignal ausgibt, und – ein NAND-Gatter (932), welches das vierte Steuersignal in Reaktion auf die zweite Vergleichsspannung, das zweite Steuersignal und das dritte Steuersignal ausgibt.
Interner Spannungsgenerator nach einem der Ansprüche 5 bis 13, wobei der Ausgabetreiberblock umfasst: – einen Hauptausgabetreiberblock (941), der in Reaktion auf das dritte und vierte Steuersignal arbeitet, und – einen Zusatzausgabetreiberblock (942), der in Reaktion auf die erste und zweite Vergleichsspannung arbeitet, – wobei der Haupt- und Zusatzausgabetreiberblock gemeinsam die interne Spannung ausgeben.
Interner Spannungsgenerator nach Anspruch 14, wobei der Hauptausgabetreiberblock umfasst: – einen MOS-Transistor (MP1), welcher ein Ende, das mit einer hohen Versorgungsspannung (VDD) verbunden ist, und ein Gate aufweist, an welches das dritte Steuersignal angelegt ist, – einen MOS-Transistor (MN1), welcher ein Ende, das mit einer niedrigen Versorgungsspannung (GNC) verbunden ist, und ein Gate aufweist, an welches das vierte Steuersignal angelegt ist, und – einen Kondensator (C), dessen eines Ende mit den anderen Enden des ersten und zweiten MOS-Transistors verbunden ist und dessen anderes Ende mit der niedrigen Versorgungsspannung verbunden ist, – wobei die interne Spannung von einem gemeinsamen Anschluss ausgegeben wird, den sich die beiden MOS-Transistoren und der Kondensator teilen.
Interner Spannungsgenerator nach Anspruch 14 oder 15, wobei der Zusatzausgabetreiberblock umfasst: – einen MOS-Transistor (MP2), welcher ein Ende, das mit der hohen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches das erste Steuersignal angelegt ist, und – einen MOS-Transistor (MN2), welcher ein Ende, das mit einer niedrigen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches das zweite Steuersignal angelegt ist, – wobei die anderen Enden dieser beiden MOS-Transistoren miteinander verbunden sind und die interne Spannung ausgeben.
Interner Spannungsgenerator nach einem der Ansprüche 1 bis 4 oder 7 bis 16, wobei der Offsetbereichssteuerblock umfasst: – einen ersten Offsetbereichssteuerblock (600), der in Reaktion auf die erste und zweite Referenzspannung und das Taktsignal ein 0H-Schaltsteuersignal bis NH-Schaltsteuersignal ausgibt, und – einen zweiten Offsetbereichssteuerblock (650), der in Reaktion auf die erste und dritte Referenzspannung und das Taktsignal ein 0L-Schaltsteuersignal bis NL-Schaltsteuersignal ausgibt.
Interner Spannungsgenerator nach Anspruch 17, wobei der erste Offsetbereichssteuerblock umfasst: – einen dritten Komparator (610), der als Ergebnis eines Vergleichs zwischen der ersten und zweiten Referenzspannung eine dritte Vergleichsspannung (COMH) ausgibt, – eine erste Abschaltspannungsabtastschaltung (620), welche in Reaktion auf die dritte Vergleichsspannung und das Taktsignal abtastet, ob die dritte Vergleichsspannung einen Spannungspegel aufweist, der eine vorbestimmte Bedingung erfüllt, und das ein erstes Abtastsignal (DETH) ausgibt, das mit einem Ergebnis der Abtastung korrespondiert, – eine erste Übertragungsschaltung (630), welche ein erstes Steuersignal (CNTH) ausgibt, in welches das erste Abtastsignal in Reaktion auf das Taktsignal transformiert wird, und – einen ersten Schaltsteuersignalgenerator (640), welcher die 0H- bis NH-Schaltsteuersignale in Reaktion auf das erste Steuersignal ausgibt.
Interner Spannungsgenerator nach Anspruch 18, wobei die erste Abschaltspannungsabtastschaltung umfasst: – einen MOS-Transistor (MP2), welcher ein Ende, das mit einer hohen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches das Taktsignal angelegt ist, – einen MOS-Transistor (MN2), welcher ein Ende, das mit einer niedrigen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches die dritte Vergleichsspannung angelegt ist, und – einen zweiten Kondensator (C2), dessen eines Ende mit den anderen Enden dieser zwei MOS-Transistoren verbunden ist und dessen anderes Ende mit der niedrigen Versorgungsspannung verbunden ist, – wobei das erste- Abtastsignal von einem gemeinsamen Anschluss ausgegeben wird, den sich diese beiden MOS-Transistoren und der zweite Kondensator teilen.
Interner Spannungsgenerator nach Anspruch 19, wobei – ein Verhältnis einer Länge zu einer Breite eines Gates des dritten MOS-Transistors identisch mit einem Verhältnis einer Länge zu einer Breite eines Gates des ersten MOS-Transistors ist, und – ein Verhältnis einer Länge zu einer Breite eines Gates des vierten MOS-Transistors identisch mit einem Verhältnis einer Länge zu einer Breite eines Gates des zweiten MOS-Transistors ist.
Interner Spannungsgenerator nach einem der Ansprüche 18 bis 20, wobei die erste Übertragungsschaltung umfasst: – einen ersten Inverter (631), welcher eine Phase des ersten Abtastsignals invertiert, und – ein zweites NOR-Gatter (632), welches das erste Steuersignal in Reaktion auf eine Ausgabe des ersten Inverters und des Taktsignals ausgibt.
Interner Spannungsgenerator nach einem der Ansprüche 18 bis 21, wobei der erste Schaltsteuersignalgenerator weiter ein Setzsignal und ein Rücksetzsignal empfängt und umfasst: – ein 1H-Schieberegister, welches eine Ausgabe gemäß dem Setzsignal setzt und in Reaktion auf das erste Steuersignal ein vorbestimmtes Signal speichert und das 0H-Schaltsteuersignal ausgibt, – ein 2H-Schieberegister, welches eine Ausgabe gemäß dem Rücksetzsignal zurücksetzt und in Reaktion auf das erste Steuersignal das 0H-Schaltsteuersignal speichert und das 1H-Schaltsteuersignal ausgibt, – ein 3H-Schieberegister, welches eine Ausgabe gemäß dem Rücksetzsignal zurücksetzt und in Reaktion auf das erste Steuersignal das 2H-Schaltsteuersignal speichert und das 2H-Schaltsteuersignal ausgibt, bis zu – einem (N+1)H-Schieberegister, welches eine Ausgabe gemäß dem Rücksetzsignal zurücksetzt und in Reaktion auf das erste Steuersignal das NH-Schaltsteuersignal speichert, welches vom NH-Schieberegister ausgegeben wird, und das NH-Schaltsteuersignal ausgibt.
Interner Spannungsgenerator nach einem der Ansprüche 17 bis 22, wobei der zweite Offsetbereichssteuerblock umfasst: – einen vierten Komparator (660), der als Ergebnis eines Vergleichs zwischen der ersten und dritten Referenzspannung eine vierte Vergleichsspannung (COML) ausgibt, – eine zweite Abschaltspannungsabtastschaltung (670), die in Reaktion auf die vierte Vergleichsspannung und das Taktsignal ab tastet, ob die vierte Vergleichsspannung einen Spannungspegel aufweist, der eine vorbestimmte Bedingung erfüllt, und ein zweites Abtastsignal (DETL) ausgibt, das mit einem Ergebnis der Abtastung korrespondiert, – eine zweite Übertragungsschaltung (680), welche ein zweites Steuersignal (CNTL) ausgibt, in welches das zweite Abtastsignal in Reaktion auf das Taktsignal transformiert wird, und – einen zweiten Schaltsteuersignalgenerator (690), welcher die 0L- bis NL-Schaltsteuersignale in Reaktion auf das zweite Steuersignal ausgibt.
Interner Spannungsgenerator nach Anspruch 23, wobei die vorbestimmte Bedingung ist, zu bestimmen, ob die dritte Vergleichsspannung ausreichend ist, um einen vorbestimmten MOS-Transistor sperrend zu schalten, der im Ausgabetreiberblock enthalten ist.
Interner Spannungsgenerator nach Anspruch 24, wobei der vorbestimmte MOS-Transistor der erste oder zweite MOS-Transistor ist.
Interner Spannungsgenerator nach einem der Ansprüche 23 bis 25, wobei die zweite Abschaltspannungsabtastschaltung umfasst: – einen MOS-Transistor (MP3), welcher ein Ende, das mit einer hohen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches die vierte Vergleichsspannung angelegt ist, – einen MOS-Transistor (MN3), welcher ein Ende, das mit einer niedrigen Versorgungsspannung verbunden ist, und ein Gate aufweist, an welches das Taktsignal angelegt ist, und – einen Kondensator (C3), dessen eines Ende mit den anderen Enden dieser zwei MOS-Transistoren verbunden ist und dessen anderes Ende mit der niedrigen Versorgungsspannung verbunden ist, – wobei das zweite Abtastsignal von einem gemeinsamen Anschluss ausgegeben wird, den sich diese beiden MOS-Transistoren und der dritte Kondensator teilen.
Interner Spannungsgenerator nach Anspruch 26, wobei – ein Verhältnis einer Länge zu einer Breite eines Gates des ersten MOS-Transistors (MP3) der zweiten Abschaltspannungsabtastschaltung identisch mit einem Verhältnis einer Länge zu einer Breite eines Gates des ersten MOS-Transistors (MP1) des Ausgabetreiberblocks ist, und – ein Verhältnis einer Länge zu einer Breite eines Gates des zweiten MOS-Transistors (MN3) der zweiten Abschaltspannungsabtastschaltung identisch mit einem Verhältnis einer Länge zu einer Breite eines Gates des zweiten MOS-Transistors (MN1) des Ausgabetreiberblocks ist.
Interner Spannungsgenerator nach einem der Ansprüche 23 bis 27, wobei die zweite Übertragungsschaltung umfasst: – einen zweiten Inverter (681), welcher eine Phase des zweiten Abtastsignals invertiert, und – ein zweites NOR-Gatter (682), welches das zweite Steuersignal in Reaktion auf eine Ausgabe des zweiten Inverters und des Taktsignals ausgibt.
Interner Spannungsgenerator nach einem der Ansprüche 23 bis 28, wobei der zweite Schaltsteuersignalgenerator weiter ein Setzsignal und ein Rücksetzsignal empfängt und umfasst: – ein 1L-Schieberegister, welches eine Ausgabe gemäß dem Setzsignal setzt und in Reaktion auf das zweite Steuersignal ein vorbestimmtes Signal speichert und das 0L-Schaltsteuersignal ausgibt, – ein 2L-Schieberegister, welches eine Ausgabe gemäß dem Rücksetzsignal zurücksetzt und in Reaktion auf das zweite Steuersignal das 0L-Schaltsteuersignal speichert und das 1L-Schaltsteuersignal ausgibt, – ein 3L-Schieberegister, welches eine Ausgabe gemäß dem Rücksetzsignal zurücksetzt und in Reaktion auf das zweite Steuersignal das 2L-Schaltsteuersignal speichert und das 2L-Schaltsteuersignal ausgibt, bis zu – einem (N+1)L-Schieberegister, welches eine Ausgabe gemäß dem Rücksetzsignal zurücksetzt und in Reaktion auf das zweite Steuersignal das NL-Schaltsteuersignal speichert, das vom NL-Schieberegister ausgegeben wird, und das NL-Schaltsteuersignal ausgibt.
Interner Spannungsgenerator nach einem der Ansprüche 1 bis 4 und 7 bis 29, wobei das Taktsignal einen Taktungsbetrieb für eine Zeitperiode fortsetzt, welche lang genug ist, um wenigstens alle der Mehrzahl von Schaltsteuersignalen zu erzeugen.