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HINTERGRUND
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Die
vorliegende Erfindung betrifft eine Spaltenpfadschaltung, und insbesondere
eine Spaltenpfadschaltung, welche in einer Halbleiterspeichervorrichtung
verwendet wird, beispielsweise in einem pseudo-statischen Speicher
mit wahlfreiem Zugriff (SRAM).
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Im
Allgemeinen ist ein Pseudo-SRAM ein Halbleiterspeicher, welcher
dynamische RAM (DRAM) als Speicherzellen davon aufweist, aber in Übereinstimmung
mit einem Betriebsschema arbeitet, das ähnlich dem eines SRAM ist.
Das heißt,
ein solches Pseudo-RAM ist eine Speichervorrichtung, welche die
DRAM-Architektur von Speicherzellen besitzt, aber in Übereinstimmung
mit einem SRAM-Schema arbeitet.
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1 illustriert eine Konfiguration
einer herkömmlichen
Spaltenpfadschaltung, insbesondere einer in einem Pseudo-SRAM eingebrachten
Spaltenpfadschaltung zum Empfang eines Seitenadressensignals von
außerhalb
der Spaltenpfadschaltung und zur Dekodierung des empfangenen Seitenadressensignals,
um dadurch ein Spaltenauswahlsignal auszugeben. Ein Betrieb der
herkömmlichen
Spaltenpfadschaltung wird mit Bezugnahme auf die Zeichnungen beschrieben.
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Wenn
Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... in die Spaltenpfadschaltung von
außerhalb
der Spaltenpfadschaltung eingegeben werden, wie in
1 dargestellt ist, puffern Seitenadressenpuffer
111,
112,
113,
... jeweils die Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... und liefern die
gepufferten Signale <page_add_out> an einen Seitenadressendekoder
130.
Der Seitenadressendekoder
130 dekodiert die Signale <page_add_out> von den Seitenadressenpuffern
111,
112,
113,
..., wobei er dadurch dekodierte Seitenadressensignale decoded_address<0>, decoded_address<1>, decoded_address<2>, ... wie in
2 gezeigt ausgibt.
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Indes
werden die Seitenadressensignale page_address<0>,
page_address<1>, page_address<2>, ... auch jeweils
auf Adressenübergangsabtaster 121, 122, 123,
... aufgebracht. Die Adressenübergangsabtaster 121, 122, 123,
... einen Übergangspegel
der zugeordneten die Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... ab, wobei sie
dadurch jeweils Übergangsabtastsignale
atd<0>, atd<1>, atd<2>, ... ausgeben. Die Übergangsabtastsignale
atd<0>, atd<1>, atd<2>, ... werden auf einen
Abtastsignalkoppler 140 aufgebracht, welcher seinerseits
eine ODER-Verknüpfung
der Übergangsabtastsignale atd<0>, atd<1>, atd<2>, ... vornimmt, wobei
er dadurch ein Signal atd_sum wie in 2 gezeigt
ausgibt. Das Signal atd_sum auf einen Read-Strobe- bzw. Leseabtastimpulsgenerator 150 aufgebracht, welcher
seinerseits ein Leseabtastimpulssignal read_strobe zur Zwischenspeicherung
bzw. zum Latching der dekodierten Seitenadressensignale decoded_address<0>, decoded_address<1>, decoded_address<2>, ... ausgibt. Hier
ist das Leseabtastimpulssignal ein Abtastimpulssignal oder Sync-Signal
zur Verwendung als Referenz, wenn Spaltenauswahlsignale unter Verwendung
der dekodierten Seitenadressensignale erzeugt werden.
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Die
dekodierten Seitenadressensignale decoded_address<0>, decoded_address<1>, decoded_address<2>, ... werden auf einen
Spaltenauswahlsignalgenerator 160 aufgebracht, welcher auch
das Leseabtastimpulssignal read_strobe empfängt. Der Spaltenauswahlsignalgenerator 160 gibt Spaltenauswahlsignale
Yi<0>, Yi<1>, ... aus, welche jeweils
zu den dekodierten Seitenadressensignalen decoded_address<0>, decoded_address<1>, decoded_address<2>, ... korrespondieren.
Jedes der Spaltenauswahlsignale Yi<0>, Yi<1>, ... wird in Synchronisation
mit dem Leseabtastimpulssignal read_strobe erzeugt, nämlich mit
dem freigegebenen Zeitabschnitt des Leseabtastimpulssignals read_strobe.
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Die
oben erwähnte
herkömmliche
Spaltenpfadschaltung besitzt ein Problem, welches darin besteht,
dass, wenn die dekodierten Seitenadressen in dem freigegebenen Zeitabschnitt
des Leseabtastimpulssignals auf Grund von Verzögerung, die für die von
außerhalb
der Spaltenpfadschaltung eingegebenen Seitenadressensignale vorkommt,
geändert
werden, zwei unterschiedliche Spaltenauswahlsignale für ein Leseabtastimpulssignal
erzeugt werden können.
Wenn zum Beispiel wie in 2 gezeigt die dekodierten Seitenadressen
decoded_address<0>, decoded_address<1>, decoded_address<2>, ... in dem freigegebenen
Zeitabschnitt des Leseabtastimpulssignals read_strobe auf Grund
von Verzögerung, welche
für die
Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... auftritt, ge ändert werden,
gibt der Spaltenauswahlsignalgenerator 160 zwei unterschiedliche
Spaltenauswahlsignale Yi<1> und Yi<3> aus. In diesem Fall
ist es unmöglich,
einen normalen Datenlesevorgang auszuführen, da die zwei Spalten ausgewählt sind.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Eine
Spaltenpfadschaltung ist konfiguriert, um einen Latchvorgang und
eine Dekodierung von Seitenadressensignalen von neuem durchzuführen, welche
von außerhalb
der Spaltenpfadschaltung eingegeben werden, wenn ein Pegelübergang
von zumindest einem der Seitenadressensignale in einem freigegebenen
Zeitabschnitt eines Leseabtastimpulssignals auf Grund einer für die Seitenadressensignale
auftretenden Verzögerung
vorkommt, und um ein erneutes Erzeugen eines Leseabtastimpulssignals auszuführen, um
Spaltenauswahlsignale zu erzeugen, wodurch verhindert wird, dass
zwei unterschiedliche Spaltenauswahlsignale für ein Leseabtastimpulssignal
erzeugt werden, und somit ein normaler Datenlesevorgang ermöglicht wird.
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In Übereinstimmung
mit einem Aspekt kann eine Spaltenpfadschaltung Folgendes aufweisen: eine
Vielzahl von Adressenübergangsabtastern,
welche den Pegelübergang
von Seitenadressensignalen abtasten, wodurch sie Übergangsabtastsignale
ausgeben, von denen jedes jeweils einen vorher festgelegten freigegebenen
Zeitabschnitt aufweist; einen Abtastsignalkoppler, welcher die jeweils
von den Adressenübergangsabtastern
ausgegebenen Übergangsabtastsignale
logisch bearbeitet und ein Signal ausgibt, das die Ergebnisse der
logischen Bearbeitung darstellt; einen Fertigmeldungssignalgenerator, welcher
ein Abtastimpuls-Fertigmeldungssignal
mit einem vorher festgelegten freigegebenen Zeitabschnitt in Abhängigkeit
von einem freigegebenen Zustand des von dem Abtastsignalkoppler
ausgegebenen Signals ausgibt; einen Abtastimpulssignalgenerator,
welcher ein Leseabtastimpulssignal und ein Seitenadressenabtastimpulssignal
zum Latching der Seitenadressensignale in Abhängigkeit von dem Abtastimpuls-Fertigmeldungssignal
erzeugt; eine Vielzahl von Seitenadressenpuffern, welche von dem Seitenadressenabtastimpulssignal
freigebbar sind, ein Latching der Seitenadressensignale durchführen und
die Seitenadressensignale puffern; einen Seitenadressendekoder,
welcher die jeweils von den Seitenadressenpuffern ausgegebenen gepufferten
Seitenadressensignale dekodiert; und einen Spaltenauswahlsignalgenerator,
welcher Spalten auswahlsignale in Abhängigkeit von dem Leseabtastimpulssignal
ausgibt, die jeweils zu den dekodierten Seitenadressensignalen korrespondieren.
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Der
Abtastsignalkoppler kann eine ODER-Verknüpfung der von den Adressenübergangsabtastern
ausgegebenen Übergangsabtastsignale
ausführen.
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Der
Abtastimpulssignalgenerator kann einen Rücksetzsignalgenerator, welcher
ein Rücksetzsignal
zur Erzeugung des Leseabtastimpulssignals und des Seitenadressenabtastimpulssignals
in Abhängigkeit
von dem Abtastimpuls-Fertigmeldungssignal ausgibt, und eine Ausgabeeinheit
für Leseabtastimpulssignale
aufweisen, welche das Leseabtastimpulssignal und das Seitenadressenabtastimpulssignal
in Abhängigkeit
von dem Rücksetzsignal
ausgibt.
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Der
Rücksetzsignalgenerator
kann Folgendes aufweisen: eine erste Pull-Down-Einrichtung, welche mit einem ersten
Knoten in Abhängigkeit
von einem erhaltenen Signal, das einer Verzögerung des zu der ersten Pull-Down-Einrichtung
rückgekoppelten
Seitenadressenabtastimpulssignals entspricht, einen Pull-Down-Vorgang
für eine
vorher festgelegte Zeit ausführt;
eine erste Pull-Up-Einrichtung, welche mit dem ersten Knoten in
Abhängigkeit
von einem invertierten Signal des zu der ersten Pull-Up-Einrichtung
rückgekoppelten
Leseabtastimpulssignals einen Pull-Up-Vorgang ausführt; eine
erste Logikeinheit, welche ein Signal von dem ersten Knoten und
das Abtastimpuls-Fertigmeldungssignal logisch bearbeitet; und einen
ersten Signalgenerator, welcher das Rücksetzsignal in Abhängigkeit
zu einem von der Logikeinheit ausgegebenen Signal erzeugt, wobei
das Rücksetzsignal
einen vorher festgelegten Freigabezeitabschnitt aufweist.
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Der
Rücksetzsignalgenerator
kann weiterhin ein erstes Latch aufweisen, welches zwischen dem ersten
Knoten und der ersten Logikeinheit angeordnet ist und mit dem Signal
von dem ersten Knoten einen Latchvorgang für eine vorher festgelegte Zeit ausführt.
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Der
Rücksetzsignalgenerator
kann weiterhin eine erste Schalteinrichtung aufweisen, welche eine Umschaltung
zwischen dem ersten Knoten und der ersten Pull-Down-Einrichtung
in Abhängigkeit
von dem invertierten Signal des Leseabtastimpulssignals ausführt.
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Die
erste Schalteinrichtung kann ein N-Kanal-Metalloxid-Halbleitertransistor
(NMOS) sein.
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Die
erste Logikeinheit kann eine logische UND-Verknüpfung ausführen.
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Der
erste Signalgenerator kann Folgendes aufweisen: eine erste Verzögerung,
die das von der ersten Logikeinheit ausgegebene Signal für eine vorher
festgelegte Zeit verzögert;
einen ersten Puffer, welcher ein von der ersten Verzögerung ausgegebenes
Signal puffert; und eine zweite Logikeinheit, die das von der ersten
Logikeinheit ausgegebene Signal und ein von dem ersten Puffer ausgegebenes
Signal logisch bearbeitet.
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Der
erste Puffer kann einen Invertierungsvorgang ausführen, und
die zweite Logikeinheit kann eine UND-Verknüpfung ausführen.
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Der
Rücksetzsignalgenerator
kann weiterhin eine zweite Pull-Up-Einrichtung aufweisen, welche mit
dem ersten Knoten in Abhängigkeit
von einem vorher festgelegten Initialisierungssignal einen Pull-Up-Vorgang
ausführt.
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Die
Ausgabeeinheit für
Leseabtastimpulssignale kann Folgendes aufweisen: eine zweite Pull-Down-Einrichtung,
welche mit einem zweiten Knoten in Abhängigkeit von dem Rücksetzsignal
einen Pull-Down-Vorgang ausführt;
eine dritte Pull-Up-Einrichtung, welche mit dem zweiten Knoten in
Abhängigkeit
von einem invertierten Signal des zu der dritten Pull-Up-Einrichtung
rückgekoppelten
Leseabtastimpulssignals einen Pull-Up-Vorgang ausführt; ein
zweites Latch, welches mit einem Signal von dem zweiten Knoten für eine vorher
festgelegte Zeit einen Latchvorgang ausführt; einen zweiten Signalgenerator,
welcher das Seitenadressenabtastimpulssignal mit einem vorher festgelegten
freigegebenen Zeitabschnitt in Abhängigkeit von einem von dem zweiten
Latch ausgegebenen Signal ausgibt; und eine zweite Verzögerung,
welche das Seitenadressenabtastimpulssignal für eine vorher festgelegte Zeit
verzögert
und das verzögerte
Seitenadressenabtastimpulssignal als das Leseabtastimpulssignal
ausgibt.
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Die
Ausgabeeinheit für
Leseabtastimpulssignale kann weiterhin eine zweite Schalteinrichtung aufweisen,
welche eine Umschaltung zwischen dem zweiten Knoten und der zweiten
Pull-Down-Einrichtung in Abhängigkeit
von dem invertierten Signal des Leseabtastimpulssignals ausführt.
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Die
zweite Schalteinrichtung kann ein N-Kanal-Metalloxid-Halbleitertransistor
(NMOS) sein.
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Das
zweite Latch kann ein invertierendes Latch sein, welches das Signal
von dem zweiten Knoten invertiert und das invertierte Signal ausgibt.
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Der
zweite Signalgenerator kann Folgendes aufweisen: eine dritte Verzögerung,
die das von dem zweiten Latch ausgegebene Signal für eine vorher festgelegte
Zeit verzögert;
einen zweiten Puffer, welcher ein von der dritten Verzögerung ausgegebenes Signal
puffert; und eine dritte Logikeinheit, die das von dem zweiten Latch
ausgegebene Signal und ein von dem zweiten Puffer ausgegebenes Signal
logisch bearbeitet.
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Der
zweite Puffer kann einen invertierenden Vorgang ausführen, und
die dritte Logikeinheit kann eine UND-Verknüpfung ausführen.
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Die
Ausgabeeinheit für
Leseabtastimpulssignale kann weiterhin eine vierte Pull-Up-Einrichtung aufweisen,
welche mit dem zweiten Knoten in Abhängigkeit von einem vorher festgelegten
Initialisierungssignal einen Pull-Up-Vorgang ausführt.
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Der
Fertigmeldungssignalgenerator kann Folgendes aufweisen: eine dritte
Pull-Down-Einrichtung,
welche mit einem dritten Knoten in Abhängigkeit von dem von dem Abtastsignalkoppler
ausgegebenen Signal einen Pull-Down-Vorgang ausführt; eine fünfte Pull-Up-Einrichtung, welche mit dem dritten
Knoten in Abhängigkeit
von einem invertierten Signal des Rücksetzsignals einen Pull-Up-Vorgang ausführt; und
ein drittes Latch, welches mit einem Signal von dem dritten Knoten
für eine
vorher festgelegte Zeit einen Latchvorgang ausführt und das gelatchte Signal
als das Abtastimpuls-Fertigmeldungssignal ausgibt.
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Der
Fertigmeldungssignalgenerator kann weiterhin eine dritte Schalteinrichtung
aufweisen, welche eine Umschaltung zwischen dem dritten Knoten und
der dritten Pull-Down-Einrichtung
in Abhängigkeit
von dem invertierten Signal des Rücksetzsignals ausführt.
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Die
dritte Schalteinrichtung kann ein N-Kanal-Metalloxid-Halbleitertransistor
(NMOS) sein.
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Das
dritte Latch kann ein invertierendes Latch sein, welches das Signal
von dem dritten Knoten invertiert und das invertierte Signal ausgibt.
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Der
Fertigmeldungssignalgenerator kann eine sechste Pull-Up-Einrichtung
aufweisen, welche mit dem dritten Knoten in Abhängigkeit von einem vorher festgelegten
Initialisierungssignal einen Pull-Up-Vorgang ausführt.
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Jeder
von den Seitenadressenpuffern kann Folgendes aufweisen: eine siebente
Pull-Up-Einrichtung,
welche mit einem vierten Knoten in Abhängigkeit von dem Seitenadressenabtastimpulssignal
einen Pull-Up-Vorgang ausführt;
eine achte Pull-Up-Einrichtung, welche mit einem fünften Knoten
in Abhängigkeit
von dem Seitenadressenabtastimpulssignal einen Pull-Up-Vorgang ausführt; eine vierte
Pull-Down-Einrichtung, welche mit dem vierten Knoten in Abhängigkeit
von einem verbundenen der Seitenadressenabtastimpulssignale einen Pull-Down-Vorgang
ausführt;
eine fünfte Pull-Down-Einrichtung,
welche mit dem fünften
Knoten in Abhängigkeit
von einem gepufferten Signal des verbundenen Seitenadressenabtastimpulssignals
einen Pull-Down-Vorgang ausführt;
eine neunte Pull-Up-Einrichtung, welche mit dem fünften Knoten in
Abhängigkeit
von einem Signal von dem vierten Knoten einen Pull-Up-Vorgang ausführt; eine
zehnte Pull-Up-Einrichtung, welche mit dem vierten Knoten in Abhängigkeit
von einem Signal von dem fünften Knoten
einen Pull-Up-Vorgang ausführt;
eine sechste Pull-Down-Einrichtung, welche mit einem sechsten Knoten
in Abhängigkeit
von einem gepufferten Signal des Signals von dem vierten Knoten
einen Pull-Down-Vorgang ausführt;
und eine elfte Pull-Up-Einrichtung, welche mit dem sechsten Knoten
in Abhängigkeit
von dem Signal von dem fünften Knoten
einen Pull-Up-Vorgang ausführt.
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Der
Seitenadressenpuffer kann weiterhin eine vierte Schalteinrichtung
aufweisen, welche eine Umschaltung zwischen einem gemeinsamen Verbindungsknoten
der vierten und fünften
Pull-Down-Einrichtung und einem Masseanschluss in Abhängigkeit von
dem Seitenadressenabtastimpulssignal ausführt.
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Der
Seitenadressenpuffer kann weiterhin einen Inverter aufweisen, welcher
ein Signal von dem sechsten Knoten invertiert und das invertierte
Signal als das gepufferte Seitenadressensignal ausgibt.
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Der
Seitenadressenpuffer kann weiterhin ein viertes Latch aufweisen,
welches mit einem Signal von dem sechsten Knoten für eine vorher
festgelegte Zeit einen Latchvorgang ausführt.
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In Übereinstimmung
mit einem weiteren Aspekt kann eine Spaltenpfadschaltung Folgendes
aufweisen: eine Vielzahl von Seitenadressenpuffern, welche mit Seitenadressensignalen
Latchvorgänge ausführen, wodurch
die Seitenadressensignale jeweils gepuffert werden; einen Fertigmeldungssignalgenerator,
welcher ein Abtastimpuls-Fertigmeldungssignal mit einem vorher festgelegten
Freigabezeitabschnitt in Abhängigkeit
von einem Pegelübergang von
zumindest einem der Seitenadressensignale ausgibt; und einen Abtastimpulssignalgenerator,
welcher eine Leseabtastimpulssignal und eine Seitenadressenabtastimpulssignal
für das
Latching der Seitenadressensignale in Abhängigkeit von dem Abtastimpuls-Fertigmeldungssignal
erzeugt; wobei jeder der Seitenadressenpuffer den Puffervorgang
in Abhängigkeit
von dem Seitenadressenabtastimpulssignal ausführt.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
Eigenschaften und Vorteile der vorliegenden Erfindung werden nach
Lesen der folgenden detaillierten Beschreibung klarer, wenn dies
im Zusammenhang mit den Zeichnungen erfolgt, von denen:
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1 ein
Blockdiagramm zur Illustration einer Konfiguration einer herkömmlichen
Spaltenpfadschaltung ist;
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2 ein
Impulsdiagramm von Signalen ist, die in der Spaltenpfadschaltung
benutzt werden;
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3 ein
Blockdiagramm zur Illustration einer Konfiguration einer Spaltenpfadschaltung
gemäß einer
Ausführung
der vorliegenden Erfindung ist;
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4 ein
Schaltplan zur Illustration eines Adressenübergangsabtasters ist, der
in der Spaltenpfadschaltung gemäß der dargestellten
Ausführung der
vorliegenden Erfindung eingebracht ist;
-
5 ein
Schaltplan zur Illustration eines Abtastsignalkopplers ist, der
in der Spaltenpfadschaltung gemäß der dargestellten
Ausführung
der vorliegenden Erfindung eingebracht ist;
-
6 ein
Schaltplan zur Illustration eines Fertigmeldungssignalgenerators
ist, der in der Spaltenpfadschaltung gemäß der dargestellten Ausführung der
vorliegenden Erfindung eingebracht ist;
-
7 ein
Schaltplan zur Illustration eines Rücksetzsignalgenerators ist,
der in einem Abtastimpulssignalgenerator eingebracht ist, welcher
in der Spaltenpfadschaltung gemäß der dargestellten
Ausführung
der vorliegenden Erfindung verwendet wird;
-
8 ein
Schaltplan zur Illustration eines Abtastimpulssignalgenerators ist,
der in einem Abtastimpulssignalgenerator eingebracht ist, welcher
in der Spaltenpfadschaltung gemäß der dargestellten Ausführung der
vorliegenden Erfindung verwendet wird;
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9 ein
Schaltplan zur Illustration eines Seitenadressenpuffers ist, der
in der Spaltenpfadschaltung gemäß der dargestellten
Ausführung
der vorliegenden Erfindung eingebracht ist;
-
10 ein
Schaltplan zur Illustration eines Signalgenerators ist, der in dem
Rücksetzsignalgenerator
eingebracht ist;
-
11 ein
Schaltplan zur Illustration eines Signalgenerators ist, der in der
Ausgabeeinheit für Leseabtastimpulssignale
eingebracht ist; und
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12 ein
Impulsdiagramm von Signalen ist, die in der Spaltenpfadschaltung
gemäß der dargestellten
Ausführung
der vorliegenden Erfindung verwendet werden.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGEN
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Hiernach
wird die vorliegende Erfindung im Detail im Zusammenhang mit beispielhaften
Ausführungen
beschrieben. Diese Ausführungen
werden nur für
illustrative Zwecke benutzt, und die vorliegende Erfindung ist nicht
darauf beschränkt.
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3 illustriert
eine Konfiguration einer Spaltenpfadschaltung gemäß einer
Ausführung
der vorliegenden Erfindung. 4 bis 11 illustrieren Konfigurationen
von jeweiligen Bestandteilen der Spaltenpfadschaltung. Die dargestellte
Ausführung der
vorliegenden Erfindung wird mit Bezugnahme auf die Zeichnungen beschrieben.
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Wie
in 3 gezeigt ist, weist die Spaltenpfadschaltung
gemäß der dargestellten
Ausführung der
vorliegenden Erfindung Folgendes auf eine Vielzahl von Adressenübergangsabtastern 301, 302, 303,
..., welche einen Pegelübergang
von Seitenadressensignalen page_address<0>, page_address<1>, page_address<2>, ... abtasten, wodurch
sie Übergangsabtastsignale
atd<0>, atd <1>, atd <2>, ... ausgeben, von
denen jedes jeweils einen vorher festgelegten freigegebenen Zeitabschnitt
aufweist; einen Abtastsignalkoppler 500, welcher die jeweils
von den Adressenübergangsabtastern 301, 302, 303,
... ausgegebenen Übergangsabtastsignale
atd<0>, atd <1>, atd <2>, ... logisch mit einer
ODER-Verknüpfung
bearbeitet und dadurch ein Signal atd_sum ausgibt; einen Fertigmeldungssignalgenerator 600,
welcher ein Abtastimpuls-Fertigmeldungssignal ready mit einem vorher
festgelegten freigegebenen Zeitabschnitt in Abhängigkeit von einem freigegebenen
Zustand des von dem Abtastsignalkoppler ausgegebenen Signals atd_sum
ausgibt. Die Spaltenpfadschaltung weist auch Folgendes auf einen
Abtastimpulssignalgenerator 700, welcher ein vorher festgelegtes
Leseabtastimpulssignal read_strobe und ein Seitenadressenabtastimpulssignal
p_add_stb zum Latching der Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... in Abhängigkeit
von dem Abtastimpuls-Fertigmeldungssignal ready erzeugt; eine Vielzahl
von Seitenadressenpuffern 201, 202, 203, ...,
welche von dem Seitenadressenabtastimpulssignal p_add_stb freigebbar
sind, ein Latching der Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... durchführen und
die Seitenadressensignale page_address<0>,
page_address<1>, page_address<2>, ... puffern, wodurch
jeweils Seitenadressensignale page_add_out ausgegeben werden; ein
Seitenadressendekoder 400, welcher die jeweils von den Seitenadressenpuffern 201, 202, 203, ...
ausgegebenen gepufferten Seitenadressensignale page_add_out dekodiert,
wodurch dekodierte Seitenadressensignale decoded_address<0>, decoded_address<1>, decoded_address<2>, ... ausgegeben werden;
und ein Spaltenauswahlsignalgenerator 800, welcher jeweils
zu den dekodierten Seitenadressensignalen decoded_address<0>, decoded_address<1>, decoded_address<2>, korrespondierende
Spaltenauswahlsignale Yi<0>, Yi<1>, ... in Synchronisation
mit dem Leseabtastimpulssignal read_strobe ausgibt.
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Der
Abtastimpulssignalgenerator 700 weist einen Rücksetzsignalgenerator 710,
welcher ein Rücksetzsignal
reset zur Erzeugung des Leseabtastimpulssignals read_strobe und
des Seitenadressenabtastimpulssignals p_add_stb in Abhängigkeit von
dem Abtastimpuls-Fertigmeldungssignal
ready ausgibt, und eine Ausgabeeinheit 720 für Leseabtastimpulssignale
auf, welche das Leseabtastimpulssignal read_strobe und das Seitenadressenabtastimpulssignal
p_add_stb in Abhängigkeit
von dem Rücksetzsignal
reset ausgibt.
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Wie
in 7 gezeigt, weist der Rücksetzsignalgenerator 710 Folgendes
auf: eine Verzögerung 711,
welche das Seitenadressenabtastimpulssignal p_add_stb darauf für eine vorher
festgelegte Zeit zurückkoppelt,
wobei ein verzögertes
Signal des Seitenadressenabtastimpulssignals p_add_stb ausgegeben
wird; einen N-Kanal-Metalloxid-Halbleitertransistor (NMOS) N71,
welcher mit einem Knoten B in Abhängigkeit von dem von der Verzögerung 711 ausgegebenen
Signal einen Pull-Down-Vorgang ausführt; und einen P-Kanal-Metalloxid-Halbleitertransistor
(PMOS) P71, welcher mit dem Knoten B in Abhängigkeit von einem invertierten
Signal des dahin zurückgekoppelten
Leseabtastimpulssignals read_strobe einen Pull-Up-Vorgang ausführt. Der Rücksetzsignalgenerator 710 weist
auch eine Logikeinheit 713, welche ein Signal von dem Knoten
B und das Abtastimpuls-Fertigmeldungssignal ready mit einer UND-Verknüpfung bearbeitet,
und einen Signalgenerator 714 auf, welcher das Rücksetzsignal reset
in Abhängigkeit
von einem von der Logikeinheit 713 ausgegebenen Signal
erzeugt. Das Rücksetzsignal
reset weist einen vorher festgelegten freigegebenen Zeitabschnitt
auf.
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Wie
in 8 dargestellt, weist die Ausgabeeinheit 720 für Leseabtastimpulssignale
Folgendes auf: einen NMOS-Transistor N81, welcher mit einem Knoten
C in Abhängigkeit
von dem Rücksetzsignal reset
einen Pull-Down-Vorgang ausführt;
einen PMOS-Transistor P81, welcher dem Knoten C in Abhängigkeit
von einem invertierten Signal des dahin zurückgekoppelten Leseabtastimpulssignals read_strobe
einen Pull-Up-Vorgang ausführt;
und ein Latch 723, welches mit einem Signal von dem Knoten C
einen Latchvorgang für
eine vorher festgelegte Zeit ausführt. Die Ausgabeeinheit 720 für Leseabtastimpulssignale
weist auch Folgendes auf: einen Signalgenerator 721, welcher
das Seitenadressenimpulsabtastsignal p_add_stb in Abhängigkeit
von einem von dem Latch 723 ausgegebenen Signal ausgibt;
und eine Verzögerung 722,
welche das von dem Signalgenerator 721 empfangene Seitenadressenimpulsabtastsignal
p_add_stb für
eine vorher festgelegte Zeit verzögert und das verzögerte Signal
als das Impulsabtastsignal read_strobe ausgibt. Das Seitenadressenimpulsabtastsignal
p_add_stb weist einen vorher festgelegten Freigabezeitabschnitt
auf.
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Wie
in 6 gezeigt ist, weist der Fertigmeldungssignalgenerator 600 Folgendes
auf: einen NMOS-Transistor N61, welcher mit einem Knoten A in Abhängigkeit
von dem Signal atd_sum, das von dem Abtastsignalkoppler 500 ausgegeben
wird, einen Pull-Down-Vorgang
ausführt;
einen PMOS-Transistor P61, welcher mit dem Knoten A in Abhängigkeit von
dem invertierten Signal des Rücksetzsignals
reset einen Pull-Up-Vorgang ausführt;
und ein Latch 601, welches mit einem Signal von dem Knoten
A für eine
vorher festgelegte Zeit einen Latchvorgang ausführt und das gelatchte Signal
als das Fertigmeldungs-Abtastimpulssignal
ready ausgibt.
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Wie
in 9 dargestellt ist, weist jeder der Seitenadressenpuffer 111, 112, 113,
... Folgendes auf einen PMOS-Transistor P91, welcher mit einem Knoten
D in Abhängigkeit
von dem Seitenadressenabtastimpulssignal p_add_stb einen Pull-Up-Vorgang ausführt; einen
PMOS-Transistor P94, welcher mit einem Knoten E in Abhängigkeit
von dem Seitenadressenabtastimpulssignal p_add_stb einen Pull-Up-Vorgang
ausführt;
einen NMOS-Transistor N91, welcher mit dem Knoten D in Abhängigkeit
von dem verbundenen Seitenadressensignal page_address einen Pull-Down-Vorgang
ausführt;
und einen NMOS-Transistor N92, welcher mit dem Knoten E in Abhängigkeit
von dem verbundenen Seitenadressensignal page_address einen Pull-Down-Vorgang
ausführt. Jeder
der Seitenadressenpuffer 111, 112, 113,
... weist auch Folgendes auf: einen PMOS-Transistor P93, welcher
mit dem Knoten E in Abhängigkeit
von einem Signal von dem Knoten D einen Pull-Up-Vorgang ausführt; einen
NMOS-Transistor
N94, welcher mit einem Knoten G in Abhängigkeit von einem invertierten
Signal des Signals von dem Knoten D einen Pull-Down-Vorgang ausführt; und
einen PMOS- Transistor
P95, welcher mit dem Knoten G in Abhängigkeit von einem Signal von
dem Knoten E einen Pull-Up-Vorgang ausführt.
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Ein
Betrieb der Spaltenpfadschaltung mit der oben beschriebenen Konfiguration
gemäß der dargestellten
Ausführung
wird im Detail mit Bezugnahme auf die 3 bis 12 erläutert.
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Wenn
Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... in die Spaltenpfadschaltung von
außerhalb
der Spaltenpfadschaltung eingegeben werden, wie in
3 gezeigt
ist, puffern die Seitenadressenpuffer
201,
202,
203,
... jeweils die eingegebenen Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... und liefern die
gepufferten Signale <page_add_out> an einen Seitenadressendekoder
400.
Da jedoch die Seitenadressenpuffer
201,
202,
203,
... in Abhängigkeit
von dem Seitenadressenabtastimpulssignal p_add_stb freigegeben werden,
führen
sie keine Puffervorgänge aus,
bevor das Seitenadressenabtastimpulssignal p_add_stb auf einen hohen
Pegel übergegangen
ist, nämlich
in einen freigegebenen Zustand. Dementsprechend führen die
Seitenadressenpuffer
201,
202,
203, ...
in dem Anfangszustand keine Puffervorgänge aus.
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Indessen
empfangen die Adressenübergangsabtaster 301, 302, 303,
... auch die Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... und tasten einen
Pegelübergang
der Seitenadressensignale page_address<0>,
page_address<1>, page_address<2>, ... ab, wodurch sie
jeweils Übergangsabtastsignale
atd<0>, atd<1>, atd<2>, ... wie in 3 gezeigt
ausgeben. Dies wird mit Bezugnahme auf 4 ausführlich beschrieben.
Jeder der Adressenübergangsabtaster 301, 302, 303,
... tastet einen Pegelübergang
des verbundenen Seitenadressensignals ab, indem ein Abtaster 350 für einen
ansteigenden Übergang
und ein Abtaster 360 für
einen abfallenden Übergang
verwendet wird, und gibt ein Übergangsabtastsignal
atd mit einem vorher festgelegten Freigabezeitabschnitt aus. Der
Abtaster 350 für
einen ansteigenden Übergang
sensiert einen Pegelübergang
des verbundenen Seitenadressensignals von einem niedrigen Pegel
auf einen hohen Pegel, wohingegen der Abtaster 360 für einen
abfallenden Übergang
einen Pegelübergang
des verbundenen Seitenadressensignals von einem hohen Pegel auf
einen niedrigen Pegel sensiert.
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Zuerst
wird, wo das Seitenadressensignal page_address in einem Zustand
mit niedrigem Pegel ist, ein Signal mit einem hohen Pegel von einem NAND-Gatter
ND35 des Abtasters 350 für einen ansteigenden Übergang
ausgegeben. Unterdessen wird ein Signal mit einem niedrigen Pegel
von einem NOR-Gatter NR35 des Abtasters 360 für einen
abfallenden Übergang
ausgegeben, dergestalt, dass ein Signal mit einem hohen Pegel von
einem Inverter IV41 ausgegeben wird, welcher das Signal mit dem niedrigen
Pegel von dem NOR-Gatter NR35 empfängt. Als Ergebnis wird ein
Signal mit einem niedrigen Pegel von einem NAND-Gatter ND36 ausgegeben, welches Ausgabesignale
von dem NAND-Gatter ND35 und Inverter IV41 empfängt. Wenn das Seitenadressensignal
page_address in diesem Fall auf einen hohen Pegel übergeht,
wird das Eingabesignal zu einem Eingangsanschluss des NAND-Gatters ND35 sofort
auf einen hohen Pegel übergehen.
In diesem Fall jedoch wird das zu dem anderen Eingangsanschluss
des NAND-Gatters ND35 eingegebene Signal in einem vorherigen Zustand,
nämlich
in einem Zustand mit hohem Pegel, für eine durch Inverter IV31
bis IV35 bewirkte Verzögerungszeit
beibehalten. Als Ergebnis gibt das NAND-Gatter ND35 ein Signal mit
einem niedrigen Pegel aus, so dass das NAND-Gatter ND36 ein Signal
mit hohem Pegel als ein Übergangsabtastsignal
atd ausgibt. Wenn die Verzögerungszeit
abgelaufen ist, geht das von dem NAND-Gatter ND34 ausgegebene Signal
auf einen niedrigen Pegel über.
Dementsprechend gibt das NAND-Gatter ND35 ein Signal mit einem hohen
Pegel aus, so dass das Übergangsabtastsignal
atd, das von dem NAND-Gatter ND36 ausgegeben wird, auf einen niedrigen
Pegel übergeht.
Wenn das Seitenadressensignal page_address von einem niedrigen auf
einen hohen Pegel übergeht,
gibt auf diese Weise der verbundene Adressenübergangsabtaster eine Übergangsabtastsignal
atd aus, welches für
die Verzögerungszeit
freigegeben ist.
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Andererseits,
wo das Seitenadressensignal page_address in einem Zustand mit hohem
Pegel ist, gibt das NAND-Gatter ND35 ein Signal mit einem hohen
Pegel aus. Indessen gibt das NOR-Gatter NR35 ein Signal mit niedrigem
Pegel aus, so dass der Inverter IV41, der das Signal mit niedrigem
Pegel von dem NOR-Gatter NR35 empfängt, ein Signal mit hohem Pegel
ausgibt. Als Ergebnis gibt das NAND-Gatter ND36 ein Signal mit einem
niedrigen Pegel aus. Wenn das Seitenadressensignal page_address
in diesem Fall auf einen niedrigen Pegel übergeht, geht das an einem
Eingangsanschluss des NOR-Gatters NR35 eingegebene Signal sofort
auf einen niedrigen Pegel über.
In diesem Fall jedoch wird das zu dem anderen Eingangsanschluss
des NOR-Gatters NR35 eingegebene Signal, nämlich das von einem NOR- Gatter NR34 ausgegebene
Signal, in einem vorherigen Zustand, nämlich in einem Zustand mit niedrigem
Pegel, für
die Verzögerungszeit
beibehalten, die durch die Inverter IV36 bis IV40 bewirkt wird. Als
Ergebnis gibt das NOR-Gatter NR35 ein Signal mit einem hohen Pegel
aus, so dass der Inverter IV41 ein Signal mit einem niedrigen Pegel
ausgibt. Als Ergebnis gibt das NAND-Gatter ND36 ein Signal mit einem
hohen Pegel als das Übergangsabtastsignal
atd aus. Wenn die Verzögerungszeit
abgelaufen ist, geht das von dem NOR-Gatter NR34 ausgegebene Signal auf
einen hohen Pegel über.
Dementsprechend gibt das NOR-Gatter NR35 ein Signal mit einem niedrigen Pegel
aus, so dass der Inverter IV41 ein Signal mit einem hohen Pegel
ausgibt. Als Ergebnis geht das von dem NAND-Gatter ND36 ausgegebene Übergangsabtastsignal
atd auf einen niedrigen Pegel über.
Wenn das Seitenadressensignal page_address von einem hohen Pegel
auf einen niedrigen Pegel übergeht,
gibt auf diese Weise der verbundene Adressenübergangsabtaster ein Übergangsabtastsignal
atd aus, welches für
die Verzögerungszeit
freigegeben ist.
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Der
Abtastsignalkoppler 500 empfängt die Übergangsabtastsignale atd<0>, atd<1>, atd<2>, ... und führt mit
den Übergangsabtastsignalen
atd<0>, atd<1>, atd<2>, ... eine ODER-Verknüpfung aus,
wodurch er ein Signal atd_sum wie in 12 gezeigt ausgibt. 5 illustriert
ein Beispiel einer Konfiguration, welche eine solche ODER-Verknüpfung implementiert.
Mit Bezug auf 5 gibt, wenn zumindest eins
der Übergangsabtastsignalen
atd<0>, atd<1>, atd<2>, ... auf einen hohen
Pegel übergeht,
das NOR-Gatter, das mit dem Übergangssignal
verbunden ist, ein Signal mit einem niedrigen Pegel aus, so dass
das NAND-Gatter,
welches das Signal mit dem niedrigen Pegel empfängt, ein Signal mit einem hohen
Pegel als das Signal atd_sum ausgibt. Auf diese Weise wird einen
ODER-Verknüpfung
der Ubergangsabtastsignale atd<0>, atd<1>, atd<2>, ... ausgeführt.
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Das
Signal atd_sum von dem Abtastsignalkoppler 500 wird auf
den Fertigmeldungssignalgenerator 600 aufgebracht, welcher
seinerseits ein Fertigmeldungs-Abtastimpulssignal ready mit einem
vorher festgelegten Freigabezeitabschnitt in Abhängigkeit von dem Signal atd_sum
ausgibt. Das Fertigmeldungs-Abtastimpulssignal ready dient als ein
Fertigmeldungssignal zur Erzeugung eines Seitenadressenabtastimpulssignals
p_add_stb und eines Leseabtastimpulssignals read_strobe durch den
Abtastimpulssignalgenerator 700 wie hiernach beschrieben
wird. Ein Betrieb des Fertigmeldungssignalgenerators 600 wird
hiernach mit Bezug auf 6 erläutert.
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Zuerst
wird ein Knoten A in einem anfänglichen
Zustand in einer Schaltung von 6 in einem Zustand
mit einem hohen Pegel einem Betrieb eines PMOS-Transistors P62 und
eines Latch 601 entsprechend beibehalten, welche in Abhängigkeit
von einen Initialisierungssignal pwrup freigegeben sind. In diesem
Zustand wird das Rücksetzsignal
reset, das von dem Rücksetzsignalgenerator 710 zurückgekoppelt ist,
noch in einem Zustand mit einem niedrigen Pegel beibehalten, nämlich in
einem unwirksamen Zustand, so dass ein NMOS-Transistor N62 in einem
EIN-Zustand ist, und ein PMOS-Transistor P61 in einem AUS-Zustand
ist. Unter dieser Bedingung wird, wenn ein Pegelübergang in zumindest einem
der Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... auftritt, um zu
bewirken, dass das Signal atd_sum auf einen hohen Pegel übergeht,
an NMOS-Transistor N61 eingeschaltet. Als Ergebnis geht der Knoten
A in einen Zustand mit einem niedrigen Pegel über, so dass das Abtastimpuls-Fertigmeldungssignal
ready auf einen hohen Pegel übergeht,
nämlich
in einen Freigabezustand. Diese Bedingung wird beibehalten, bevor
das Rücksetzsignal
reset auf einen hohen Pegel übergeht,
nämlich
in einen Freigabezustand, wodurch bewirkt wird, dass der Knoten
A auf einen hohen Pegel zurückgesetzt
wird.
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Das
Abtastimpuls-Fertigmeldungssignal ready wird auf den Abtastimpulssignalgenerator 700 aufgebracht,
welcher seinerseits ein Leseabtastimpulssignal read_strobe und ein
Seitenadressenabtastimpulssignal p_add_stb zusammen mit dem Rücksetzsignal
reset ausgibt. Ein Betrieb des Abtastimpulssignalgenerators 700 wird
hiernach mit Bezugnahme auf 7 und 8 beschrieben.
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Wie
in 7 gezeigt ist, wird das Abtastimpuls-Fertigmeldungssignal
an einem Eingangsanschluss eines NAND-Gatters ND71 eingegeben, das in
dem Rücksetzsignalgenerator 710 eingeschlossen ist.
In diesem Zustand ist der Knoten B in einem Zustand mit einem hohen
Pegel einem Betrieb eines PMOS-Transistors P72 und eines Latch 712 entsprechend,
welche in Abhängigkeit
von einen Initialisierungssignal pwrup freigegeben sind. Dementsprechend
wird ein Signal mit einem hohen Pegel an einem Eingangsanschluss
eines NAND-Gatters
ND71, welches in der Logikeinheit 713 angeordnet ist, über einen
Inverter IV74 des Latch 712 eingegeben. Dementsprechend
geht, wenn das Fertigmeldung-Abtastimpulssignal ready, das an dem
anderen Eingangsanschluss des NAND-Gatters ND71 eingegeben wird,
einen hohen Pegel aufweist, das von der einen Inverter IV75 zusätzlich zu
dem NAND-Gatter ND71 enthaltenden Logikeinheit 713 ausgegebene
Signal von einem niedrigen Pegel zu einem hohen Pegel über. Als
Ergebnis wird der Signalgenerator 714 in Abhängigkeit
von dem Signal mit dem hohen Pegel von der Logikeinheit 713 freigegeben,
wodurch er ein Rücksetzsignal
reset mit einem vorher festgelegten Freigabezeitabschnitt ausgibt.
Ein ausführlicher
Betrieb des Signalgenerators 714 wird hiernach mit Bezug
auf 10 beschrieben.
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Das
Signal von dem Inverter IV75, welches in den Signalgenerator 714 eingegeben
wird, wird nicht nur auf einen Eingangsanschluss eines NAND-Gatters
ND72, sondern auch auf eine Verzögerung 715 aufgebracht,
wie in 10 dargestellt ist. Unter der
Bedingung, bei welcher das Fertigmeldung-Abtastimpulssignal ready
einen niedrigen Pegel aufweist und somit das von dem Inverter IV75 ausgegebene
Signal einen niedrigen Pegel aufweist, wird ein Signal mit einem
hohen Pegel von dem Inverter IV76 in das NAND-Gatter ND72 eingegeben, welches
seinerseits ein Signal mit einem hohen Pegel ausgibt. Dementsprechend
besitzt das in diesem Zustand von dem Inverter IV77 ausgegebenen
Rücksetzsignal
reset einen niedrigen Pegel. Wenn das Fertigmeldung-Abtastimpulssignal
ready auf einen hohen Pegel übergeht,
nämlich
in einen freigegebenen Zustand, wird ein Signal mit einem hohen
Pegel von dem Inverter IV75 in den Signalgenerator 714 eingegeben.
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Unter
dieser Bedingung wird das von dem Inverter IV76 ausgegebene Signal
noch in einem vorherigen Zustand, nämlich in einem Zustand mit
hohem Pegel, beibehalten bis die von der Verzögerung 715 bewirkte
Verzögerungszeit
abgelaufen ist. Dementsprechend empfängt die Logikeinheit 716 Signale mit
hohem Pegel, bis die Verzögerungszeit
abgelaufen ist, wobei sie ein Signal mit einem hohen Pegel ausgibt.
Wenn die Verzögerungszeit
abgelaufen ist, geht das Ausgabesignal von dem Inverter IV76 auf einen
niedrigen Pegel über,
so dass das Ausgabesignal von der Logikeinheit 716 auf
einen niedrigen Pegel übergeht.
Auf diese Weise gibt der Rücksetzsignalgenerator 710 das
Rücksetzsignal
reset mit einem vorher festgelegten Freigabezeitabschnitt aus, wenn das
Fertigmeldung-Abtastimpulssignal ready freigegeben ist, wie in 12 gezeigt
ist.
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Wenn
unterdessen ein freigegebenes Seitenadressenabtastimpulssignal p_add_stb
von der Ausgabeeinheit für
Leseabtastimpulssignale 720, die hiernach erläutert wird,
in die Verzögerung 711 des
in 7 gezeigten Rücksetzsignalgenerators 710 eingegeben
wird, geht der Knoten B auf einen niedrigen Pegel über, so
dass die Logikeinheit 713 ein Signal mit ei nem niedrigen
Pegel ausgibt. Dementsprechend geht das von dem Signalgenerator 714 ausgegebene
Rücksetzsignal
reset auf einen niedrigen Pegel über,
nämlich
in einen deaktivierten Zustand, wie in 12 gezeigt
ist. Wenn das Leseabtastimpulssignal read_strobe auf einen Inverter
IV71 des Rücksetzsignalgenerators 710 aufgebracht
wird, geht der Knoten B zurück
auf einen hohen Pegel über,
so dass der Knoten B in einen Zustand zurückkehrt, der beibehalten wurde
bevor das Leseabtastimpulssignal read_strobe eingegeben wurde.
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Das
Rücksetzsignal
reset wird in den NMOS-Transistor N81 der Ausgabeeinheit für Leseabtastimpulssignale 720 wie
in 8 gezeigt eingegeben. In diesem Zustand wird das
zur der Ausgabeeinheit für
Leseabtastimpulssignale 720 rückgekoppelte Leseabtastimpulssignal
read_strobe noch in einem Zustand mit einem niedrigen Pegel beibehalten, nämlich in
einem deaktivierten Zustand. Dementsprechend wird, wenn das Rücksetzsignal
reset auf einen hohen Pegel übergeht,
nämlich
in einen aktivierten Zustand, der Knoten C auf einen niedrigen Pegel
heruntergezogen, so dass der Signalgenerator 721 ein Signal
mit einem hohen Pegel empfängt,
wodurch er ein Seitenadressenabtastimpulssignal p_add_stb mit einem
vorher festgelegten freigegebenen Zeitabschnitt ausgibt. Ein ausführlicher
Betrieb des Signalgenerators 721 wird hiernach mit Bezug auf 11 beschrieben.
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Wie
in 11 gezeigt ist, ist die Grundkonfiguration des
Signalgenerators 721 identisch zu der des Signalgenerators 714 des
Rücksetzsignalgenerators 710.
Deshalb gibt der Signalgenerator 721 ein Seitenadressenabtastimpulssignal
p_add_stb mit einem vorher festgelegten Zeitabschnitt in Abhängigkeit
von einem darauf aufgebrachten Signal mit einem hohen Pegel in Übereinstimmung
mit dem gleichen Betriebsprinzip aus, wie das oben beschriebene
Betriebsprinzip des Signalgenerators 714. Das bedeutet,
dass der Knoten C in einem anfänglichen Zustand
in der Schaltung von 8 entsprechend eines Betriebs
eines PMOS-Transistors P82 und des Latch 723, die in Abhängigkeit
von einem Initialisierungssignal pwrup aktiviert sind, in einem
Zustand mit einem hohen Pegel beibehalten wird. Dementsprechend
empfängt
der Signalgenerator 721 ein Signal mit einem niedrigen
Pegel, so dass er deaktiviert wird. Das Rücksetzsignal reset geht nachfolgend
auf einen hohen Pegel über,
nämlich
in einen freigegebenen Zustand, der Signalgenerator 721 wird
freigegeben, wobei er dadurch ein Seitenadressenabtastimpulssignal
p_add_stb ausgibt, das für
eine Verzögerungszeit
freigegeben ist, die durch eine Verzögerung 724 bewirkt
wird, welche in dem Signalgenerator 721 wie in 11 (12)
gezeigt enthalten ist. Wie in 12 dargestellt
ist, wird das Seitenadressenabtastimpulssignal p_add_stb als ein
Leseabtastimpulssignal read_strobe ausgegeben, nachdem es für eine vorher
festgelegten Zeit von der Verzögerung 722 verzögert worden
ist.
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Auf
diese Weise gibt der Signalgenerator 700 das Leseabtastimpulssignal
read_strobe und Seitenadressenabtastimpulssignal p_add_stb in Abhängigkeit
von dem Abtastimpuls-Fertigmeldungssignal ready aus. Das Seitenadressenabtastimpulssignal
p_add_stb wird zu den Seitenadressenpuffern 201, 202, 203,
... geliefert, welche ihrerseits durch das Seitenadressenabtastimpulssignal
p_add_stb freigegeben werden, wodurch sie mit den Seitenadressensignalen
page_address<0>, page_address<1>, page_address<2>, ... einen Latchvorgang
ausführen
und auf diese Weise die Seitenadressensignale page_address<0>, page_address<1>, page_address<2>, ... jeweils puffern.
Das Leseabtastimpulssignal read_strobe wird zu dem Spaltenauswahlsignalgenerator 800 geliefert,
welcher seinerseits ein Spaltenauswahlsignal in Synchronisation
mit dem Leseabtastimpulssignal read_strobe ausgibt. Dies wird hiernach
im Detail beschrieben.
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Zuerst
wird der Betrieb der Seitenadressenpuffer 201, 202, 203,
... mit Bezug auf 9 beschrieben, welche einen
der Seitenadressenpuffer 201, 202, 203,
... illustriert. In dem Seitenadressenpuffer von 9 befindet
sich ein NMOS-Transistor N93 in einem AUS-Zustand, bevor das Seitenadressenabtastimpulssignal
p_add_stb freigegeben ist. Unter dieser Bedingung sind die PMOS-Transistoren P91
und P94 in einem EIN-Zustand. Dementsprechend sind die Knoten D
und E auf einen hohen Pegel hochgezogen, so dass die PMOS-Transistoren P94
und P95 in einem AUS-Zustand sind. Als Ergebnis führt der
Seitenadressenpuffer keinen Puffervorgang aus.
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Wenn
in dem Seitenadressensignal page_address, das auf den Seitenadressenpuffer aufgebracht
ist, ein Pegelübergang
auftritt, werden ein Signal atd_sum und ein Abtastimpuls-Fertigmeldungssignal
ready wie oben beschrieben erzeugt. Auch das Seitenadressenabtastimpulssignal p_add_stb
wird freigegeben. In Abhängigkeit
von dem auf den Seitenadressenpuffer aufgebrachten freigegebenen
Seitenadressenabtastimpulssignal p_add_stb wird der NMOS-Transistor
N93 eingeschaltet, und die PMOS-Transistoren P91 und P94 werden
ausgeschaltet. Dementsprechend führt
der Seitenadressenpuffer einen Puffervorgang aus.
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Das
bedeutet, dass, wenn das Seitenadressensignal page_address auf einen
hohen Pegel übergeht,
der NMOS-Transistor N91 eingeschaltet wird, wodurch bewirkt wird,
dass der Knoten D auf einen niedrigen Pegel übergeht. Auch der NMOS-Transistor
N92 wird ausgeschaltet. In Abhängigkeit
von einem Signal von dem Knoten D wird der PMOS-Transistor P93 eingeschaltet,
wodurch bewirkt wird, dass der Knoten E auf einen hohen Pegel übergeht.
Dementsprechend wird der NMOS-Transistor N94 eingeschaltet und der
PMOS-Transistor P95 ausgeschaltet. Als Ergebnis wird ein auf einen hohen
Pegel gepuffertes Seitenadressensignal page_add_out ausgegeben.
Andererseits wird, wenn das Seitenadressensignal page_address auf
einen niedrigen Pegel übergeht,
der NMOS-Transistor N92 eingeschaltet, wodurch bewirkt wird, dass
der Knoten E auf einen niedrigen Pegel übergeht. Auch der NMOS-Transistor N91 wird
ausgeschaltet. In Abhängigkeit
von dem Knoten E wird der PMOS-Transistor P95
eingeschaltet. Dementsprechend wird ein auf einen niedrigen Pegel
gepuffertes Seitenadressensignal page_add_out ausgegeben. Ein Latch 901 ist
in dem Seitenadressenpuffer angeordnet, um mit einem Signal an dem
Knoten G für
eine vorher festgelegte Zeit einen Latchvorgang auszuführen.
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Auf
diese Weise wird jeder der Seitenadressenpuffer 201, 202, 203,
... durch das Seitenadressenabtastimpulssignal p_add_stb freigegeben
und puffert das verbundene Seitenadressensignal page_address durch
eine Latchvorgang des Seitenadressensignals page_address.
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Die
von den Seitenadressenpuffern 201, 202, 203,
... jeweiligen ausgegebenen Seitenadressensignale page_add_out werden
auf den Seitenadressendekoder 400 aufgebracht, welcher
seinerseits die Seitenadressensignale page_add_out dekodiert, wodurch
dekodierte Seitenadressensignale decoded_address<0>,
decoded_address<1>, decoded_address<2>, ... ausgegeben werden,
wie in 3 gezeigt ist.
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Schließlich gibt
der Spaltenauswahlsignalgenerator 800 Spaltenauswahlsignale
Yi<0>, Yi<1>, ... aus, die jeweils
zu den dekodierten Seitenadressensignalen decoded_address<0>, decoded_address<1>, decoded_address<2>, ... korrespondieren.
Jedes der Spaltenauswahlsignale Yi<0>, Yi<1>, ... wird in Synchronisation
mit dem Leseabtastimpulssignal read_strobe erzeugt, nämlich mit
dem freigegebenen Zeitabschnitt des Leseabtastimpulssignals read_strobe.
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Auf
diese Weise werden ein Seitenadressenabtastimpulssignal und eine
Leseabtastimpulssignal von neuem erzeugt, jedes Mal, wenn ein Pegelübergang
in einem Seitenadressensignal oder mehreren auftritt, um ein Spaltenauswahlsignal
unter Verwendung der erzeugten Signale zu erzeugen. Dementsprechend
gibt es kein Phänomen,
dass zwei unterschiedliche Spaltensignale für ein Leseabtastimpulssignal
erzeugt werden.
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Das
bedeutet, dass, wenn in einem Seitenadressensignal oder mehreren
ein Pegelübergang
auf Grund einer Verzögerung
auftritt, die für
die Seitenadressensignale bei einer Ausgabe eines Spaltenauswahlsignals
vorkommt, werden ein Seitenadressenabtastimpulssignal und ein Leseabtastimpulssignal
von neuem in Übereinstimmung
mit einer Abtastung des Pegelübergangs
erzeugt. In diesem Fall führen
die Seitenadressenpuffer einen Latchvorgang mit den verbundenen
Seitenadressensignalen unter Verwendung des Seitenadressenabtastimpulssignals
erneut aus, wodurch sie die Seitenadressensignale puffern. Der Seitenadressendekoder
dekodiert die gepufferten Seitenadressensignale. Schließlich erzeugt
der Spaltenauswahlgenerator zu den dekodierten Seitenadressensignalen
jeweilige korrespondierende Spaltenauswahlsignale in Synchronisation mit
dem von neuem erzeugten Leseabtastimpulssignal. So wird in Übereinstimmung
mit der vorliegenden Erfindung nur ein Spaltenauswahlsignal für ein Leseabtastimpulssignal
ausgegeben, wie in 12 gezeigt ist. Dementsprechend
ist es möglich,
einen irrtümlichen
Datenlesevorgang, der durch gleichzeitige Auswahl von zwei unterschiedlichen
Spalten bewirkt wird, im Wesentlichen zu verhindern.
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Aus
der obigen Beschreibung geht eine Spaltenpfadschaltung hervor, die
einen Latchvorgang und eine Dekodierung von Seitenadressensignalen
von neuem durchführt,
welche von außerhalb der
Spaltenpfadschaltung eingegeben werden, wenn ein Pegelübergang
von zumindest einem der Seitenadressensignale in einem Freigabezeitabschnitt
eines Leseabtastimpulssignals auf Grund einer für die Seitenadressensignale
auftretenden Verzögerung vorkommt,
und erzeugt ein Leseabtastimpulssignal erneut, um Spaltenauswahlsignale
zu erzeugen, wodurch verhindert wird, dass zwei unterschiedliche Spaltenauswahlsignale
für ein
Leseabtastimpulssignal erzeugt werden. Somit kann ein normaler Datenlesevorgang
in Übereinstimmung
mit der vorliegenden Erfindung erzielt werden.
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Obwohl
die bevorzugten Ausführungen
der vorliegenden Erfindung für
illustrative Zwecke dargelegt wurden, ist es für den Fachmann klar, dass verschiedene
Modifikationen, Hinzufügungen
und Ersetzungen möglich
sind, ohne den Bereich und Sinn der Erfindung, wie sie in den begleitenden
Ansprüchen offenbart
ist, zu verlassen.