DE102005033916A1 - Ausrichtung eines MTJ-Stapels an Leiterbahnen in Abwesenheit von Topographie - Google Patents

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Abstract

Verfahren zum Ausrichten opaker Materialschichten eines Halbleiterelementes. Justiermarken werden in einer Via-Ebene des Halbleiterelementes gebildet. Die Justiermarken werden unter Verwendung einer separaten Lithographiemaske gebildet und können ungefähr dieselbe Länge aufweisen wie Vias, welche Vias in der Via-Schicht gebildet sind. Die Justiermarken weisen Gräben auf, welche Gräben nicht mit Material gefüllt sind und welche Gräben nicht einem CMP-Prozess ausgesetzt sind. Eine opake Materialschicht wird abgeschieden, und Vertiefungen werden in der opaken Materialschicht über den Gräben der Justiermarken gebildet. Die Vertiefungen in der opaken Materialschicht werden zum Ausrichten eines Lithographieprozesses verwendet, welcher Lithographieprozess zum Öffnen der opaken Materialschicht über Justiermarken in einer darunter liegenden Metallisierungsschicht verwendet wird. Die Justiermarken in der Metallisierungsschicht werden dann dazu verwendet, den Lithographieprozess auszurichten, welcher Lithographieprozess zum Strukturieren der opaken Materialschicht verwendet wird.

Description

  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterelementen (semiconductor devices) und insbesondere das Ausrichten opaker Materialschichten von Halbleiterelementen.
  • Im Allgemeinen werden Halbleiterelemente hergestellt durch das Abscheiden einer Mehrzahl von isolierenden, leitenden und halbleitenden Materialschichten auf einem Substrat oder Werkstück und dem Strukturieren der verschiedenen Materialschichten, um integrierte Schaltkreise und elektronische Komponenten darauf zu bilden. Jede Schicht wird typischerweise an einer darunter liegenden Materialschicht unter der Verwendung von Justiermarken ausgerichtet. Die Geräte, welche zur Herstellung von Halbleiterelementen verwendet werden, lokalisieren visuell die Justiermarken, deren Position in die Geräte einprogrammiert wird.
  • Wenn eine Materialschicht durchsichtig (transparent) oder durchscheinend ist, so wie es viele isolierende Materialschichten und Halbleitermaterialschichten sind, und ebenso Photoresists oder Hartmasken, welche als Masken zum Strukturieren von Materialschichten verwendet werden, kann das Gerät durch die isolierende Schicht, die Halbleitermaterialschicht oder den Photoresist "hindurchsehen" und die Justiermarken lokalisieren. Viele leitende Schichten sind jedoch optisch opak, und daher müssen zusätzliche Schritte unternommen werden um sie auszurichten.
  • Eine Methode zum Ausrichten optisch opaker Schichten besteht darin, vertiefte Justiermarken in einer darunter liegenden Materialschicht zu bilden. Die Justiermarken werden dabei gleichzeitig mit Leiterbahnen oder Vias in einem Damascene- Prozess gebildet, indem ein Teil des Materials von den Justiermarken entfernt und die opake Schicht über der Materialschicht mit den vertieften Justiermarken abgeschieden wird. Theoretisch sollten die Justiermarken dann auf der oberen Oberfläche der opaken Schicht sichtbar sein, z.B. als Vertiefungen.
  • Für den Fall jedoch, dass die vertieften Justiermarken in einer durch ein Damascene-Verfahren hergestellten Schicht gebildet werden (z.B. einer Schicht aus Leiterbahnen oder Vias in einer isolierenden Schicht), und die isolierende Schicht einem Chemisch-Mechanischen Polierverfahren (CMP) ausgesetzt wird (wie es typisch ist, um überschüssiges leitendes Material von der oberen Oberfläche der isolierenden Schicht zu entfernen, um Leiterbahnen oder Vias zu bilden), werden die Kanten der Justiermarken durch den CMP-Prozess erodiert und sind daher nicht scharf. Dies erschwert die Verwendung der Justiermarken zum Ausrichten einer anschließend abgeschiedenen opaken Schicht, da die Vertiefungen, welche auf die Topographie der opaken Schicht übertragen wurden, nicht mehr genauso gut auf der oberen Oberfläche der opaken Schicht sichtbar sind. Das Vorhandensein klar definierter Justiermarken ist erforderlich für eine extrem genaue Ausrichtungstoleranz, welche durch das Leistungsverhalten eines Bauteils diktiert wird.
  • Die Verwendung eines CMP-Prozesses über vertieften Justiermarken bringt weitere Probleme mit sich. Ablagerungen des CMP-Poliermittels können in den Justiermarken eingefangen werden, wodurch die Topographie einer anschließend abgeschiedenen opaken Schicht weniger sichtbar oder überhaupt nicht sichtbar wird, insbesondere dann, wenn die Justiermarken flach sind. Zusätzlich führt das Abscheiden von opaken Schichten über solchen Justiermarken zu zerklüfteten Kanten in den Vertiefungen in der Topographie der opaken Schicht über den Justiermarken, wodurch die Vertiefungen zum Ausrichten unbrauchbar werden. Weiterhin können die CMP- Poliermittel-Materialien, welche in den Justiermarken verblieben sind, mit bestimmten Materialien, welche in anschließenden Ätzprozessen verwendet werden (z.B. Chlor oder Fluor), reagieren, was eine Explosion der Justiermarken zur Folge hat, wodurch diese als Justiermarken unbrauchbar werden. Die Explosion der Justiermarken erzeugt Fremdmaterial auf dem gesamten Chip, führt zur Ablösung von Schichten und beeinflusst daher nachteilig die Funktion des Bauelementes und reduziert die Ausbeute.
  • Eine neuere Entwicklung im Bereich der Halbleiterspeicher-Elemente ist unter dem Namen resistive Speicher-Elemente bzw. magnetische Speicher-Elemente (magnetic memory device) wie z.B. magnetische Direktzugriffsspeicher-Elemente (magnetic random access memory, MRAM) bekannt. In MRAM-Elementen wird anstelle der Ladung der Elektronen der Elektronen-Spin verwendet, um das Vorliegen einer logischen "1" oder einer logischen "0" anzuzeigen. MRAM-Elemente weisen Leiterbahnen auf (Wortleitungen und Bitleitungen), welche in unterschiedlichen Richtungen zueinander angeordnet sind, z.B. senkrecht zueinander in verschiedenen Metallschichten, wobei die Leiterbahnen ein resistives Speicherelement, welches einen Magnetstapel oder einen magnetischen Tunnel-Übergang (magnetic tunnel junction, MTJ) aufweist, sandwichartig einschließen bzw. begrenzen. Der Magnetstapel bzw. der MTJ wirken dabei als magnetische Speicherzelle. Ein Strom, welcher durch eine der Leiterbahnen fließt, erzeugt ein magnetisches Feld um diese Leiterbahn und richtet die magnetische Polarität in eine bestimmte Richtung entlang des Drahtes bzw. der Leiterbahnen aus. Entsprechend induziert ein Strom, welcher durch die andere Leiterbahn fließt, ein magnetisches Feld und kann daher auch die magnetische Polarität teilweise drehen. Digitale Information, welche durch eine "0" oder "1" repräsentiert wird, ist durch die Ausrichtung von magnetischen Momenten speicherbar. Der Widerstand der magnetischen Speicherzelle hängt von der Ausrichtung des magnetischen Moments ab. Der gespeicherte Zustand wird aus der magnetischen Speicherzelle ausgelesen, indem der resistive Zustand des Bauelementes detektiert wird.
  • Die in MRAM-Elementen enthaltenen MTJs weisen typischerweise eine erste magnetische Schicht, einen Tunnelisolator, welcher über der ersten magnetischen Schicht gebildet ist, sowie eine zweite magnetische Schicht, welche über dem Tunnelisolator gebildet ist, auf. Die erste magnetische Schicht und die zweite magnetische Schicht weisen z.B. typischerweise jeweils eine oder mehrere Schichten von magnetischen Materialien und/oder metallischen Materialien auf. Die erste magnetische Schicht kann eine Keimschicht aus Ta und/oder TaN, eine antiferromagnetische Schicht wie z.B. PtMn, welche über der Keimschicht angeordnet ist, sowie eine oder mehrere magnetische Materialschichten, welche z.B. CoFe, NiFe, CoFeB, Ru, andere magnetische Materialien oder Kombinationen daraus aufweisen, welche über der antiferromagnetischen Schicht angeordnet sind. Die erste magnetische Schicht wird auch als fixed layer bezeichnet da ihre magnetische Polarität festgelegt bzw. unveränderlich ist. Die zweite magnetische Schicht kann eine oder mehrere magnetische Materialschichten aufweisen, welche z.B. CoFe, NiFe, CoFeB, andere magnetische Materialien oder Kombinationen daraus aufweisen. Die zweite magnetische Schicht wird auch als free layer bezeichnet, da sich ihre magnetische Polarität ändert, wenn die magnetische Speicherzelle beschrieben wird. Der Tunnelisolator kann beispielsweise einen dünnen Isolator wie z.B. Al2O3 oder halbleitende Materialien aufweisen.
  • Für die Leiterbahnen von MRAM-Elementen wird oftmals Kupfer wegen seiner hohen Leitfähigkeit und seines niedrigen Widerstandes als Material benutzt. Kupfer ist jedoch schwierig zu ätzen, und Damascene-Prozesse, welche CMP-Prozesse verwenden, werden oft dazu verwendet, um Kupferbahnen und Metallisierungs-Justiermarken in Leiterbahn- und Via-Ebenen zu bilden. Weiterhin sind die erste magnetische Schicht und die zweite magnetische Schicht von MTJ, da sie Metalle aufweisen, opak.
    •
  • Was in der Technik benötigt wird, sind verbesserte Verfahren zum Ausrichten der opaken Magnetstapel oder MTJ von MRAM-Elementen an darunter liegenden Materialschichten, welche durch Chemisch-Mechanisches Polieren (CMP) gebildet werden können, wie z.B. die Wortleitungen, Bitleitungen oder die leitenden Via-Ebenen des MRAM-Arrays.
  • Diese und andere Probleme werden allgemein gelöst oder umgangen, und technische Vorteile werden allgemein erreicht durch bevorzugte Ausgestaltungen der vorliegenden Erfindung, welche Erfindung Verfahren bereit stellt zum Bilden von Justiermarken (alignment marks) in einer unterliegenden Materialschicht, bevor ein opakes Material abgeschieden wird. Die Justiermarken erstrecken sich vorzugsweise in eine oder mehrere isolierende Schichten. Die Justiermarken werden in einem Justiermarken-Bereich eines Chips an dem Rand bzw. dem Kerf des Chips in der Nähe der sogenannten Scribe-Line in einer Via-Schicht-Interlagen-Dielektrikum (interlevel dielectric, ILD) Schicht, welche über einer Metallisierungsschicht eines Halbleiterelementes angeordnet ist. Die Justiermarken können sich in die ILD-Schicht der darunter liegenden Metallisierungsschicht erstrecken. Die Justiermarken werden unter Verwendung einer separaten Lithographiemaske gebildet. Die Justiermarken werden nicht zur selben Zeit wie andere Elementschichten, wie zum Beispiel Vias in der Via-Schicht, gebildet. Dies entkoppelt die Prozessprobleme, welche mit dem Bilden von Elementschichten, welche Justiermarken enthalten, verbunden sind. In einer Ausgestaltung werden die Justiermarken vorzugsweise genauso tief gebildet wie in der Via-Schicht gebildete Vias. Die separate Lithographiemaske für die neuartigen Justiermarken hat nur Justiermarken in dem Kerf eines jeden Chips oder Rohchips (Dies). Die Justiermarken müssen nicht Teil eines fertigen Produkts sein, da sie während des Die- Vereinzelungsprozesses entfernt werden können. Die Justiermarken sind nicht einem CMP-Prozess ausgesetzt und können zum Ausrichten des Lithographieprozesses für eine anschließend abgeschiedene opake Schicht, wie zum Beispiel einem Magnetstapel eines MTJ, verwendet werden.
  • Gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Halbleiterelementes auf: das Bereitstellen eines Substrats, welches Substrat einen ersten Bereich und einen zweiten Bereich enthält, das Bilden einer ersten isolierenden Schicht über dem Substrat, und das Bilden mindestens einer ersten Justiermarke über dem ersten Bereich des Substrats und einer Mehrzahl von ersten Leiterbahnen über dem zweiten Bereich des Substrats innerhalb der ersten isolierenden Schicht, wobei die mindestens eine erste Justiermarke mit einem leitenden Material gefüllt wird. Eine zweite isolierende Schicht wird über der mindestens einen ersten Justiermarke, der Mehrzahl von ersten Leiterbahnen und der ersten isolierenden Schicht gebildet, und ein leitendes Via wird in der zweiten isolierenden Schicht über dem zweiten Bereich des Substrats unter Verwendung einer ersten Lithographiemaske gebildet. Mindestens eine zweite Justiermarke wird innerhalb zumindest der zweiten isolierenden Schicht über dem ersten Bereich des Substrats unter Verwendung einer zweiten Lithographiemaske, welche zweite Lithographiemaske von der ersten Lithographiemaske verschieden ist, gebildet, wobei die mindestens eine zweite Justiermarke einen Graben mit einem Boden und Seitenwänden aufweist. Eine opake Materialschicht wird über der mindestens einen zweiten Justiermarke und der zweiten isolierenden Schicht abgeschieden, wobei die opake Materialschicht den Boden und die Seitenwände des Grabens der mindestens einen zweiten Justiermarke derart belegt (lining), dass eine Vertiefung in der opaken Materialschicht über jeder der mindestens einen zweiten Justiermarke verbleibt. Eine erste Maskenschicht wird über der opaken Materialschicht abgeschieden, und die erste Maskenschicht wird unter Verwendung einer Lithographiemaske oder eines Lithographiegerätes derart strukturiert, dass die erste Maskenschicht über der mindestens einen ersten Justiermarke entfernt wird, wobei die Vertiefung über der mindestens einen zweiten Justiermarke zum Ausrichten der Lithographiemaske oder des Lithographiegerätes verwendet wird, welche Lithographiemaske oder welches Lithographiegerät zum Strukturieren der ersten Maskenschicht über der opaken Materialschicht verwendet wird. Unter Verwendung der ersten Maskenschicht als Maske wird die opake Materialschicht über der mindestens einen ersten Justiermarke entfernt, und die erste Maskenschicht wird entfernt. Eine zweite Maskenschicht wird über der opaken Materialschicht und der mindestens einen ersten Justiermarke abgeschieden, die zweite Maskenschicht wird mit einer Struktur für die opake Materialschicht strukturiert, wobei die mindestens eine erste Justiermarke zum Ausrichten verwendet wird, und die opake Materialschicht wird strukturiert, wobei die zweite Maskenschicht als Maske verwendet wird.
  • Gemäß einer weiteren bevorzugten Ausgestaltung der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines magnetischen Speicher-Elementes auf: das Bereitstellen eines Substrats, welches Substrat eine Mehrzahl von Die-Bereichen enthält, wobei jeder Die-Bereich in seinem Randbereich einen Justiermarken-Bereich aufweist, sowie einen Array-Bereich, welcher innerhalb des Justiermarken-Bereichs angeordnet ist. Eine erste isolierende Schicht wird über dem Substrat gebildet, und mindestens eine erste Justiermarke wird über dem Justiermarken-Bereich des Substrats gebildet. Eine Mehrzahl von ersten Leiterbahnen wird über dem Array-Bereich des Substrats innerhalb der ersten isolierenden Schicht gebildet, wobei die mindestens eine erste Justiermarke mit einem leitenden Material gefüllt wird. Eine zweite isolierende Schicht wird über der mindestens einen ersten Justiermarke, der Mehrzahl von ersten Leiterbahnen und der ersten isolierenden Schicht gebildet. Ein leitendes Via wird in der zweiten isolierenden Schicht über dem Array-Bereich des Substrats unter Verwendung einer ersten Lithographiemaske gebildet. Mindestens eine zweite Justiermarke wird innerhalb zumindest der zweiten isolierenden Schicht über dem Justiermarken-Bereich des Substrats unter Verwendung einer zweiten Lithographiemaske, welche zweite Lithographiemaske von der ersten Lithographiemaske verschieden ist, gebildet, wobei die mindestens eine zweite Justiermarke einen Graben mit einem Boden und Seitenwänden aufweist, und wobei die mindestens eine zweite Justiermarke nicht über der mindestens einen ersten Justiermarke angeordnet ist. Ein erster Magnetstapel wird über der mindestens einen zweiten Justiermarke und der zweiten isolierenden Schicht abgeschieden, wobei der erste Magnetstapel den Boden und die Seitenwände des Grabens der mindestens einen zweiten Justiermarke derart belegt, dass eine Vertiefung in dem ersten Magnetstapel über der mindestens einen zweiten Justiermarke verbleibt. Eine erste Maskenschicht wird über dem ersten Magnetstapel abgeschieden, und die erste Maskenschicht wird unter Verwendung einer Lithographiemaske oder eines Lithographiegerätes derart strukturiert, dass die erste Maskenschicht über der mindestens einen ersten Justiermarke entfernt wird, wobei die Vertiefung über der mindestens einen zweiten Justiermarke zum Ausrichten der Lithographiemaske oder des Lithographiegerätes verwendet wird, welche Lithographiemaske oder welches Lithographiegerät zum Strukturieren der ersten Maskenschicht über dem ersten Magnetstapel verwendet wird. Der erste Magnetstapel wird über der mindestens einen ersten Justiermarke entfernt, wobei die erste Maskenschicht als Maske verwendet wird, und die erste Maskenschicht wird entfernt. Eine zweite Maskenschicht wird über dem ersten Magnetstapel und der mindestens einen ersten Justiermarke abgeschieden, die zweite Maskenschicht wird mit einer Struktur für den ersten Magnetstapel strukturiert, wobei die mindestens eine erste Justiermarke zum Ausrichten verwendet wird, und der erste Magnetstapel wird strukturiert, wobei die zweite Maskenschicht als Maske verwendet wird.
  • Gemäß einer weiteren bevorzugten Ausgestaltung der vorliegenden Erfindung enthält ein Halbleiterelement ein Substrat, welches Substrat einen ersten Bereich und einen zweiten Bereich enthält, sowie eine erste isolierende Schicht, welche über dem Substrat angeordnet ist. Mindestens eine erste Justiermarke ist über dem ersten Bereich des Substrats angeordnet, und eine Mehrzahl von ersten Leiterbahnen ist über dem zweiten Bereich des Substrats innerhalb der ersten isolierenden Schicht angeordnet. Die mindestens eine erste Justiermarke ist mit einem leitenden Material gefüllt. Eine zweite isolierende Schicht ist über der mindestens einen ersten Justiermarke, der Mehrzahl von ersten Leiterbahnen, und der ersten isolierenden Schicht angeordnet. Mindestens eine zweite Justiermarke ist innerhalb der zweiten isolierenden Schicht und einem Teil der ersten isolierenden Schicht über dem ersten Bereich des Substrats angeordnet, wobei die mindestens eine zweite Justiermarke einen Graben mit einem Boden und Seitenwänden aufweist.
  • Vorteile von Ausgestaltungen der vorliegenden Erfindung beinhalten das Bereitstellen verbesserter Verfahren zum Strukturieren opaker Materialschichten von Halbleiterelementen. Da die Justiermarken, welche in der Via-Ebene isolierenden Schicht gebildet sind, nicht einem CMP-Prozess ausgesetzt werden, und relativ tief sind, zum Beispiel 1000 Ångström oder mehr, sind die Vertiefungen, welche in der opaken Materialschicht gebildet sind, deutlich zu erkennen und können vorteilhafterweise zum Ausrichten eines Lithographieprozesses verwendet werden, welcher Lithographieprozess Justiermarken in einer unterliegenden Metallisierungsschicht freilegt. Die freigelegten Justiermarken in der Metallisierungsschicht können dann zum Ausrichten des Lithographieprozesses, welcher zum Strukturieren der opaken Materialschicht dient, verwendet werden. Die hier beschriebenen neuartigen Justiermarken werden in dem Kerf-Bereich jedes Dies auf einem Halbleiterelement gebildet, und können entweder während des Vereinzelungs-Prozesses entfernt werden oder in dem fertigen Produkt verbleiben. Zum Strukturieren der Justiermarken wird eine separate Lithographiemaske verwendet. Zum Beispiel wird eine andere Maske zum Strukturieren leitender Vias innerhalb der Via-Ebenen isolierenden Schicht verwendet. In einer Ausgestaltung haben die Justiermarken vorzugsweise eine größere Länge als die in der Via-Schicht gebildeten Vias, zum Beispiel können sie sich teilweise in die darunter liegende isolierende Schicht der Metallisierungsschicht ausdehnen. Die Justiermarken sind nicht einem CMP-Prozess ausgesetzt, daher bleibt die Topographie der Justiermarken erhalten und hat scharfe und deutliche Kanten, so dass sich hochgradig definierte Vertiefungen in der opaken Materialschicht bilden, welche opake Materialschicht zum Beispiel einen Magnetstapel eines MRAM-Elementes aufweist. Ausgestaltungen der vorliegenden Erfindung sind besonders vorteilhaft, wenn sie im Zusammenhang mit Halbleiterelementen verwendet werden, welche Halbleiterelemente eine Oberfläche ohne Topographie oder mit sehr geringer Topographie aufweisen (z.B. Oberflächen mit flachen Merkmalen oder Justiermarken).
  • Im Vorangegangenen wurden die Merkmale und technischen Vorteile von Ausgestaltungen der vorliegenden Erfindung recht allgemein umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausgestaltungen der Erfindung, welche den Gegenstand der Ansprüche der Erfindung bilden, werden nachfolgend beschrieben. Es sollte von einer mit dem Fachgebiet vertrauten Person verstanden werden, dass die hier offenbarte Idee und die speziellen Ausgestaltungen leicht als Ausgangspunkt dafür verwendet werden können, dass andere Strukturen oder Prozesse modifiziert oder entworfen werden können, welche die selben Zielsetzungen der vorliegenden Erfindung ausführen. Es sollte ebenfalls von denjenigen mit dem Fachgebiet vertrauten wahrgenommen werden, dass solche gleichwertigen Konstruktionen nicht vom Geist und Anwendungsbereich der Erfindung, welche in den anhängenden Ansprüchen dargelegt sind, abweichen.
    •
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und der sich daraus ergebenden Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen im Zusammenhang mit den begleitenden Zeichnungen.
  • 1 bis 3 zeigen Querschnittsansichten eines MRAM-Elementes zu verschiedenen Zeitpunkten der Herstellung gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung;
  • 4A zeigt eine Draufsicht eines Halbleiter-Wafers oder Werkstückes mit einer Mehrzahl darauf angeordneter Dies;
  • 4B zeigt eine genauere Ansicht eines einzelnen Dies des in 4A gezeigten Substrats, wobei die Lagen des Justiermarken-Bereiches und der Array-Bereiche eines MRAM-Elementes veranschaulicht werden; und
  • 5 bis 8 zeigen Querschnittsansichten eines MRAM-Elementes zu verschiedenen Zeitpunkten der Herstellung gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung.
  • Gleiche Ziffern und Symbole in unterschiedlichen Figuren beziehen sich im Allgemeinen auf gleiche Bestandteile sofern nicht anders angegeben. Die Figuren sind so gezeichnet, dass die wichtigen Aspekte der bevorzugten Ausgestaltungen verdeutlicht werden. Die Figuren sind daher nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Im Folgenden werden die Herstellung und die Verwendung der derzeit bevorzugten Ausgestaltungen ausführlich besprochen. Es sollte jedoch verstanden werden, dass die vorliegende Erfindung viele anwendbare erfinderische Ideen bereitstellt, welche in einer großen Vielfalt von spezifischen Zusammenhängen ausgenutzt werden können. Die hier diskutierten spezifischen Ausgestaltungen dienen lediglich der Veranschaulichung spezifischer Arten und Weisen, die Erfindung herzustellen und zu verwenden, und beschränken nicht den Anwendungsbereich der Erfindung.
  • Die vorliegende Erfindung wird beschrieben unter Bezug auf bevorzugte Ausgestaltungen in einem spezifischen Zusammenhang, i.e. im Zusammenhang mit einem MRAM-Element. Die Erfindung kann jedoch auch auf andere resistive Speicher-Elemente oder Halbleiterelemente mit opaken Materialschichten angewendet werden.
  • Ausgestaltungen der vorliegenden Erfindung stellen neuartige Verfahren bereit zum Bilden von Justiermarken für den opaken MTJ-Stapel eines MRAM-Elementes. In 1 ist eine Querschnittsansicht eines Halbleiterelementes 100 (hierin auch als Rohchip bzw. Die 100 bezeichnet) gezeigt, welches ein Substrat 102 aufweist. Das Substrat 102 kann ein Halbleitersubstrat enthalten, welches Halbleitersubstrat 102 zum Beispiel Silizium oder andere Halbleitermaterialien aufweist und z.B. durch eine isolierende Schicht bedeckt ist. Das Substrat 102 kann auch andere aktive Bauteile oder Schaltkreise aufweisen, welche in einem Front End Of Line (FEOL) gebildet sind (nicht gezeigt). Das Substrat 102 kann zum Beispiel Siliziumoxid über einkristallinem Silizium aufweisen. Das Substrat 102 kann weitere leitende Schichten oder weitere Halbleiterelemente, wie zum Beispiel Transistoren Dioden etc. enthalten. Anstelle von Silizium können Verbindungshalbleiter, wie zum Beispiel GaAs, InP, Si/Ge oder SiC verwendet werden. Das Substrat 102 kann zum Beispiel Bauteilbereiche oder verschiedene in dem Substrat ausgebildete Schaltkreiselemente enthalten. Auf dem Substrat 102 wird eine Mehrzahl von Dies 100 gebildet, welches im Weiteren beschrieben wird und in der Draufsicht in 4A gezeigt ist.
  • Jedes Die-Gebiet 100 des Substrats 102 enthält einen Justiermarkenbereich 104 und einen Array-Bereich 106, wie in der Querschnittsansicht in 1 und in einer Draufsicht in den 4A und 4B gezeigt. Das Substrat 102 kann eine Mehrzahl von einzelnen Halbleiterelementen bzw. Dies 100 enthalten. Der Justiermarkenbereich 104 ist vorzugsweise in einem Randbereich jedes einzelnen Dies angeordnet (siehe 4B). Auf einem MRAM-Element kann eine Mehrzahl von Array-Bereichen 106 ausgebildet sein. Als Beispiel sind vier Array-Bereiche 106 in 4B gezeigt; es können jedoch 32 Array-Bereiche 106 auf einem einzelnen Die 100 ausgebildet sein (in Abhängigkeit von der Größe des magnetischen Speicher-Elementes kann aber auch eine andere Anzahl von Array-Bereichen 106 auf dem Die ausgebildet sein). Das Substrat 102 kann außerdem weitere Bereiche enthalten, wie zum Beispiel einen peripheren Unterstützungsschaltkreis-Bereich 105 (peripheral support circuitry region) und/oder andere Bereiche.
  • Eine erste isolierende Schicht 116 wird über dem Substrat 102 abgeschieden (siehe 1). Die erste isolierende Schicht 116 weist vorzugsweise Siliziumdioxid auf und kann alternativ zum Beispiel Materialien mit einer niedrigen Dielektrizitätskonstante (low-k Materialien), andere isolierende Materialien oder Kombinationen oder mehrere Schichten daraus aufweisen. Die erste isolierende Schicht 116 kann alternativ andere Materialien aufweisen. Die erste isolierende Schicht 116 kann eine Dicke von einigen wenigen 1000 Ångström, zum Beispiel 3000 Ångström oder weniger, aufweisen. Alternativ kann die erste isolierende Schicht 116 jedoch auch andere Dicken aufweisen.
  • Eine Mehrzahl von ersten Leiterbahnen 112 wird innerhalb der ersten isolierenden Schicht 116 in dem Array-Bereich 106 gebildet. Die ersten Leiterbahnen 112 können wahlweise einen leitenden Liner enthalten (nicht gezeigt), sowie ein leitendes Material, welches über dem Liner angeordnet ist und den Liner füllt. Alternativ können die ersten Leiterbahnen 112 zum Beispiel ein einzelnes Material oder zwei oder mehr Materialien aufweisen. Das leitende Material kann z.B. Kupfer, Aluminium, oder Kombinationen daraus aufweisen, alternativ kann das leitende Material jedoch andere leitende Materialien aufweisen. Die ersten Leiterbahnen 112 können in einem Damascene-Prozess gebildet werden. Alternativ können die ersten Leiterbahnen 112 z.B. unter Verwendung eines subtraktiven Ätzprozesses (subtractive etch process) gebildet werden. Die ersten Leiterbahnen 112 erfüllen zum Beispiel die Funktion von Wortleitungen bzw. Bitleitungen eines MRAM-Elementes 100, und werden dazu verwendet, jeden MTJ (nicht gezeigt in 1; siehe Bezugszeichen 124 in 7) anzusteuern.
  • Mindestens eine erste Justiermarke 114 wird in der ersten isolierenden Schicht 116 in dem Justiermarkenbereich 104 gebildet, wie gezeigt. Die ersten Justiermarken 114 weisen vorzugsweise dasselbe Material auf wie die ersten Leiterbahnen 112, und die ersten Justiermarken 114 weisen vorzugsweise ein leitendes Material auf. Die ersten Justiermarken 114 weisen vorzugsweise dieselbe Tiefe innerhalb der ersten isolierenden Schicht 116 auf wie die ersten Leiterbahnen 112, wie gezeigt. Alternativ können die ersten Justiermarken 114 eine Tiefe innerhalb der ersten isolierenden Schicht 116 aufweisen, welche Tiefe geringer ist als die Tiefe der ersten Leiterbahnen 112 innerhalb der ersten isolierenden Schicht 116. Die ersten Justiermarken 114 werden vorzugsweise unter Verwendung derselben Photolithographie-Maske gebildet, welche Photolithographie-Maske für die ersten Leiterbahnen 112 verwendet wird, und die ersten Justiermarken 114 werden vorzugsweise während des selben Ätzprozesses gebildet, in welchem Ätzprozess die ersten Leiterbahnen 112 gebildet werden. Die ersten Justiermarken 114 können zum Beispiel Justiermarken für eine Metallisierungsschicht (zum Beispiel M1 oder andere Metallisierungsebene) des Elementes 100 aufweisen. Die ersten Justiermarken 114 weisen zum Beispiel eine oder mehrere Mengen von Justiermarken auf (obwohl nur eine erste Justiermarke 114 in den Figuren gezeigt ist).
  • Die ersten Justiermarken 114 und die ersten Leiterbahnen 112 werden vorzugsweise gleichzeitig in einem einzigen Damascene-Prozess gebildet. Zum Beispiel werden die Strukturen für die Justiermarken 114 und die ersten Leiterbahnen 112 in der ersten isolierenden Schicht 116 gebildet, und ein leitendes Material wird über die Strukturen abgeschieden, um die Strukturen zu füllen. Überschüssiges leitendes Material wird über der oberen Oberfläche der ersten isolierenden Schicht 116 entfernt, wobei die Justiermarken 114 und die ersten Leiterbahnen 112 gebildet werden und eine planare obere Oberfläche verbleibt.
  • Gemäß einer Ausgestaltung der vorliegenden Erfindung werden zweite Justiermarken 140 (siehe 2) in einer Via-Ebene V1 gebildet, welche Via-Ebene V1 über der Metallisierungsschicht M1 angeordnet ist. Die zweiten Justiermarken 140 werden zum Ausrichten verwendet, wenn eine opake Materialschicht über den ersten Justiermarken 114 geöffnet wird, so dass die ersten Justiermarken 114 zum Ausrichten verwendet werden können, wenn die opake Materialschicht strukturiert wird, was im Folgenden beschrieben wird.
  • Eine zweite isolierende Schicht 118 wird über der ersten isolierenden Schicht 116, den ersten Leiterbahnen 112 und den ersten Justiermarken 114 abgeschieden (wie ebenfalls in 1 gezeigt). Die zweite isolierende Schicht 118 kann Siliziumnitrid oder andere Isolatoren wie zum Beispiel Siliziumdioxid oder Low-k-Materialien aufweisen. Alternativ kann die zweite isolierende Schicht 118 jedoch andere isolierende Materialien aufweisen. Die zweite isolierende Schicht 118 kann ein Interlagen-Dielektrikum (interlevel dielectric, ILD) für eine Via-Metallisierungsschicht (zum Beispiel V1 oder andere Via-Ebene) aufweisen, in welcher Via-Metallisierungsschicht Vias 120 gebildet werden, um darunter liegende erste Leiterbahnen 112 in einem Array-Bereich 106 zu kontaktieren, wie gezeigt. Die zweite isolierende Schicht 118 kann eine Dicke von ein paar 1000 Ångström, zum Beispiel 3000 Ångström oder weniger, aufweisen. Alternativ kann die zweite isolierende Schicht 118 jedoch auch andere Dicken aufweisen. In einer Ausgestaltung weist die zweite isolierende Schicht 118 vorzugsweise eine Dicke von ungefähr 1500 Ångström oder weniger auf. Die zweite isolierende Schicht 118 ist vorzugsweise durchsichtig oder durchscheinend.
  • Die Vias 120 können innerhalb der zweiten isolierenden Schicht 118 in dem Array-Bereich 106 unter Verwendung eines Damascene-Prozesses gebildet werden. Die zweite isolierende Schicht 118 wird mit Löchern oder Gräben für die Vias 120 strukturiert. Die Vias 120 werden mit einem leitenden Material wie zum Beispiel Kupfer oder Wolfram gefüllt, alternativ können die Vias 120 jedoch andere leitende Materialien aufweisen. Die Vias 120 können einen Liner enthalten (nicht gezeigt). Die Vias 120 können alternativ unter Verwendung eines subtraktiven Ätzprozesses (subtractive etch process) gebildet werden, zum Beispiel gefolgt von der Abscheidung der zweiten isolierenden Schicht 118 zwischen den Vias 120.
  • Optionale dritte Justiermarken 121 können in dem Justiermarkenbereich 104 gleichzeitig mit dem Bilden der Vias 120 gebildet werden, zum Beispiel in einem einzigen Damascene-Prozess. Die dritten Justiermarken 121 können zum Beispiel eine oder mehrere Mengen von Justiermarken aufweisen, obwohl nur eine dritte Justiermarke 121 in den Figuren gezeigt ist. Gemäß einer Ausgestaltung der vorliegenden Erfindung werden die dritten Justiermarken 121 nicht benötigt. Die dritten Justiermarken 121 können zum Beispiel Justiermarken aufweisen, die ehemals nur teilweise mit leitendem Material gefüllt waren, und welche Justiermarken zu einem bestimmten Zeitpunkt eine Topographie bezüglich einer oberen Oberfläche der zweiten isolierenden Schicht 118 hatten, wobei jedoch durch einen CMP-Prozess die meiste oder die gesamte Topographie durch das Entfernen der überflüssigen zweiten isolierenden Schicht 118 in dem CMP-Schritt entfernt wurde.
  • Ein CMP-Prozess kann verwendet werden, um das überschüssige leitende Material über der oberen Oberfläche der zweiten isolierenden Schicht 118 zu entfernen, um zum Beispiel die Vias 120 und die optionalen dritten Justiermarken 121 zu bilden. Folglich sind die oberen Oberflächen 119 der zweiten isolierenden Schicht 118, der Vias 120 und der dritten Justiermarken 121 im Wesentlichen koplanar. Da die obere Oberfläche der zweiten isolierenden Schicht 118 planar ist, und da insbesondere die dritten Justiermarken 121 keine Topographie innerhalb der zweiten isolierenden Schicht 118 haben, gibt es keine Topographie, die zum Ausrichten einer opaken Materialschicht verwendet werden könnte, falls zu diesem Zeitpunkt des Herstellungsprozesses eine opake Materialschicht abgeschieden werden sollte.
  • Gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung wird als nächstes mindestens eine zweite Justiermarke 140 innerhalb zumindest der zweiten isolierenden Schicht 118 gebildet, wie in den 1 bis 3 gezeigt. Zuerst wird eine Maske 122 über der zweiten isolierenden Schicht 118 und den Vias 120 abgeschieden (wie in 2 gezeigt), und die Maske 122 wird mit der gewünschten Struktur für die zweiten Justiermarken strukturiert, wie in 3 gezeigt. Die Maske 122 kann beispielsweise einen Photoresist, eine Hartmaske, oder Kombinationen daraus aufweisen, alternativ kann die Maske 122 jedoch andere Materialien aufweisen.
  • Die Maske 122 wird strukturiert, um mindestens eine zweite Justiermarke 140 (im Weiteren auch als "zweite Justiermarken 140" bezeichnet) in zumindest der zweiten isolierenden Schicht 118 zu bilden. Die Maske 122 wird durch die zweite isolierende Schicht 118 hindurch an Justiermarken 114 ausgerichtet. Die Maske 122 kann unter Verwendung einer Lithographiemaske oder direkt, unter Verwendung von Elektronenstrahllithographie (electron beam lithography, EBL) oder anderen direkten Strukturierungsverfahren, strukturiert werden. Die Maske 122 wird zum Maskieren von Teilen der zweiten isolierenden Schicht 118 verwendet, während zumindest die zweite isolierende Schicht 118 zum Beispiel unter Verwendung eines Ätzprozesses mit mindestens einer zweiten Justiermarke 140 strukturiert wird, wie in 2 gezeigt. In einer bevorzugten Ausgestaltung kann die mindestens eine zweite Justiermarke 140 eine Mehrzahl von zweiten Justiermarken 140 aufweisen (nicht gezeigt in 2; siehe 4B).
  • In einer Ausgestaltung erstrecken sich die zweiten Justiermarken 140 durch einen wesentlichen Teil der Dicke der zweiten isolierenden Schicht 118. Zum Beispiel erstrecken sich die zweiten Justiermarken 140 vorzugsweise mindestens durch die halbe Dicke der zweiten isolierenden Schicht 118, wie in der durchsichtigen Darstellung bei d1 in 2 gezeigt. In einer Ausgestaltung beträgt die Tiefe d1 der zweiten Justiermarken 140 vorzugsweise mindestens 1000 Ångström.
  • In einer weiteren Ausgestaltung erstrecken sich die zweiten Justiermarken 140 durch die gesamte Dicke der zweiten isolierenden Schicht 118, wie in der durchsichtigen Darstellung bei d2 in 2 gezeigt. Wenn zum Beispiel die zweite isolierende Schicht 118 eine Dicke von ungefähr 1500 Ångström aufweist, weisen die zweiten Justiermarken 140 in dieser Ausgestaltung vorzugsweise eine Tiefe d2 von ungefähr 1500 Ångström auf.
  • In einer weiteren Ausgestaltung erstrecken sich die zweiten Justiermarken 140 durch die gesamte Dicke der zweiten isolierenden Schicht 118 und außerdem durch einen Teil der ersten isolierenden Schicht 116, wie in der durchsichtigen Darstellung bei d3 gezeigt. In einer Ausgestaltung beträgt die Tiefe d3 der zweiten Justiermarken 140 vorzugsweise mindestens 2000 Ångström.
  • Nachdem die zweiten Justiermarken 140 in zumindest der zweiten isolierenden Schicht 118 gebildet sind, wird die Maske 122 entfernt, wobei die in 3 gezeigte Struktur verbleibt. Zu diesem Zeitpunkt des Herstellungsprozesses sind die Materialschichten 118, 120 und 121 im Wesentlichen planar, abgesehen von der zweiten Justiermarke 140, welche zweite Justiermarke 140 in dem Justiermarkenbereich 104 gebildet wurde. Die zweiten Justiermarken 140 weisen vorzugsweise Gräben mit Seitenwänden und einer unteren Oberfläche auf, wie gezeigt. Die Gräben der zweiten Justiermarken 140 sind vorzugsweise frei von jeglichem Material.
  • Um die zweite Justiermarke 140 innerhalb der ersten isolierenden Schicht 116 zu ätzen bzw. zu bilden, werden die zweiten Justiermarken 140 in einer Ausgestaltung vorzugsweise nicht über der ersten Justiermarke 114 innerhalb der Metallisierungsschicht M1 gebildet. Andernfalls würde zum Beispiel in der Ausgestaltung das leitende Material der Justiermarke 114 das Ätzen bzw. das Bilden der zweiten Justiermarke 140 innerhalb eines Teils der ersten isolierenden Schicht 116 verhindern. Entsprechend werden zum Beispiel die zweiten Justiermarken 140 vorzugsweise auch nicht über den optionalen dritten Justiermarken in der Via-Ebene V1 gebildet. In einer weiteren Ausgestaltung kann jedoch alternativ die zweite Justiermarke 140 über einer ersten Justiermarke 114 oder über einer dritten Justiermarke 121 gebildet werden.
  • Obwohl nur eine zweite Justiermarke 140 in den Figuren gezeigt ist, wird vorzugsweise mindestens eine Justiermarke 140 gebildet. Zum Beispiel kann eine Mehrzahl von zweiten Justiermarken 140 in einer Struktur in dem Justiermarkenbereich 104 gebildet werden. Gemäß einer Ausgestaltung der vorliegenden Erfindung können eine oder mehrere Mengen von zweiten Justiermarken 140 gebildet werden.
  • 4A zeigt eine Draufsicht eines Substrats, welches eine Mehrzahl darauf ausgebildeter Halbleiter-Eelemente 100 aufweist. Das Substrat kann zum Beispiel mindestens eine ebene Kante 123 (flat edge) aufweisen, welche zur mechanischen Ausrichtung innerhalb einer Spannvorrichtung (chuck) verwendet wird (obwohl erste Justiermarken 114 oder andere unterliegende Justiermarken (nicht gezeigt) ebenfalls für eine exaktere Ausrichtung innerhalb einer Spannvorrichtung oder eines Gerätes wie zum Beispiel einem Steppers verwendet werden können). Für ein MRAM-Element können zum Beispiel 60 oder mehr einzelne Dies oder Elemente 100 auf einem einzelnen Substrat 102 gebildet werden, es kann jedoch auch eine andere Anzahl von Dies 100 gebildet werden.
  • 4B zeigt eine genauere Ansicht eines einzelnen Dies 100, wie er in 4A gezeigt ist. Der Justiermarkenbereich 104 liegt vorzugsweise in dem Kerf-Bereich bzw. Randbereich des Dies 100. Die Breite des Justiermarkenbereiches 104 an dem Die-Kerf kann beispielsweise ungefähr 200 μm betragen, alternativ kann der Justiermarkenbereich 104 jedoch andere Abmessungen aufweisen. Eine erste Menge 141a und eine zweite Menge 141b von zweiten Justiermarken 140 kann in dem Justiermarkenbereich 104 gebildet werden, wie gezeigt. In einer Ausgestaltung kann jede Menge 141a und 141b ungefähr 10 oder mehr zweite Justiermarken 140 aufweisen. Zum Beispiel kann eine Menge 141a bzw. 141b 11, 13 oder eine andere Anzahl von zweiten Justiermarken 140 aufweisen. Jede zweite Justiermarke 140 weist vorzugsweise eine Breite von ungefähr 2 μm oder weniger und eine Länge von ungefähr 60 μm oder weniger auf. Alternativ können die zweiten Justiermarken 140 jedoch andere Abmessungen aufweisen.
  • Vorzugsweise wird eine Menge 141a von zweiten Justiermarken 140 entlang der oberen Kante oder entlang der unteren Kante des Dies 100 gebildet, und die andere Menge 141b ist entlang der linken Kante oder entlang der rechten Kante des Dies 100 gebildet. Zum Beispiel kann eine Menge 141a an einer oberen Kante des Justiermarkenbereiches 104 gebildet werden, wie gezeigt. Alternativ kann die Menge 141a an der unteren Kante des Justiermarkenbereiches 104 gebildet werden (nicht gezeigt). Auf die gleiche Weise kann die Menge 141b entlang der rechten Seitenkante des Dies innerhalb des Justiermarkenbereiches 104 gebildet werden, wie gezeigt, oder alternativ kann die Menge 141b entlang der linken Seitenkante des Dies gebildet werden (nicht gezeigt). Die an der oberen oder der unteren Kante gebildete Menge 141a von Justiermarken 140 ist vorzugsweise so angeordnet, dass die lange Seite der Justiermarken 140 vertikal ausgerichtet ist, und die an der Seitenkante ausgebildete Menge 141b von Justiermarken 140 ist vorzugsweise so angeordnet, dass die lange Seite der Justiermarken 140 horizontal ausgerichtet ist, wie gezeigt. Gemäß Ausgestaltungen der vorliegenden Erfindung hängt die Anzahl und Anordnung der zweiten Justiermarken 140 zum Beispiel von der speziellen Lithographieanlage und den Geräten ab, welche zum Herstellen des Halbleiterelementes 100 verwendet werden.
  • Die neuartigen zweiten Justiermarken 140 können dazu verwendet werden, einen Zugang zu den ersten Justiermarken 114 innerhalb der Metallisierungsschicht M1 zu schaffen, zum Ausrichten des Lithographieprozesses, welcher Lithographieprozess zum Strukturieren opaker Materialschichten verwendet wird, was als nächstes beschrieben wird. Eine opake Materialschicht 124 wird über der zweiten isolierenden Schicht 118, den leitenden Vias 120 in dem Array-Bereich 106 und über der mindestens einen zweiten Justiermarke 140 und den optionalen dritten Justiermarken 121 in dem Justiermarkenbereich 104 abgeschieden, wie es in der Querschnittsansicht in 5 gezeigt ist. Die opake Materialschicht 124 kann zum Beispiel einen Magnetstapel aufweisen, welcher zum Bilden eines MTJ eines MRAM-Elementes 100 verwendet wird. Die opake Materialschicht 124 passt sich im Wesentlichen der Topographie der zweiten Justiermarken 140 an, wobei visuell und/oder optisch nachweisbare Vertiefungen 128 in der opaken Materialschicht 124 gebildet werden, wie gezeigt. Die opake Materialschicht 124 kann eine erste magnetische Schicht, eine Tunnelbarriere, welche über der ersten magnetischen Schicht angeordnet ist, und eine zweite magnetische Schicht, welche über der Tunnelbarriere angeordnet ist, aufweisen, wobei die zweite magnetische Schicht zum Beispiel ein opakes Material aufweisen kann. Die opake Materialschicht 124 kann zum Beispiel eine Hartmaske enthalten, welche Hartmaske über einer zweiten magnetischen Schicht angeordnet ist (nicht gezeigt). Die Hartmaske der opaken Materialschicht 124 kann zum Beispiel ein opakes, durchsichtiges oder durchscheinendes Material aufweisen. In anderen Halbleiterelementen außer MRAM-Elementen kann die opake Materialschicht 124 zum Beispiel andere opake Materialien aufweisen.
  • Eine erste Maskenschicht 126 kann über der opaken Materialschicht 124 abgeschieden werden, wie in 5 gezeigt. Die erste Maskenschicht 126 weist ein durchscheinendes oder durchsichtiges Material auf, so dass Vertiefungen 128 in der opaken Materialschicht 124 optisch sichtbar sind für die Lithographiegeräte, welche Lithographiegeräte zum Strukturieren der ersten Maskenschicht 126 verwendet werden. Die erste Maskenschicht 126 kann zum Beispiel einen Photoresist, eine Hartmaske und einen Photoresist oder andere Materialien und einen Photoresist aufweisen. Alternativ kann die erste Maskenschicht 126 jedoch andere Materialien aufweisen. Falls die erste Maskenschicht 126 ein Hartmaskenmaterial aufweist, kann die Hartmaske zum Beispiel ein dielektrisches Material wie zum Beispiel ein Oxid oder Nitrid aufweisen. Als Beispiel kann die erste Maskenschicht 126 eine oder mehrere Hartmaskenmaterialschichten aufweisen, welche von einer Photoresist-Schicht bedeckt sind. Der Photoresist kann zum Strukturieren der Hartmaske verwendet werden, und die Hartmaske und wahlweise auch der Photoresist können dann zum Öffnen der opaken Materialschicht 124 in dem Justiermarkenbereich 104 verwendet werden.
  • Ausgestaltungen der vorliegenden Erfindung stellen Mittel zum Ausrichten der ersten Maskenschicht 126 bereit, welche das Entfernen von opaken Materialschichten 124 über ersten Justiermarken 114 ermöglicht. Die erste Maskenschicht 126 wird strukturiert (zum Beispiel unter Verwendung einer Lithographiemaske oder einer direkten Strukturierungsmethode), um die erste Maskenschicht 126 in zumindest dem Bereich 127a in 5 über der mindestens einen ersten Justiermarke 114 in der Metallisierungsschicht M1 zu entfernen, wie in der durchsichtigen Darstellung gekennzeichnet, um ein Fenster in der ersten Maskenschicht 126 zumindest über der mindestens einen ersten Justiermarke 114 zu öffnen. Die Lithographiemaske oder das Lithographiegerät, welche zum Strukturieren der ersten Maskenschicht 126 verwendet wird, richtet sich an den Vertiefungen 128 in der opaken Materialschicht 124 aus, welche Vertiefungen 128 durch die erste Maskenschicht 126 sichtbar sind. Der Bereich 127a kann zum Beispiel ein Fenster aufweisen, welches geringfügig größer ist als die Struktur der ersten Justiermarke 114. Alternativ können größere Teile 127b des Justiermarkenbereiches 104 geöffnet werden, wobei die optionale dritte Justiermarke 121 und/oder die zweite Justiermarke 140 offen gelegt werden, ebenfalls in durchsichtiger Darstellung gezeigt.
  • Vorteilhafterweise wird die Vertiefung 128 in der opaken Materialschicht 124 dazu verwendet, die Lithographiemaske oder das Lithographiegerät, welche zum Strukturieren der ersten Maskenschicht 126 über der opaken Materialschicht 124 verwendet wird, auszurichten. Die erste Maskenschicht 126 wird dann als Maske verwendet, während freigelegte Teile der opaken Materialschicht 124 über zumindest der ersten Justiermarke 114 entfernt werden. Die zweite isolierende Schicht 128 kann ebenfalls zumindest über den ersten Justiermarken 114 entfernt werden, wie in 6 gezeigt. Die erste Maskenschicht 126 wird dann derart entfernt, dass die opake Materialschicht 124 in dem Arraybereich 106 verbleibt und zumindest teilweise (zum Beispiel zumindest über den ersten Justiermarken 114) in dem Justiermarkenbereich 104 weggeätzt ist. Die ersten Justiermarken 114 sind nun sichtbar, und der Rest des Substrats 102 (zum Beispiel der Arraybereich 106) ist von der opaken Materialschicht 124 bedeckt.
  • Eine zweite Maskenschicht 134 wird dann über der opaken Materialschicht 124 und der mindestens einen ersten Justiermarke 114 abgeschieden, ebenfalls in 6 gezeigt. Die zweite Maskenschicht 134, weist ein durchscheinendes oder durchsichtiges Material auf, so dass die mindestens eine erste Justiermarke 114 in der Metallisierungsschicht M1 optisch sichtbar ist für die Lithographiegeräte, welche zum Strukturieren der zweiten Maskenschicht 134 verwendet werden. Die zweite Maskenschicht 134 kann zum Beispiel einen Photoresist, eine Hartmaske und einen Photoresist, oder eine Kombination aus anderen Materialien und einem Photoresist aufweisen. Alternativ kann die zweite Maskenschicht 134 jedoch andere Materialien aufweisen. Falls die zweite Maskenschicht 134 ein Hartmaskenmaterial aufweist, kann die Hartmaske zum Beispiel ein dielektrisches Material wie zum Beispiel ein Oxid oder Nitrid aufweisen. Die zweite Maskenschicht 134 kann eine oder mehrere Hartmaskenmaterialschichten aufweisen, welche von einer Photoresistschicht bedeckt sind. Zum Beispiel kann der Photoresist zum Strukturieren der Hartmaske verwendet werden, und die Hartmaske und wahlweise auch der Photoresist können dann zum Strukturieren der opaken Materialschicht 124 verwendet werden.
  • Die zweite Maskenschicht 134 wird dann mit der gewünschten Struktur für die opake Materialschicht 124 strukturiert (zum Beispiel unter Verwendung einer Lithographiemaske oder einer direkten Strukturierungsmethode), wobei die erste Justiermarke 114 der ersten Metallisierungsschicht M1 zum Ausrichten verwendet wird, in 6 in durchsichtiger Darstellung gezeigt. Falls zum Beispiel die opake Materialschicht 124 einen Magnetstapel aufweist, wird die zweite Maskenschicht 134 mit der gewünschten Struktur 135 (in durchsichtiger Darstellung gezeigt) der MTJ strukturiert, wobei jeder MTJ über einer Leiterbahn 112, welche innerhalb der ersten isolierenden Schicht 116 gebildet ist, angeordnet ist. Die zweite Maskenschicht 134 wird dann als Maske verwendet, während die opake Materialschicht 124 derart strukturiert wird, dass die opake Materialschicht 124 in gewünschten Teilen des Arraybereichs 106 verbleibt, wie es in 7 gezeigt ist. Die zweite Maskenschicht 134 wird dann entfernt.
  • Der Herstellungsprozess für das Halbleiterelement 100 wird dann wie in 8 gezeigt fortgesetzt. Zum Beispiel kann eine dritte isolierende Schicht 130, welche ähnliche Materialien wie für die erste isolierende Schicht 116 und die zweite isolierende Schicht 118 beschrieben aufweist, zwischen den MTJ 124 oder strukturiertem opaken Material gebildet werden. Zusätzliche Materialschichten 132 und 138 können über den MTJ 124 und der dritten isolierenden Schicht 130 gebildet werden, wie gezeigt. Zum Beispiel können zweite Leiterbahnen 132, welche in eine andere Richtung ausgerichtet sind als die ersten Leiterbahnen 112, in einer vierten isolierenden Schicht 138, welche vierte isolierende Schicht 138 ähnliche Materialien aufweist wie die für die erste isolierende Schicht 116 und die zweite isolierende Schicht 118 beschriebenen, gebildet werden, um ein MRAM-Array zu bilden. Die zweiten Leiterbahnen 132 können zum Beispiel ähnliche Materialien und Abmessungen aufweisen, wie für die ersten Leiterbahnen 112 beschrieben.
  • Das MRAM-Array kann beispielsweise ein Kreuzungspunktarray (cross point array), oder ein Feldeffekttransistor (FET) Array aufweisen. Eine leitende Brücke (conductive strap) kann gebildet werden, welche den Boden der MTJ 124 an eine darunter liegende erste Leiterbahn 112 elektrisch koppelt (nicht gezeigt). Ein leitendes Via 136 kann zwischen dem leitenden Via 120 und der zweiten Leiterbahn 132 gebildet werden, um einen elektrischen Kontakt zu dem Substrat 102 herzustellen, wie gezeigt.
  • Vorteilhafterweise stellt das neuartige Prozessschema, welches hierin beschrieben ist, ein Integrationsschema bereit zum Bilden von zweiten Justiermarken 140 in einer Viaebene V1, welche zweiten Justiermarken 140 zum Ausrichten verwendet werden können, wenn die opake Materialschicht 124 über den ersten Justiermarken 114 in dem Justiermarkenbereich 104 geöffnet wird, so dass die ersten Justiermarken 114 zum Stukturieren der opaken Materialschicht 124 in dem Arraybereich 106 verwendet werden können. Dies ist besonders vorteilhaft in Anwendungen, wo die Ausrichtung an unterliegenden Strukturen wichtig ist während des Herstellungsprozesses, wie zum Beispiel bei dem Herstellungsprozess eines MRAM-Elementes, wo zum Beispiel die Ausrichtung eines MTJ 124 an eine erste Leiterbahn 112 entscheidend ist. Da die zweiten Justiermarken 140, welche in der Viaebene V1 gebildet werden, keinem CMP-Prozess ausgesetzt sind, und/oder da sie sich wesentlich in das Viadielektrikum (zweite isolierende Schicht 118) erstrecken, sind die Vertiefungen 128 in der opaken Materialschicht 124 von der oberen Oberfläche des Werkstücks 102 aus durch die erste Maskenschicht 126 deutlich optisch sichtbar für die Lithographiegeräte. Gemäß Ausgestaltungen der vorliegenden Erfindung wird dadurch eine hervorragende Ausrichtung der MTJ 124 an unterliegenden ersten Leiterbahnen 112 erreicht.
  • Ein weiterer Vorteil der neuartigen zweiten Justiermarken 140 der vorliegenden Erfindung besteht darin, dass die mindestens eine zweite Justiermarke 140 zum Strukturieren von zwei oder mehr opaken Materialschichten wie zum Beispiel der opaken Materialschicht 124, wie in den Figuren gezeigt und hierin beschrieben, verwendet werden kann. Zum Beispiel kann gemäß der vorliegenden Erfindung ein MTJ, welcher zwei oder mehr Magnetstapelschichten aufweist, gebildet werden. Nachdem die opake Materialschicht 124 in dem Arraybereich 106 strukturiert ist, wie in 7 gezeigt, kann eine zusätzliche opake Materialschicht (nicht gezeigt) über den strukturierten MTJ 124 oder einer anderen Struktur, welche die opake Materialschicht 124 aufweist, und ebenfalls über der oberen Oberfläche der zweiten isolierenden Schicht 118 und der oberen Oberfläche des leitenden Vias 120 und einer optionalen dritten Justiermarke 121 in der Viaschicht V1 abgeschieden werden. Eine dritte Maskenschicht kann über der zusätzlichen opaken Materialschicht abgeschieden werden, und die dritte Maskenschicht kann strukturiert werden, wobei die Vertiefungen, welche in der zusätzlichen opaken Materialschicht über den zweiten Justiermarken 140 gebildet sind, zur Ausrichtung verwendet werden. Die dritte Maskenschicht wird dann als Maske verwendet, während die zusätzliche opake Materialschicht über den ersten Justiermarken 114 in der Metallisierungsschicht M1 entfernt wird. (Der Herstellungsprozess, welcher die erste Maskenschicht 126 zum Öffnen der opaken Materialschicht 124 verwendet, wie in 5 und 6 gezeigt, wird für die zusätzliche opake Materialschicht wiederholt). In ähnlicher Weise wird dann eine vierte Maskenschicht über der Struktur 100 abgeschieden, und die vierte Maskenschicht wird strukturiert, wobei die ersten Justiermarken 114 in der Metallisierungsschicht M1 zur Ausrichtung verwendet werden. Die vierte Maskenschicht wird dann verwendet, um die zusätzliche opake Materialschicht zu strukturieren, wobei ein zweiter MTJ über dem ersten in 7 gezeigten MTJ 124 gebildet wird. (Der Herstellungsprozess, welcher die zweite Maskenschicht 134 zum Strukturieren der zweiten opaken Materialschicht 124 verwendet, wie in 5 und 6 gezeigt, wird für die zusätzliche opake Materialschicht wiederholt).
  • Eine oder mehrere opake Materialschichten können unter Verwendung dieses Zwei-Schritt-Prozesses abgeschieden und strukturiert werden: die erste Maske wird an Vertiefungen ausgerichtet, welche Vertiefungen in den zusätzlichen opaken Materialschichten über den zweiten Justiermarken 140 gebildet sind, während das opake Material über den ersten Justiermarken 114 entfernt wird, und anschließend wird die zweite Maske an den ersten Justiermarken 114 selbst ausgerichtet wird. Gemäß dieser Ausgestaltung der Erfindung kann ein MRAM-Element hergestellt werden, welches zwei oder mehr übereinander angeordnete Magnetstapel aufweist.
  • Man beachte, dass, obwohl die neuartigen zweiten Justiermarken 140, welche hierin beschrieben werden, so gezeigt sind, dass sie im Bereich 104 des Substrats 102 gebildet sind, die zweiten Justiermarken 140 auch in anderen Gebieten des Substrats 102 gebildet werden können (nicht gezeigt). Beispielsweise können die zweiten Justiermarken 140 in nicht genutzten Gebieten des Arraybereiches 106 eines Dies 100 gebildet werden, oder in nicht genutzten Gebieten eines Peripheriebereiches 105 eines Dies 100 (siehe 4B).
  • Ausgestaltungen der vorliegenden Erfindung beinhalten Prozesschemata zum Strukturieren opaker Materialschichten, und außerdem eine Halbleiterelement-Anordnung mit neuartigen Justiermarken, welche neuartigen Justiermarken in einer oder mehreren isolierenden Schichten eines Halbleiterelementes gebildet sind. Wie in 2 gezeigt, enthält die neuartige Anordnung eines Halbleiterelementes 100 ein Substrat 102, welches Substrat 102 einen ersten Bereich 104 und einen zweiten Bereich 106 enthält. Eine erste isolierende Schicht 116 ist über dem Substrat 102 angeordnet, und mindestens eine erste Justiermarke 114 ist in dem ersten Bereich 104 des Substrats 102 angeordnet. Eine Mehrzahl von ersten Leiterbahnen 112 ist in dem zweiten Bereich 106 des Substrats 102 innerhalb der ersten isolierenden Schicht 116 angeordnet. Die mindestens eine erste Justiermarke 114 ist mit einem leitenden Material gefüllt. Eine zweite isolierende Schicht 118 ist über der mindestens einen ersten Justiermarke 114, der Mehrzahl von ersten Leiterbahnen 112 und der ersten isolierenden Schicht 116 angeordnet. Mindestens eine zweite Justiermarke 140 ist innerhalb der zweiten isolierenden Schicht 118 und innerhalb eines Teils der ersten isolierenden Schicht 116 in dem ersten Bereich 104 des Werkstückes 102 angeordnet, wie gezeigt bei d3. Die mindestens eine zweite Justiermarke 140 weist einen Graben mit einem Boden und Seitenwänden auf.
  • Vorteile von Ausgestaltungen der Erfindung beinhalten das Bereitstellen einer verbesserten Ausrichtung von opaken Materialschichten 124 an unterliegenden Komponenten wie zum Beispiel Leiterbahnen 112. Die zweiten Justiermarken 140 werden unter Verwendung einer anderen Lithographiemaske gebildet als der Maske, welche zum Strukturieren leitender Vias 120 innerhalb der zweiten isolierenden Schicht 118 verwendet wird, und die zweiten Justiermarken 140 haben vorzugsweise eine größere Länge als die Vias 120, welche Vias 120 in der Viaschicht gebildet sind. Die zweiten Justiermarken 140 sind nicht einem CMP-Prozess ausgesetzt, und sie sind nicht mit einem Material gefüllt, wodurch die Topographie der Justiermarken 140 erhalten bleibt und scharf und deutlich ist, so dass die Justiermarken 140 zum Ausrichten beim Strukturieren einer anschließend abgeschiedenen opaken Materialschicht 124, wie zum Beispiel einem Magnetstapel eines MTJ 124, verwendet werden können. Da die Vertiefungen 128 eine deutliche Struktur aufweisen, kann die Fenstergröße der Maske 126, welche zum Öffnen der ersten Justiermarken 114 verwendet wird, kleiner gemacht werden, wodurch Fläche in dem Justiermarkenbereich 104 an dem Kerf des Halbleiterrohchips 100 eingespart wird. Die zweiten Justiermarken 140 ermöglichen das Strukturieren von opaken Materialschichten 124 in der Abwesenheit jeglicher Oberflächentopographie der darunter liegenden Schichten.
  • Obwohl Ausgestaltungen und ihre Vorteile ausführlich beschrieben wurden, ist anzumerken, dass vielfältige Änderungen, Ersetzungen und Neuerungen hierin gemacht werden können, ohne vom Geist und Bereich der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen. Zum Beispiel ist es für eine mit dem Fachgebiet vertrauten Person leicht ersichtlich, dass viele der Merkmale, Funktionen, Prozesse und Materialien die hierin beschrieben werden, verändert werden können, derart, dass die vorgenommenen Veränderungen weiterhin im Anwendungsbereich der vorliegenden Erfindung liegen. Darüber hinaus ist es nicht beabsichtigt, dass sich der Anwendungsbereich der vorliegenden Erfindung auf die speziellen Ausgestaltungen des Prozesses, der Maschine, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Schritte beschränkt, welche in der Beschreibung genannt sind. Wie der Durchschnittsfachmann der Offenbarung der vorliegenden Erfindung leicht entnehmen kann, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellungsverfahren, Materialzusammensetzungen, Mittel, Verfahren oder Schritte, welche zur Zeit existieren oder später entwickelt werden, und welche im Wesentlichen dieselbe Aufgabe erfüllen oder im Wesentlichen dasselbe Ergebnis erreichen wie die entsprechenden Ausgestaltungen, die hierin beschrieben sind, benutzt werden. Demgemäß ist beabsichtigt, dass die beigefügten Ansprüche innerhalb ihres Anwendungsbereiches solche Prozesse, Maschinen, Herstellungsverfahren, Materialzusammensetzungen, Mittel, Verfahren oder Schritte einschließen.

Claims (34)

  1. Verfahren zum Herstellen eines Halbleiterelementes, wobei • ein Substrat bereitgestellt wird, welches Substrat einen ersten Bereich und einen zweiten Bereich enthält; • eine erste isolierende Schicht über dem Substrat gebildet wird; • mindestens eine erste Justiermarke über dem ersten Bereich des Substrats und eine Mehrzahl von Leiterbahnen über dem zweiten Bereich des Substrats innerhalb der ersten isolierenden Schicht gebildet werden, wobei die mindestens eine erste Justiermarke mit einem leitenden Material gefüllt wird; • eine zweite isolierende Schicht über der mindestens einen ersten Justiermarke, der Mehrzahl von ersten Leiterbahnen, und der ersten isolierenden Schicht gebildet wird; • ein leitendes Via in der zweiten isolierenden Schicht über dem zweiten Bereich des Werkstücks unter Verwendung einer ersten Lithographiemaske gebildet wird; • mindestens eine zweite Justiermarke zumindest innerhalb der zweiten isolierenden Schicht über dem ersten Bereich des Werkstücks unter Verwendung einer zweiten Lithographiemaske gebildet wird, wobei die zweite Lithographiemaske von der ersten Lithographiemaske verschieden ist, und wobei die mindestens eine zweite Justiermarke einen Graben mit einem Boden und Seitenwänden aufweist; • eine opake Materialschicht über der mindestens einen zweiten Justiermarke und der zweiten isolierenden Schicht abgeschieden wird, wobei die opake Materialschicht den Boden und die Seitenwände des Grabens der mindestens einen zweiten Justiermarke derart belegt, dass eine Vertiefung in der opaken Materialschicht über jeder der mindestens einen zweiten Justiermarke verbleibt; • eine erste Maskenschicht über der opaken Materialschicht abgeschieden wird; • die erste Maskenschicht unter Verwendung einer Lithographiemaske oder eines Lithographiegerätes strukturiert wird, wobei die erste Maskenschicht über der mindestens einen ersten Justiermarke entfernt wird, derart, dass die Vertiefung über der mindestens einen zweiten Justiermarke zum Ausrichten der Lithographiemaske oder des Lithographiegerätes verwendet wird, welche Lithographiemaske oder welches Lithographiegerät zum Strukturieren der ersten Maskenschicht über der opaken Materialschicht verwendet wird; • die opake Materialschicht über der mindestens einen ersten Justiermarke entfernt wird unter Verwendung der ersten Maskenschicht als Maske; • die erste Maskenschicht entfernt wird; • eine zweite Maskenschicht über der opaken Materialschicht und der zumindest einen ersten Justiermarke abgeschieden wird; • die zweite Maskenschicht mit einer Struktur für die opake Materialschicht strukturiert wird unter Verwendung der mindestens einen ersten Justiermarke zum Ausrichten; und • die opake Materialschicht strukturiert wird unter Verwendung der zweiten Maskenschicht als Maske.
  2. Verfahren gemäß Anspruch 1, wobei die erste Maskenschicht oder die zweite Maskenschicht einen Photoresist oder eine Hartmaske und einen Photoresist aufweist.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das Bilden des leitenden Vias weiterhin aufweist das Bilden mindestens einer dritten Justiermarke in der zweiten isolierenden Schicht über dem ersten Bereich des Werkstücks, wobei das leitende Via, die zweite isolierende Schicht und die mindestens eine dritte Justiermarke eine im Wesentlichen planare obere Oberfläche aufweisen.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Bilden der mindestens einen zweiten Justiermarke das Bilden von mindestens einer Menge von zweiten Justiermarken aufweist.
  5. Verfahren gemäß Anspruch 4, wobei: • der erste Bereich und der zweite Bereich des Halbleiterelementes einen oder eine Mehrzahl von Dies auf dem Halbleiter-Substrat aufweisen; • jeder Die eine obere Kante, eine untere Kante, eine erste Seitenkante sowie eine zweite der ersten Seitenkante gegenüberliegende zweite Seitenkante aufweist; • das Bilden der mindestens einen Menge von zweiten Justiermarken das Bilden einer ersten Menge von zweiten Justiermarken entlang der oberen Kante oder entlang der unteren Kante des Dies und das Bilden einer zweiten Menge von zweiten Justiermarken entlang der ersten Seitenkante oder entlang der zweiten Seitenkante des Dies aufweist.
  6. Verfahren gemäß Anspruch 5, wobei die zweiten Justiermarken eine Breite von ungefähr 2 μm oder weniger und eine Länge von ungefähr 60 μm oder weniger aufweisen.
  7. Verfahren gemäß Anspruch 5 oder 6, wobei die erste Menge von zweiten Justiermarken ungefähr 10 oder mehr zweite Justiermarken aufweist, und wobei die zweite Menge von Justiermarken ungefähr 10 oder mehr zweite Justiermarken aufweist.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, wobei das Bilden der mindestens einen zweiten Justiermarke innerhalb zumindest der zweiten isolierenden Schicht derart erfolgt, dass das Bilden der mindestens einen zweiten Justiermarke in zumindest ungefähr der Hälfte der Dicke der zweiten isolierenden Schicht erfolgt.
  9. Verfahren gemäß Anspruch 8, wobei das Bilden der mindestens einen zweiten Justiermarke innerhalb zumindest der zweiten isolierenden Schicht derart erfolgt, dass das Bilden der mindestens einen zweiten Justiermarke in der gesamten Dicke der zweiten isolierenden Schicht erfolgt.
  10. Verfahren gemäß Anspruch 9, wobei das Bilden der mindestens einen zweiten Justiermarke weiterhin aufweist das Bilden der mindestens einen zweiten Justiermarke innerhalb zumindest eines Teils der ersten isolierenden Schicht.
  11. Verfahren gemäß einem der Ansprüche 1 bis 10, wobei das Bilden der mindestens einen zweiten Justiermarke derart erfolgt, dass die mindestens eine zweite Justiermarke eine Tiefe von ungefähr 1000 Ångström oder mehr aufweist.
  12. Verfahren gemäß einem der Ansprüche 1 bis 11, wobei das Bilden der mindestens einen zweiten Justiermarke das Bilden der mindestens einen zweiten Justiermarke über dem ersten Bereich des Werkstücks, jedoch nicht über einer der Mehrzahl von ersten Justiermarken in dem ersten Bereich des Werkstücks, aufweist.
  13. Verfahren gemäß einem der Ansprüche 1 bis 12, wobei der erste Bereich einen Kerf-Bereich oder Randbereich eines Dies des Halbleiterelementes aufweist.
  14. Verfahren gemäß einem der Ansprüche 1 bis 13, wobei: • das Halbleiterelement ein magnetisches Direktzugriffsspeicher-(MRAM)-Element aufweist; • der erste Bereich einen Kerf-Bereich oder Randbereich eines Dies des MRAM-Elementes aufweist; • der zweite Bereich einen Array-Bereich des MRAM-Elementes aufweist; • das Abscheiden der opaken Materialschicht das Abscheiden eines ersten Magnetstapels aufweist; und • das Strukturieren der opaken Materialschicht das Bilden mindestens einer magnetischen Tunnel-Übergangs aufweist.
  15. Verfahren gemäß Anspruch 14, wobei weiterhin • ein zweiter Magnetstapel über zumindest dem magnetischen Tunnel-Übergang abgeschieden wird, welcher zweite Magnetstapel ein opakes Material aufweist; • eine dritte Maskenschicht über dem zweiten Magnetstapel abgeschieden wird; • die dritte Maskenschicht unter Verwendung einer Lithographiemaske oder eines Lithographiegerätes strukturiert wird, wobei die Vertiefung über der mindestens einen zweiten Justiermarke zum Ausrichten der Lithographiemaske oder des Lithographiegerätes verwendet wird, welche Lithographiemaske oder welches Lithographiegerät zum Strukturieren der zweiten Maskenschicht über dem zweiten Magnetstapel verwendet wird; • der zweite Magnetstapel über der mindestens einen ersten Justiermarke entfernt wird, wobei die dritte Maskenschicht als Maske verwendet wird; • die dritte Maskenschicht entfernt wird; • eine vierte Maskenschicht über dem zweiten Magnetstapel und der mindestens einen ersten Justiermarke abgeschieden wird; • mindestens eine erste Justiermarke zum Ausrichten ausgebildet wird; und • der zweite Magnetstapel unter Verwendung der vierten Maskenschicht als Maske strukturiert wird.
  16. Verfahren gemäß Anspruch 14 oder 15, wobei weiterhin eine Mehrzahl von zweiten Leiterbahnen über jedem des mindestens einen magnetischen Tunnel-Übergangs gebildet wird.
  17. Verfahren gemäß einem der Ansprüche 14 bis 16, wobei der erste Magnetstapel aufweist: • eine erste magnetische Schicht; • eine Tunnelbarriere, welche über der ersten magnetischen Schicht angeordnet ist; • eine zweite magnetische Schicht, welche über der Tunnelbarriere angeordnet ist; und wobei zumindest die zweite magnetische Schicht ein opakes Material aufweist.
  18. Verfahren zum Herstellen eines magnetischen Speicher-Elementes, wobei: • ein Substrat bereitgestellt wird, welches eine Mehrzahl von Die-Bereichen enthält, wobei jeder Die-Bereich einen Justiermarkenbereich in einem Randbereich des Dies aufweist, sowie einen Array-Bereich, welcher Array-Bereich innerhalb des Justiermarkenbereichs angeordnet ist; • eine erste isolierende Schicht über dem Substrat gebildet wird; • mindestens eine erste Justiermarke über dem Justiermarkenbereich des Substrats und eine Mehrzahl von ersten Leiterbahnen über dem Array-Bereich des Substrats innerhalb der ersten isolierenden Schicht gebildet werden, wobei die mindestens eine erste Justiermarke mit einem leitenden Material gefüllt wird; • eine zweite isolierende Schicht über der mindestens einen ersten Justiermarke, der Mehrzahl von ersten Leiterbahnen und der ersten isolierenden Schicht gebildet wird; • ein leitendes Via in der zweiten isolierenden Schicht über dem Array-Bereich des Substrats unter Verwendung einer ersten Lithographiemaske gebildet wird; • mindestens eine zweite Justiermarke innerhalb zumindest der zweiten isolierenden Schicht über dem Justiermarkenbereich des Werkstückes unter Verwendung einer zweiten Lithographiemaske, welche von der ersten Lithographiemaske verschieden ist, gebildet wird, wobei die mindestens eine zweite Justiermarke einen Graben mit einem Boden und Seitenwänden aufweist, und wobei die mindestens eine zweite Justiermarke nicht über der mindestens einen ersten Justiermarke angeordnet ist; • ein erster Magnetstapel über der mindestens einen zweiten Justiermarke und der zweiten isolierenden Schicht abgeschieden wird, wobei der erste Magnetstapel den Boden und die Seitenwände des Grabens der mindestens einen zweiten Justiermarke derart belegt, dass eine Vertiefung in dem ersten Magnetstapel über der mindestens einen zweiten Justiermarke verbleibt; • eine erste Maskenschicht über dem ersten Magnetstapel abgeschieden wird; • die erste Maskenschicht unter Verwendung einer Lithographiemaske oder eines Lithographiegerätes strukturiert wird, wobei die erste Maskenschicht über der mindestens einen ersten Justiermarke entfernt wird, wobei die Vertiefung über der mindestens einen zweiten Justiermarke zum Ausrichten der Lithographiemaske oder des Lithographiegerätes verwendet wird, welche Lithographiemaske oder welches Lithographiegerät zum Strukturieren der ersten Maskenschicht über dem ersten Magnetstapel verwendet wird; • der erste Magnetstapel über der mindestens einen ersten Justiermarke entfernt wird, wobei die erste Maskenschicht als Maske verwendet wird; • die erste Maskenschicht entfernt wird; • eine zweite Maskenschicht über dem ersten Magnetstapel und der mindestens einen ersten Justiermarke abgeschieden wird; • die zweite Maskenschicht mit einer Struktur für den ersten Magnetstapel strukturiert wird, wobei die mindestens eine erste Justiermarke zum Ausrichten verwendet wird; und • der erste Magnetstapel strukturiert wird, wobei die zweite Maskenschicht als Maske verwendet wird.
  19. Verfahren gemäß Anspruch 18, wobei die erste Maskenschicht oder die zweite Maskenschicht ein Photoresist oder eine Hartmaske und einen Photoresist aufweisen.
  20. Verfahren gemäß Anspruch 18 oder 19, wobei das Bilden des leitenden Vias weiterhin das Bilden mindestens einer dritten Justiermarke in der zweiten isolierenden Schicht über dem Justiermarkenbereich des Substrats aufweist, und wobei das leitende Via, die zweite isolierende Schicht und die mindestens eine dritte Justiermarke eine im Wesentlichen Planare obere Oberfläche aufweisen.
  21. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei das Bilden der mindestens einen zweiten Justiermarke das Bilden mindestens einer Menge von zweiten Justiermarken aufweist.
  22. Verfahren gemäß Anspruch 21, wobei der Justiermarkenbereich eine obere Kante, eine untere Kante, eine erste Seitenkante sowie eine der ersten Seitenkante gegenüberliegende zweite Seitenkante aufweist, und wobei das Bilden der mindestens einen Menge von zweiten Justiermarken das Bilden einer ersten Menge von zweiten Justiermarken entlang der oberen Kante oder entlang der unteren Kante des Justiermarkenbereichs, sowie das Bilden einer zweiten Menge von zweiten Justiermarken entlang der ersten Seitenkante oder entlang der zweiten Seitenkante des Justiermarkenbereichs aufweist.
  23. Verfahren gemäß Anspruch 22, wobei die zweiten Justiermarken eine Breite von ungefähr 2 μm oder weniger und eine Länge von ungefähr 60 μm oder weniger aufweisen.
  24. Verfahren gemäß Anspruch 22, wobei die erste Menge von zweiten Justiermarken ungefähr 10 oder mehr zweite Justiermarken aufweist, und wobei die zweite Menge von Justiermarken ungefähr 10 oder mehr zweite Justiermarken aufweist.
  25. Verfahren gemäß einem der Ansprüche 18 bis 24, wobei das Bilden der mindestens einen zweiten Justiermarke innerhalb zumindest der zweiten isolierenden Schicht das Bilden der mindestens einen zweiten Justiermarke in zumindest ungefähr der Hälfte der Dicke der zweiten isolierenden Schicht aufweist.
  26. Verfahren gemäß Anspruch 25, wobei das Bilden der mindestens einen zweiten Justiermarke innerhalb zumindest der zweiten isolierenden Schicht das Bilden der mindestens einen zweiten Justiermarke in der gesamten Dicke der zweiten isolierenden Schicht aufweist.
  27. Verfahren gemäß Anspruch 26, wobei das Bilden der mindestens einen zweiten Justiermarke weiterhin das Bilden der mindestens einen zweiten Justiermarke innerhalb zumindest eines Teils der ersten isolierenden Schicht aufweist.
  28. Verfahren gemäß einem der Ansprüche 18 bis 27, wobei das Bilden der mindestens einen zweiten Justiermarke derart erfolgt, dass die mindestens eine zweite Justiermarke eine Tiefe von ungefähr 1000 Ångström oder mehr aufweist.
  29. Verfahren gemäß einem der Ansprüche 18 bis 28, wobei das magnetische Speicher-Element ein magnetisches Direktzugriffsspeicher-(MRAM)-Element aufweist, und wobei das Strukturieren des ersten Magnetstapels das Bilden mindestens eines magnetischen Tunnel-Übergangs aufweist.
  30. Verfahren gemäß Anspruch 29, wobei weiterhin: • ein zweiter Magnetstapel über dem mindestens einen magnetischen Tunnel-Übergang abgeschieden wird, wobei der zweite Magnetstapel ein opakes Material aufweist; • eine dritte Maskenschicht über dem zweiten Magnetstapel abgeschieden wird; • die dritte Maske unter Verwendung einer Lithographiemaske oder eines Lithographiegerätes strukturiert wird, wobei die Vertiefung über der mindestens einen zweiten Justiermarke zum Ausrichten der Lithographiemaske oder des Lithographiegerätes verwendet wird, welche Lithographiemaske oder welches Lithographiegerät zum Strukturieren der zweiten Maskenschicht über dem zweiten Magnetstapel verwendet wird; • der zweite Magnetstapel über der mindestens einen ersten Justiermarke entfernt wird, wobei die dritte Maskenschicht als Maske verwendet wird; • die dritte Maskenschicht entfernt wird; eine vierte Maskenschicht über dem zweiten Magnetstapel und der mindestens einen ersten Justiermarke abgeschieden wird; • die vierte Maskenschicht mit einer Struktur für den zweiten Magnetstapel strukturiert wird, wobei die mindestens eine erste Justiermarke zum Ausrichten verwendet wird; und • der zweite Magnetstapel strukturiert wird, wobei die vierte Maskenschicht als Maske verwendet wird.
  31. Verfahren gemäß Anspruch 29 oder 30, wobei weiterhin eine Mehrzahl von zweiten Leiterbahnen über jedem der mindestens einen magnetischen Tunnel-Übergänge gebildet wird.
  32. Verfahren gemäß einem der Ansprüche 29 bis 31, wobei der erste Magnetstapel aufweist: • eine erste magnetische Schicht; • eine Tunnelbarriere, welche über der ersten magnetischen Schicht angeordnet ist; • eine zweite magnetische Schicht, welche über der Tunnelbarriere angeordnet ist; und wobei zumindest die zweite magnetische Schicht ein opakes Material aufweist.
  33. Halbleiterelement, welches aufweist: • ein Substrat mit einem ersten Bereich und einem zweiten Bereich; • eine erste isolierende Schicht, welche über dem Substrat angeordnet ist; • mindestens eine erste Justiermarke, welche über dem ersten Bereich des Substrats innerhalb der ersten isolierenden Schicht angeordnet ist, und eine Mehrzahl von ersten Leiterbahnen, welche über dem zweiten Bereich des Substrats innerhalb der ersten isolierenden Schicht angeordnet sind, wobei die mindestens eine erste Justiermarke mit einem leitenden Material gefüllt ist; • eine zweite isolierende Schicht, welche über der mindestens einen ersten Justiermarke, der Mehrzahl von ersten Leiterbahnen, und der ersten isolierenden Schicht angeordnet ist; und • mindestens eine zweite Justiermarke, welche innerhalb der zweiten isolierenden Schicht und einem Teil der ersten isolierenden Schicht über dem ersten Bereich des Substrats angeordnet ist, wobei die mindestens eine zweite Justiermarke einen Graben mit einem Boden und Seitenwänden aufweist.
  34. Halbleiterelement gemäß Anspruch 33, wobei: • das Halbleiterelement ein magnetisches Direktzugriffsspeicher-(MRAM)-Element aufweist; • der erste Bereich des Substrats einen Kerf-Bereich oder Randbereich eines Dies eines MRAM-Elementes aufweist; und • der zweite Bereich des Substrats einen Array-Bereich des MRAM-Elementes aufweist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005034386B4 (de) * 2004-08-02 2012-07-05 Qimonda Ag Tiefe Justiermarken auf Rand-Chips zum anschließenden Ausrichten von opaken Schichten

Families Citing this family (218)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004014676B4 (de) * 2004-03-25 2009-05-14 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit Hilfsvertiefung, insbesondere mit Ausrichtmarken, und integrierte Schaltungsanordnung
ITMO20050056A1 (it) * 2005-03-15 2006-09-16 Biofer Spa Processo per la preparazione di complessi del ferro trivalente con zuccheri mono-, di- e polisaccaridi.
US7507633B2 (en) * 2006-03-07 2009-03-24 International Business Machines Corproation Method and structure for improved alignment in MRAM integration
US8722179B2 (en) 2006-12-12 2014-05-13 Asml Netherlands B.V. Substrate comprising a mark
US8609441B2 (en) * 2006-12-12 2013-12-17 Asml Netherlands B.V. Substrate comprising a mark
US7994639B2 (en) * 2007-07-31 2011-08-09 International Business Machines Corporation Microelectronic structure including dual damascene structure and high contrast alignment mark
US7825000B2 (en) * 2007-09-05 2010-11-02 International Business Machines Corporation Method for integration of magnetic random access memories with improved lithographic alignment to magnetic tunnel junctions
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) * 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
KR101102685B1 (ko) * 2009-11-27 2012-01-05 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
KR101102684B1 (ko) * 2009-11-27 2012-01-05 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
JP5614877B2 (ja) * 2010-05-28 2014-10-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US9054297B2 (en) 2010-12-17 2015-06-09 Everspin Technologies, Inc. Magnetic random access memory integration having improved scaling
KR20120100243A (ko) * 2011-03-03 2012-09-12 삼성전자주식회사 얼라인먼트 키의 배열 방법 및 그를 이용하는 반도체 칩의 제조 방법
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
TWI445225B (zh) * 2011-11-07 2014-07-11 Voltafield Technology Corp 磁阻元件結構形成方法
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9553129B2 (en) * 2014-09-25 2017-01-24 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction stack alignment scheme
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US10515903B2 (en) 2018-05-18 2019-12-24 International Business Machines Corporation Selective CVD alignment-mark topography assist for non-volatile memory
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US10658589B2 (en) 2018-06-27 2020-05-19 International Business Machines Corporation Alignment through topography on intermediate component for memory device patterning
CN111261773B (zh) * 2018-11-30 2023-05-12 联华电子股份有限公司 半导体存储器元件及其制作方法
US10534276B1 (en) 2019-03-27 2020-01-14 International Business Machines Corporation Lithographic photomask alignment using non-planar alignment structures formed on wafer
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10879190B2 (en) 2019-05-01 2020-12-29 International Business Machines Corporation Patterning integration scheme with trench alignment marks
US11637036B2 (en) * 2020-01-30 2023-04-25 International Business Machines Corporation Planarization stop region for use with low pattern density interconnects
US11302630B2 (en) 2020-04-08 2022-04-12 International Business Machines Corporation Electrode-via structure
US20220165677A1 (en) * 2020-11-25 2022-05-26 Intel Corporation Frame reveals with maskless lithography in the manufacture of integrated circuits

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4592132A (en) * 1984-12-07 1986-06-03 Hughes Aircraft Company Process for fabricating multi-level-metal integrated circuits at high yields
US4657629A (en) * 1986-03-27 1987-04-14 Harris Corporation Bilevel resist process
JP2897248B2 (ja) * 1989-04-18 1999-05-31 富士通株式会社 半導体装置の製造方法
MY109605A (en) * 1990-06-29 1997-03-31 Canon Kk Method for producing semiconductor device having alignment mark.
US5492607A (en) * 1993-02-17 1996-02-20 Hughes Aircraft Company Method of fabricating a surface emitting laser with large area deflecting mirror
US5503962A (en) * 1994-07-15 1996-04-02 Cypress Semiconductor Corporation Chemical-mechanical alignment mark and method of fabrication
US6590750B2 (en) * 1996-03-18 2003-07-08 International Business Machines Corporation Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices
US5958800A (en) * 1996-10-07 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for post planarization metal photolithography
US5786260A (en) * 1996-12-16 1998-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a readable alignment mark structure using enhanced chemical mechanical polishing
JP2865089B2 (ja) * 1996-12-26 1999-03-08 日本電気株式会社 重合せ精度測定用マーク及びその製造方法
US5738961A (en) * 1997-03-03 1998-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Two-step photolithography method for aligning and patterning non-transparent layers
US6103636A (en) * 1997-08-20 2000-08-15 Micron Technology, Inc. Method and apparatus for selective removal of material from wafer alignment marks
US5877562A (en) * 1997-09-08 1999-03-02 Sur; Harlan Photo alignment structure
US5946583A (en) * 1997-11-18 1999-08-31 Winbond Electronics Corporation Method for preventing alignment marks from disappearing after chemical mechanical polishing
US6043133A (en) * 1998-07-24 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of photo alignment for shallow trench isolation chemical-mechanical polishing
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6420261B2 (en) * 1998-08-31 2002-07-16 Fujitsu Limited Semiconductor device manufacturing method
US6184104B1 (en) * 1998-09-10 2001-02-06 Chartered Semiconductor Manufacturing Ltd. Alignment mark strategy for oxide CMP
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
US6146969A (en) * 1999-01-19 2000-11-14 Chartered Semiconductor Manufacturing Ltd. Printing optimized global alignment mark at contact/via layers
US6183614B1 (en) * 1999-02-12 2001-02-06 Applied Materials, Inc. Rotating sputter magnetron assembly
JP2000252236A (ja) * 1999-03-03 2000-09-14 Toshiba Corp 半導体装置及びその製造方法
US6529274B1 (en) * 1999-05-11 2003-03-04 Micron Technology, Inc. System for processing semiconductor products
US6284551B1 (en) * 1999-06-14 2001-09-04 Hyundai Electronics Industries Co., Ltd. Capacitor and method for fabricating the same
JP2001036036A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE10011886A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterstruktur für einen integrierten Schaltkreis
JP3503888B2 (ja) * 2000-09-01 2004-03-08 沖電気工業株式会社 アライメントマーク及びその形成方法
US6780775B2 (en) * 2001-01-24 2004-08-24 Infineon Technologies Ag Design of lithography alignment and overlay measurement marks on CMP finished damascene surface
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US20020098705A1 (en) * 2001-01-24 2002-07-25 Infineon Technologies North America Corp. Single step chemical mechanical polish process to improve the surface roughness in MRAM technology
US6319767B1 (en) * 2001-03-05 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors via plasma ashing and hard masking technique
US6723600B2 (en) * 2001-04-18 2004-04-20 International Business Machines Corporation Method for making a metal-insulator-metal capacitor using plate-through mask techniques
US20020192926A1 (en) 2001-06-18 2002-12-19 Schroeder Uwe Paul High contrast lithography alignment marks for semiconductor manufacturing
JP3609761B2 (ja) * 2001-07-19 2005-01-12 三洋電機株式会社 半導体装置の製造方法
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US6858441B2 (en) * 2002-09-04 2005-02-22 Infineon Technologies Ag MRAM MTJ stack to conductive line alignment method
US6750115B1 (en) * 2002-11-25 2004-06-15 Infineon Technologies Ag Method for generating alignment marks for manufacturing MIM capacitors
US6774452B1 (en) * 2002-12-17 2004-08-10 Cypress Semiconductor Corporation Semiconductor structure having alignment marks with shallow trench isolation
WO2005010975A1 (en) * 2003-06-24 2005-02-03 International Business Machines Corporation Planar magnetic tunnel junction substrate having recessed alignment marks
US7366532B2 (en) * 2003-10-09 2008-04-29 Motorola, Inc. Group call management through receive/transmit synchronization
US6933204B2 (en) 2003-10-13 2005-08-23 International Business Machines Corporation Method for improved alignment of magnetic tunnel junction elements

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005034386B4 (de) * 2004-08-02 2012-07-05 Qimonda Ag Tiefe Justiermarken auf Rand-Chips zum anschließenden Ausrichten von opaken Schichten

Also Published As

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DE102005033916B4 (de) 2012-02-02
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