DE102005030063A1

DE102005030063A1 - Verfahren zur Herstellung eines Halbleiterbauelements

Info

Publication number: DE102005030063A1
Application number: DE102005030063A
Authority: DE
Inventors: In No Lee
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-05-12
Filing date: 2005-06-27
Publication date: 2006-11-16
Also published as: TWI268551B; TW200639933A; US7384846B2; JP2006319295A; US20060258098A1; KR100781033B1; KR20060117098A; CN1862785A; CN100539067C

Abstract

Ein Verfahren zur Herstellung von Halbleiterbauelementen. Beim Bilden eines Grabens zur Isolation in einer Zellenregion wird eine harte maskierende Schicht als eine Ätzmaske verwendet. Es ist somit möglich, Angriffe auf eine untere Schicht aufgrund einer Deformation oder eines Verlustes der Ätzmaske zu verhindern.

Description

HINTERGRUND
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleiterbauelementen. Weiter insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zur Herstellung von Halbleiterbauelementen, wobei eine untere Schicht davor geschützt wird, aufgrund einer Deformation und eines Verlustes einer Ätzmaske angegriffen zu werden, wenn ein Graben zur Isolation in einer Zellenregion gebildet wird.

2. Diskussion des Standes der Technik

Im Allgemeinen weist ein Halbleiterbauelement eine Isolationsregion zum elektrischen Trennen individueller Schaltungsstrukturen auf. Da Halbleiterbauelemente hoch integriert und miniaturisiert sind, ist weiter insbesondere eine Entwicklung der Verkleinerung einer Isolationsregion sowie der Verkleinerung der Größe eines individuellen Elements aktiv im Voranschreiten. Dies liegt daran, dass eine Bildung der Isolationsregion die Größe einer aktiven Region und einen Prozessspielraum nachfolgender Prozessschritte als ein einleitender Herstellungsschritt aller Halbleiterbauelemente stark beeinflusst.

In letzter Zeit erreichte ein LOCOS-Isolationsverfahren, welches in breitem Umfang bei einer Herstellung von Halbleiterbauelementen verwendet wurde und welches eine Isolationsregion mit einem relativ weitem Bereich bildet, eine Grenze, da Halbleiterbauelemente hoch integriert werden. Daher wurde ein Grabenisolationsverfahren, in welchem etwas von einem Substrat geätzt wird, um Gräben zu bilden, um dadurch Elemente zu isolieren, als eine Technologie vorgeschlagen, die zur Isolation von hochintegrierten Halbleiterbauelementen geeignet ist.

Unter Halbleiterbauelementen wurden unterdessen Flash-Speicherbauelemente, in denen gespeicherte Information nicht gelöscht wird, obwohl eine externe Energieversorgung ausgeschaltet ist, in den Fokus gerückt und Speicherkarten in großem Umfang verwendet. Die Flash-Speicherbauelemente benötigen eine hohe Spannung bei Programmier- und Löschoperationen. Demnach weist ein Halbleitersubstrat eines Flash-Speicherbauelements eine Eigenschaft auf, dass es eine periphere Region aufweisen muss, in welcher eine Hochspannungsschaltung ausgebildet wird, sowie eine Zellenregion, in welcher Daten gespeichert werden, wobei die periphere Region weiter als die Zellenregion sein muss, und eine Isolationsschicht der peripheren Region größer als eine Weite und eine Tiefe der Isolationsschicht der Zellenregion sein muss. Um die Charakteristiken dieses Flash-Speicherbauelements zu erfüllen, wurde eine duale Grabenisolationsstruktur vorgeschlagen, in welcher eine Isolationsschicht der peripheren Region tiefer ist als eine Isolationsschicht der Zellenregion.

Um Isolationsschichten mit verschiedenen Tiefen in der Zellenregion bzw. in der peripheren Region zu bilden, müssen als solches ein Fotomaskierungsprozess und ein Ätzprozess sowohl auf der Zellenregion als auch auf der peripheren Region ausgeführt werden. Die periphere Region muss einen Fotolack für KrF verwenden, da sie eine große Mustergröße aufweist. Die Zellenregion muss einen Fotolack für ArF verwenden, welcher fein strukturiert werden kann, da er eine kleine Mustergröße aufweist.

Der Fotolack für KrF, welcher KrF Licht (248nm) als Belichtungslicht verwendet, wird beim Ätzen von Gräben nicht problematisch, da er in einem Plasma nicht schwach ist und dick ausgebildet werden kann. Der Fotolack für ArF, welcher als Belichtungslicht ArF Licht (193nm) verwendet, kann bei einem Ätzen von Gräben verloren werden, da er dünn ist und in Plasma schwach ist. Darüber hinaus kann der Fotolack für ArF aufgrund von in einem Grabenätzprozess verwendeten Plasma deformiert werden und somit eine untere Schicht und ein Halbleitersubstrat angreifen.

Weiter insbesondere wird in Nanotechnologien eine Polsternitridschicht, welche als Anti-Polierschicht in einem nachfolgenden CMP-Prozess ei ner Polysiliziumschicht dient, im Falle eines Einführens eines selbstausgerichteten Floating-Gate(SAFG)-Schemas verloren, da ein Überlappungsspielraum zwischen einem Floating-Gate und einer Isolationsschicht abnimmt. Dementsprechend wird eine Dicke der Polsternitridschicht um etwa 1000 bis 2000 Å erhöht. Dies macht es unmöglich, Gräben unter Verwendung eines Fotolacks für ArF zu ätzen.

ZUSAMMENFASSUNG DER ERFINDUNG

Demnach wurde die vorliegende Erfindung hinsichtlich der obigen Probleme getätigt und es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung von Halbleiterbauelementen zur Verfügung zu stellen, in welchem eine Deformation und ein Verlust eines Fotolacks beim Ätzen eines Grabens zur Isolation in einer Zellenregion verhindert werden kann.

Ein weiteres Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung von Halbleiterbauelementen zur Verfügung zu stellen, wobei ein Angriff auf eine untere Schicht beim Ätzen eines Grabens zur Isolation in einer Zellenregion verhindert werden kann.

Darüber hinaus ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung von Halbleiterbauelementen zur Verfügung zu stellen, wobei eine Erzeugung von fehlerhaften Strukturen beim Ätzen eines Grabens zur Isolation in einer Zellenregion verhindert werden kann, wodurch die Ausbeute erhöht wird.

Um die obigen Ziele zu erreichen, wird gemäß einem Aspekt der vorliegenden Erfindung ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung gestellt, einschließlich eines Stapelns einer Pufferschicht, einer Anti-Polierschicht und einer harten maskierenden Schicht auf einem Halbleitersubstrat einschließlich einer Zellenregion, einem Strukturieren der harten maskierenden Schicht, um eine Isolationsregion der Zellenregion zu definieren, einem Ätzen der Anti-Polierschicht und der Pufferoxidschicht unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske, einem Ätzen des Halbleitersubstrats unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske, einem Bilden einer Mehrzahl von Gräben und einem Bilden von Isolationsschichten innerhalb der Gräben.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung gestellt, einschließlich einem Stapeln einer Pufferschicht, einer Anti-Polierschicht, einer Gate-Oxidschicht, einer Gate-Elektrodenschicht und einer harten maskierenden Schicht auf einem Halbleitersubstrat einschließlich einer Zellenregion, einem Strukturieren der harten maskierenden Schicht, um eine Isolationsregion der Zellenregion zu definieren, einem Ätzen der Gate-Elektrodenschicht, der Gate-Oxidschicht, der Anti-Polierschicht und der Pufferschicht unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske, einem Ätzen des Halbleitersubstrats unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske, einem Bilden einer Mehrzahl von Gräben und einem Bilden von Isolationsschichten innerhalb der Gräben.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A bis 1E sind Querschnitte zum Erläutern eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß einer Ausführungsform der vorliegenden Erfindung;
2A bis 2E sind Querschnitte zum Erklären eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
3A bis 3E sind Querschnitte zum Erläutern eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Ausführungsformen gemäß der vorliegenden Erfindung werden mit Bezug auf die begleitenden Zeichnungen beschrieben. Da die Ausführungsformen derart zur Verfügung gestellt werden, dass ein Durchschnittsfachmann der Technik in der Lage ist, die vorliegende Erfindung zu verstehen, können die Ausführungsformen auf verschiedene Weisen modifiziert werden, und der Bereich der vorliegenden Erfindung ist nicht auf die hier beschriebenen Ausführungsformen beschränkt.
1A bis 1E sind Querschnitte zum Erläutern eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß einer Ausführungsform der vorliegenden Erfindung.
In dem Verfahren zur Herstellung der Halbleiterbauelemente gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wie in 1A dargestellt, wird eine Anti-Polierschicht 12, welche als eine Anti-Polierschicht in einem nachfolgenden CMP dienen kann, auf einem Halbleitersubstrat 10 einschließlich einer peripheren Region gebildet, in welcher ein Hochspannungsschaltkreis sowie eine Zellenregion gebildet werden wird. Die Anti-Polierschicht 12 verwendet bevorzugt eine Siliziumnitridschicht beim Ausführen einer Anti-Polierrolle. Darüber hinaus kann eine Pufferschicht 11, die in der Lage ist, einen Unterschied in einer Belastung zu vermindern, zwischen dem Halbleitersubstrat 10 und der Anti-Polierschicht 12 gebildet werden.
Es wird dann eine harte maskierende Schicht 13 auf der Anti-Polierschicht 12 gebildet, und es wird die harte maskierende Schicht 13 mit einem ersten Fotolack PR1 beschichtet. Die harte maskierende Schicht 13 kann eine Oxidschicht, eine Oxinitridschicht, eine Nitridschicht oder eine Polysiliziumschicht verwenden.
Der erste Fotolack PR1 dient zum Definieren einer Isolationsregion in der Zellenregion und verwendet einen Fotolack für ArF, welcher ein feines Muster erlaubt.
Der erste Fotolack PR1 wird unter Verwendung einer Belichtung und eines Entwicklungsprozesses strukturiert, um die Isolationsregion der Zellenregion zu definieren. Die harte maskierende Schicht 13 wird mittels eines Plasmaätzprozesses unter Verwendung des ersten Fotolackes PR1 als eine Maske selektiv geätzt.
Der Plasmaätzprozess kann RIE (reaktives Ionenätzen), MERIE (Magnetron-verstärktes reaktives Ionenätzen), ICP (induktiv gekoppeltes Plasma) oder Helikon verwenden. Derzeit kann ein Ätzgas HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆, C₄F₈ oder dergleichen verwenden.
Als nächstes Bezug nehmend auf die 1B wird der erste Fotolack PR1 entfernt und es werden dann die Anti-Polierschicht 12 und die Pufferschicht 11 unter Verwendung der selektiv geätzten harten maskierenden Schicht 13 als eine Maske geätzt, wodurch das Halbleitersubstrat 10 der Zellenregion exponiert wird.
Wie in 1C dargestellt ist, wird die gesamte Oberfläche mit einem zweiten Fotolack PR2 beschichtet.
Der zweite Fotolack PR2 dient zum Definieren einer Isolationsregion in der peripheren Region und verwendet einen Fotolack für KrF.
Der Fotolack für ArF erlaubt eine feine Strukturierung, kann jedoch dünn ausgebildet, während der Fotolack für KrF keine feine Strukturierung erlaubt, jedoch dick ausgebildet werden kann.
Daher wird der zweite Fotolack PR2 dicker als der erste Fotolack PR1 ausgebildet.
Der zweite Fotolack PR2 wird dann mittels einer Belichtung und eines Entwicklungsprozesses so strukturiert, dass die Isolationsregion der peripheren Region definiert wird. Die harte maskierende Schicht 13 und die Anti-Polierschicht 12 und die Pufferschicht 11 werden unter Verwendung des strukturierten zweiten Fotolacks PR2 als eine Maske geätzt.
Derzeit wird der zweite Fotolack PR2 nicht verloren und in einem Ätzprozess deformiert, da er schnell gebildet werden kann und in Plasma nicht schwach ist, anders als der erste Fotolack PR1.
In dem Fall, in dem Tiefen der Gräben der Zellenregion und der peripheren Region unterschiedlich eingestellt werden, d.h. eine duale Grabenstruktur zu bilden ist, wird das Halbleitersubstrat 10 unterhalb der Pufferschicht 11 zusätzlich mit einer vorbestimmten Tiefe in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske geätzt, wie in 1C dargestellt ist. Die vorbestimmte Tiefe entspricht einem Unterschied in Tiefen der Gräben in der Zellenregion und der peripheren Region.
Anschließend wird der zweite Fotolack PR2 abgezogen. Wie in 1D dargestellt ist, wird das Halbleitersubstrat 10 mittels eines Plasmaätzprozesses unter Verwendung der harten maskierenden Schichten 13 der Zellenregion und der peripheren Region als eine Maske geätzt, wodurch Gräben 14a und 14b in der Zellenregion und der peripheren Region gebildet werden.
Der Plasmaätzprozess kann RIE, MERIE, ICP oder Helikon sein. Derzeit kann ein Ätzgas HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆, C₄F₈ oder dergleichen verwenden.
Unterdessen kann ein Plasmaätzprozess vom ICP-Typ unter den Plasmaätzprozessen verwendet werden, um oben abgerundete Eigenschaften der Gräben 14a und 14b zu erhalten. In dem Plasmaätzprozess vom ICP-Typ wird eine Quellenleistung einer Ätzvorrichtung vom ICP-Typ auf 0 bis 5000 [W] eingestellt und eine Grundleistung desselben wird auf 0 bis 2000 [W] eingestellt. Ein Ätzgas verwendet CF₄, CHF₄, Ar, HBr, O₂ oder dergleichen.
Wenn das Halbleitersubstrat 10 in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske nicht geätzt wird, weisen eine Tiefe des Grabens 14a in der Zellenregion und eine Tiefe des Grabens 14b in der peripheren Region die gleiche Grabenstruktur auf. Wenn das Halbleitersubstrat 10 in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Ätzmaske mit einer vorbestimmten Tiefe geätzt wird, weist auf der anderen Seite eine Tiefe des Grabens 14b in der peripheren Region eine duale Grabenstruktur auf, die tiefer ist als eine Tiefe des Grabens 14a in der Zellenregion.
Weiterhin wird die harte maskierende Schicht 13 entfernt, wenn die Gräben 14a und 14b geätzt werden und muss somit nicht durch einen zusätzlichen Prozess entfernt werden.
Gemäß 1E wird, nachdem die Anti-Polierschicht 12 und die Pufferschicht 11 mittels eines Nassätzprozesses entfernt wurden, eine Isolationsschicht auf der gesamten Oberfläche abgeschieden, so dass die Gräben 14a und 14b vollständig vergraben sind. Die Isolationsschicht wird dann mittels eines CMP-Prozesses poliert, so dass das Halbleitersubstrat 10 exponiert wird, wodurch Isolationsschichten 15a und 15b innerhalb der Gräben 14a und 14b gebildet werden.
Obwohl es in den Zeichnungen nicht dargestellt ist, werden eine Tunneloxidschicht und eine Polysiliziumschicht für ein Floating-Gate auf dem Halbleitersubstrat 10 gebildet, und die Polysiliziumschicht für ein Floating-Gate wird mittels eines Fotolithographie- und Ätzprozesses selektiv strukturiert, wodurch das Floating-Gate gebildet. Somit wird eine Herstellung des Halbleiterbauelements gemäß obiger Ausführungsform der vorliegenden Erfindung vervollständigt.
Die erste Ausführungsform entspricht einem Fall, in dem die vorliegende Erfindung auf einen herkömmlichen Flacher-Graben-Isolations-(STI)-Prozess angewendet wird, in welchem eine Isolationsschicht gebildet wird, und dann eine Tunneloxidschicht und ein Floating-Gate gebildet werden. Es sei jedoch festgestellt, dass die vorliegende Erfindung auf einen STI-Prozess und einen SAFG-Prozess sowie auf den herkömmlichen STI-Prozess angewendet werden kann. Dies wird im Detail mit Bezug auf die unten dargestellten Ausführungsformen mit Bezug auf die begleitenden Zeichnungen beschrieben.
2A bis 2E sind Querschnitte zum Erläutern eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. 2A bis 2E zeigen eine Ausführungsform, bei der die vorliegende Erfindung auf einen STI-Prozess angewendet wird.
Bei einer Herstellung des Halbleiterbauelements gemäß dieser Ausführungsform der vorliegenden Erfindung werden eine Tunneloxidschicht 20 und ein Floating-Gate 21 als Erstes sequentiell auf einem Halbleitersubstrat 10 abgebildet, wie in 2A dargestellt ist. Derzeit wird die Tunneloxidschicht 20 durch Oxidieren des Halbleitersubstrats 10 aus Silizium usw. gebildet, und das Floating-Gate 21 wird aus einem leitenden Material, wie etwa Polysilizium, gebildet.
Eine Anti-Polierschicht 12, welche als eine Anti-Polierschicht in einem nachfolgenden CMP dienen kann, wird auf dem Floating-Gate 21 gebildet. Weiterhin kann eine Pufferschicht 11, die in der Lage ist, einen Unterschied in eine Belastung zu vermindern, zwischen dem Floating-Gate 21 und der Anti-Polierschicht 12 gebildet werden.
Eine harte maskierende Schicht 13, welche als eine Ätzmaske bei einem Bilden eines Grabens in einer Zellenregion verwendet werden wird, wird dann auf der Anti-Polierschicht 12 gebildet, und es wird die harte maskierende Schicht 13 mit einem ersten Fotolack PR1 beschichtet.
Die harte maskierende Schicht 13 kann eine Oxidschicht, eine Oxinitridschicht, eine Nitridschicht oder eine Polysiliziumschicht verwenden.
Der erste Fotolack PR1 dient zum Definieren einer Isolationsregion in der Zellenregion und verwendet einen Fotolack für ArF, welches eine feine Struktur erlaubt.
Der erste Fotolackstruktur PR1 wird unter Verwendung einer Belichtung und eines Entwicklungsprozesses strukturiert, um die Isolationsregion der Zellenregion zu definieren. Die harte maskierende Schicht 13 wird mittels eines Plasmaätzprozesses unter Verwendung des ersten Fotolacks PR1 als eine Maske selektiv geätzt.
Der Plasmaätzprozess kann RIE (reaktives Ionenätzen), MERIE (Magnetron-verstärktes reaktives Ionenätzen), ICP (induktiv gekoppeltes Plasma) oder Helikon verwenden. Beispielhafte Ätzgase können HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆, C₄F₈ oder dergleichen einschließen.
Wie in 2B dargestellt ist, wird der erste Fotolack PR1 entfernt. Die Anti-Polierschicht 12, die Pufferschicht 11, das Floating-Gate 21 und die Tunneloxidschicht 20 in der Zellenregion werden dann unter Verwendung der strukturierten harten maskierenden Schicht 13 als eine Maske geätzt.
Wie in 2C dargestellt ist, wird die gesamte Oberfläche mit einem zweiten Fotolack PR2 beschichtet. Der zweite Fotolack PR2 wird mittels einer Belichtung und eines Entwicklungsprozesses so strukturiert, dass eine Isolationsregion einer peripheren Region definiert wird.
Der zweite Fotolack PR2 dient zum Definieren der Isolationsregion in der peripheren Region und verwendet einen Fotolack für KrF. Dementsprechend kann der zweite Fotolack PR2 dicker ausgebildet werden als der erste Fotolack PR1.
Anschließend werden die harte maskierende Schicht 13, die Anti-Polierschicht 12, die Pufferschicht 11, das Floating-Gate 21 und die Tunneloxidschicht 20 unter Verwendung des strukturierten zweiten Fotolacks PR2 als eine Maske geätzt.
Der zweite Fotolack PR2 geht nicht verloren und wird in dem Ätzprozess nicht deformiert, da er dick ausgebildet werden kann und in Plasma nicht schwach ist, anders als der erste Fotolack PR1.
In dem Fall, in dem Tiefen von Gräben der Zellenregion und der peripheren Region unterschiedlich eingestellt werden, d.h. eine duale Grabenstruktur zu bilden ist, wird das Halbleitersubstrat 10 unterhalb der Pufferschicht 11 zusätzlich mit einer vorbestimmten Tiefe in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Ätzmaske geätzt, wie in 2C dargestellt ist. Die vorbestimmte Tiefe entspricht einem Unterschied in Tiefen von Gräben in der Zellenregion und der peripheren Region.
Wie in 2D dargestellt ist, wird der zweite Fotolack PR2 abgezogen. Das Halbleitersubstrat 10 wird mittels eines Plasmaätzprozesses unter Verwendung der harten maskierenden Schichten 13 der Zellenregion und der peri pheren Region als eine Maske geätzt, wodurch Gräben 14a und 14b in der Zellenregion und der peripheren Region gebildet werden.
Der Plasmaätzprozess kann RIE, MERIE, ICP oder Helikon verwenden. Beispielhafte Ätzgase können HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆, C₄F₈ oder dergleichen einschließen.
Um die oben abgerundeten Eigenschaften der Gräben 14a und 14b zu erhalten, kann unter den Plasmaätzprozessen ein Plasmaätzprozess vom ICP-Typ verwendet werden. In den Plasmaätzprozess vom ICP-Typ wird eine Quellenleistung einer Ätzvorrichtung vom ICP-Typ auf 0 bis 5000 [W] eingestellt, und eine Grundleistung derselben wird auf 0 bis 2000 [W] eingestellt. Ein Ätzgas kann CF₄, CHF₄, Ar, HBr, O₂ oder dergleichen verwenden.
Wenn das Halbleitersubstrat 10 der peripheren Region auf eine vorbestimmte Tiefe in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske geätzt wird, dann weist eine Tiefe des Grabens 14b in der peripheren Region eine duale Grabenstruktur auf, die tiefer ist als eine Tiefe des Grabens 14a in der Zellenregion. Wenn jedoch das Halbleitersubstrat 10 der peripheren Region in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske nicht geätzt wird, dann weist eine Tiefe des Grabens 14a in der Zellenregion und eine Tiefe des Grabens 14b in der peripheren Region jeweils die Gleiche einfache Grabenstruktur auf.
Unterdessen wird die harte maskierende Schicht 13 entfernt, wenn die Gräben 14a und 14b geätzt werden, und sie muss somit nicht durch einen zusätzlichen Prozess entfernt werden.
Wie in 2E dargestellt ist, wird eine Isolationsschicht auf der gesamten Oberfläche abgeschieden, so dass die Gräben vollständig vergraben werden. Die Isolationsschicht wird mittels eines CMP-Prozesses poliert, so dass die Anti-Polierschicht 12 exponiert wird, wodurch Isolationsschichten 15a und 15b innerhalb der Gräben 14a und 14b gebildet werden. Die Anti-Polierschicht 12 und die Pufferschicht 11 werden dann mittels eines Nassätzprozesses entfernt.
Eine Herstellung des Halbleiterbauelements gemäß dieser Ausführungsform der vorliegenden Erfindung ist somit vervollständigt.
Ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung wird nun mit Bezug auf die 3A bis 3E beschrieben.
3A bis 3E sind Querschnitte zum Erläutern eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung. 3A bis 3E zeigen einen Fall, in dem die vorliegende Erfindung auf einen SAFG-Prozess angewendet wird.
Bei einer Herstellung des Halbleiterbauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung, wie sie in 3A dargestellt ist, wird eine Anti-Polierschicht 12, welche als eine Anti-Polierschicht in einem nachfolgenden CMP dienen kann, auf einem Halbleitersubstrat 10 gebildet. Darüber hinaus kann eine Pufferschicht 11, die in der Lage ist, einen Unterschied in einer Belastung, welche zwischen dem Halbleitersubstrat 10 und der Anti-Polierschicht 12 erzeugt werden kann, zu vermindern, zwischen dem Halbleitersubstrat 10 und der Anti-Polierschicht 12 gebildet werden.
Eine harte maskierende Schicht 13, welche als eine Ätzmaske zum Bilden eines Grabens in einer Zellenregion verwendet werden wird, wird dann auf der Anti-Polierschicht 12 gebildet, und es wird die harte maskierende Schicht 13 mit einem ersten Fotolack PR1 beschichtet.
Die harte maskierende Schicht 13 kann eine Oxidschicht, eine Oxinitridschicht, eine Nitridschicht oder eine Polysiliziumschicht verwenden.
Der erste Fotolack PR1 dient zum Definieren einer Isolationsregion in der Zellenregion und verwendet einen Fotolack für ArF, welcher eine feine Strukturierung erlaubt.
Der erste Fotolack PR1 wird unter Verwendung einer Belichtung und eines Entwicklungsprozesses strukturiert, um die Isolationsregion der Zellenregi on zu definieren. Die harte maskierende Schicht 13 wird mittels eines Plasmaätzprozesses unter Verwendung des ersten Fotolacks PR1 als eine Maske selektiv geätzt.
Der Plasmaätzprozess kann RIE (reaktives Ionenätzen), MERIE (Magnetron-verstärktes reaktives Ionenätzen), ICP (induktiv gekoppeltes Plasma) oder Helikon verwenden. Beispielhafte Ätzgase können HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆, C₄F₈ oder dergleichen einschließen.
Wie in 3B dargestellt ist, wird der erste Fotolack PR1 entfernt. Die Anti-Polierschicht 12 und die Pufferschicht 11 in der Zellenregion werden dann unter Verwendung der strukturierten harten maskierenden Schicht 13 als eine Maske geätzt.
Wie in 3C dargestellt ist, wird die gesamte Oberfläche mit einem zweiten Fotolack PR2 beschichtet. Der zweite Fotolack PR2 wird mittels eines Belichtungs- und Entwicklungsprozesses derart strukturiert, dass eine Isolationsregion einer peripheren Region definiert wird.
Der zweite Fotolack PR2 dient zum Definieren der Isolationsregion in der peripheren Region und verwendet einen Fotolack für KrF. Dementsprechend kann der zweite Fotolack PR2 dicker ausgebildet werden als der erste Fotolack PR1.
Anschließend werden harte maskierende Schicht 13, die Anti-Polierschicht 12 und die Pufferschicht 11 unter Verwendung des strukturierten zweiten Fotolacks PR2 als eine Maske geätzt.
Der zweite Fotolack PR2 wird in dem Ätzprozess nicht verloren und deformiert, da er dick ausgebildet werden kann und im Plasma nicht schwach ist, anders als der erste Fotolack PR1.
In Ausführungsformen, in denen Tiefen von Gräben der Zellenregion und der peripheren Region unterschiedlich eingestellt werden, d.h. eine duale Grabenstruktur zu bilden ist, wird das Halbleitersubstrat 10 unterhalb der Puffer schicht 11 zusätzlich auf eine vorbestimmte Tiefe in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske geätzt, wie in der Zeichnung dargestellt ist. Die vorbestimmte Tiefe entspricht einem Unterschied in Tiefen von Gräben in der Zellenregion und der peripheren Region.
Wie in 3D dargestellt ist, wird der zweite Fotolack PR2 abgezogen, das Halbleitersubstrat 10 mittels eines Plasmaätzprozesses unter Verwendung der harten maskierenden Schichten 13 der Zellenregion und der peripheren Region als eine Maske geätzt, wodurch Gräben 14a und 14b in der Zellenregion und der peripheren Region gebildet werden.
Der Plasmaätzprozess kann RIE, MERIE, ICP oder Helikon verwenden, und beispielhafte Ätzgase können HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆, C₄F₈ oder dergleichen einschließen.
Um die oben abgerundeten Eigenschaften der Gräben 14a und 14b zu erhalten, kann unter den Plasmaätzprozessen ein Plasmaätzprozess vom ICP-Typ verwendet werden. In dem Plasmaätzprozess vom ICP-Typ wird eine Quellenleitung einer Ätzvorrichtung vom ICP-Typ auf 0 bis 5000 [W] eingestellt, und es wird eine Grundleistung derselben auf 0 bis 2000 [W] eingestellt. Ein Ätzgas kann CF₄, CHF₄, Ar, HBr, O₂ oder dergleichen verwenden.
Wenn das Halbleitersubstrat 10 der peripheren Region auf eine vorbestimmte Tiefe in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske geätzt wird, dann weist eine Tiefe des Grabens 14b in der peripheren Region eine duale Grabenstruktur auf, die tiefer ist als eine Tiefe des Grabens 14a in der Zellenregion. Wenn das Halbleitersubstrat 10 der peripheren Region in einem Ätzprozess unter Verwendung des zweiten Fotolacks PR2 als eine Maske nicht geätzt wird, dann weist eine Tiefe des Grabens 14a in der Zellenregion und eine Tiefe des Grabens 14b in der peripheren Region jeweils die gleiche einfache Grabenstruktur auf.
Die harte maskierende Schicht 13 wird entfernt, wenn die Gräben 14a und 14b geätzt werden, und sie muss daher nicht durch einen zusätzlichen Prozess entfernt werden.
Wie in 3E dargestellt ist, wird eine Isolationsschicht auf der gesamten Oberfläche abgeschieden, so dass die Gräben vollständig vergraben sind. Die Isolationsschicht wird mittels eines CMP-Prozesses so poliert, dass die Anti-Polierschicht 12 exponiert wird, wodurch Isolationsschichten 15a und 15b innerhalb der Gräben 14a und 14b gebildet werden. Die Anti-Polierschicht 12 und die Pufferschicht 11 werden dann mittels eines Nassätzprozesses entfernt.
Anschließend werden die Anti-Polierschicht 12 und die Pufferschicht 11 mittels eines Nassätzprozesses entfernt, wodurch das Halbleitersubstrat 10 der aktiven Region exponiert wird. Derzeit wird auf einer Oberfläche der Isolationsschichten 15a und 15b auf einer Oberfläche des Halbleitersubstrats 10 auch bis zu einer vorbestimmten Tiefe etwas ausgenommen, wodurch ein Raum sichergestellt wird, wo ein Floating-Gate gebildet werden wird.
Es wird dann eine Tunneloxidschicht 20 auf dem Halbleitersubstrat 10 der exponierten aktiven Region gebildet. Nachdem eine Polysiliziumschicht auf der gesamten Oberfläche abgeschieden ist, wird sie poliert und es wird das Floating-Gate 21 derart abgeschieden, dass das Floating-Gate 21 eben mit den Isolationsschichten 15a und 15b ist, wodurch ein Floating-Gate 21 gebildet wird.
Eine Herstellung des Halbleiterbauelements gemäß dieser Ausführungsform der vorliegenden Erfindung ist somit vervollständigt.
In den zuvor erwähnten Ausführungsformen wurde beschrieben, dass die vorliegende Erfindung auf Flash-Speicherbauelemente angewendet wird. Es ist jedoch klar, dass die vorliegende Erfindung auf alle Halbleiterbauelemente angewendet werden kann, die eine Isolationsschicht einer STI-Struktur aufweisen.
Darüber hinaus wurde beschrieben, dass die zuvor erwähnten Ausführungsformen auf die Einzelgrabenstruktur und die Dualgrabenstruktur angewendet werden. Es ist jedoch festzuhalten, dass die vorliegende Erfindung auf eine Multigrabenstruktur angewendet werden kann, die aus einem dualen Graben oder drei oder mehr Gräben mit unterschiedlichen Tiefen bestehen kann.
Wie oben beschrieben, wird gemäß der vorliegenden Erfindung eine harte Maske als eine Maske zum Bilden von Gräben zur Isolation in einer Zellenregion verwendet. Daher weist die vorliegende Erfindung einen Effekt darin auf, dass ein Angriff auf eine untere Schicht beim Ätzen von Gräben verhindert werden kann.
Da ein Angriff auf eine untere Schicht beim Ätzen von Gräben verhindert werden kann, kann darüber hinaus die Zuverlässigkeit und die Ausbeute von Bauelementen verbessert werden.
Obwohl die vorstehende Beschreibung mit Bezug auf die obigen Ausführungsformen vorgenommen wurde, ist zu verstehen, dass Veränderungen und Modifikationen der vorliegenden Erfindung durch den Durchschnittsfachmann der Technik vorgenommen werden können, ohne von dem Geist und dem Bereich der vorliegenden Erfindung und der anhängenden Ansprüche abzuweichen.

Claims

Verfahren zur Herstellung eines Halbleiterbauelements, mit den Schritten: (a) Stapeln einer Pufferschicht, einer Anti-Polierschicht und einer harten maskierenden Schicht auf einem Halbleitersubstrat einschließlich einer Zellenregion; (b) Strukturieren der harten maskierenden Schicht, um eine Isolationsregion der Zellenregion zu definieren; (c) Ätzen der Anti-Polierschicht und der Pufferschicht unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske; (d) Ätzen des Halbleitersubstrats unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske, wodurch eine Mehrzahl von Gräben gebildet wird; und (e) Bilden von Isolationsschichten innerhalb der Gräben.
Verfahren nach Anspruch 1, wobei der Schritt (b) aufweist: Beschichten der gesamten Oberfläche mit einem ersten Fotolack; Strukturieren des ersten Fotolacks, um die Isolationsregion der Zellenregion zu definieren; und Strukturieren der harten maskierenden Schicht unter Verwendung des strukturierten ersten Fotolacks als eine Maske.
Verfahren nach Anspruch 2, wobei der erste Fotolack ein Fotolack für ArF ist, welches eine ArF-Lichtquelle als eine Belichtungslichtquelle verwendet.
Verfahren nach Anspruch 1, wobei beim Strukturieren der harten maskierenden Schicht in dem Strukturierungsschicht (b) ein Plasmaätzprozess verwendet wird.
Verfahren nach Anspruch 4, wobei in dem Plasmaätzprozess HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆ oder C₄F₈ als ein Ätzgas verwendet wird.
Verfahren nach Anspruch 1, wobei die harte maskierende Schicht eine Oxidschicht, eine Oxinitridschicht, eine Nitridschicht oder eine Polysiliziumschicht verwendet.
Verfahren nach Anspruch 1, weiterhin aufweisend: (f) Bilden eines zweiten Fotolacks auf der gesamten Oberfläche einschließlich der Zellenregion unter einer peripheren Region außerhalb der Zellenregion; (g) Strukturieren des zweiten Fotolacks, um eine Isolationsregion der peripheren Region zu definieren; und (h) Ätzen der harten maskierenden Schicht, der Anti-Polierschicht und der Pufferschicht unter Verwendung des strukturierten zweiten Fotolacks als eine Maske, wobei die Schritte (f), (g) und (h) vor dem Schritt (d) und nach dem Schritt (c) ausgeführt werden.
Verfahren nach Anspruch 7, wobei der zweite Fotolack ein Fotolack für KrF, welches eine KrF-Lichtquelle als eine Belichtungslichtquelle verwendet.
Verfahren nach Anspruch 7, wobei in dem Ätzprozess des Schrittes (h) das unterhalb der Pufferschicht liegende Halbleitersubstrat zusätzlich auf eine vorbestimmte Tiefe geätzt wird.
Verfahren nach Anspruch 1, wobei beim Ätzen des Halbleitersubstrats in dem Schritt (d) ein Plasmaätzprozess verwendet wird.
Verfahren nach Anspruch 10, wobei in dem Plasmaätzprozess HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆ oder C₄F₈ als ein Ätzgas verwendet wird.
Verfahren nach Anspruch 10, wobei der Plasmaätzprozess einen Plasmaätzprozess eines ICP-(induktiv gekoppeltes Plasma)Typs verwendet.
Verfahren nach Anspruch 12, wobei in dem Plasmaätzprozess vom ICP-Typ eine Quellenleistung auf 0 bis 500 [W] eingestellt wird, eine Grundleis tung auf 0 bis 2000 [W] eingestellt wird, und ein Ätzgas mindestens eines der Gase CF₄, CHF₃, Ar, HBr oder O₂ verwendet.
Verfahren nach Anspruch 1, weiterhin aufweisend: Entfernen der Anti-Polierschicht und der Pufferschicht vor dem Schritt (e), nach dem Schritt (d); und eine Gate-Oxidschicht auf einer vorbestimmten Region des Halbleitersubstrats nach dem Schritt (e), wodurch eine Gate-Elektrode gebildet wird.
Verfahren nach Anspruch 1, weiterhin aufweisend: Entfernen der Anti-Polierschicht und der Pufferschicht nach dem Schritt (e); Bilden einer Gate-Oxidschicht auf dem Halbleitersubstrat, welches durch das Entfernen der Pufferschicht und der Anti-Polierschicht exponiert ist; und Abscheiden einer Elektrodenschicht auf der gesamten Oberfläche und Polieren der Elektrodenschicht so, dass die Isolationsschicht exponiert wird, wodurch eine Gate-Elektrode gebildet wird.
Verfahren zur Herstellung eines Halbleiterbauelements, aufweisend: (i) Stapeln einer Pufferschicht, einer Anti-Polierschicht, einer Gate-Oxidschicht, einer Gate-Elektrodenschicht und einer harten maskierenden Schicht auf einem Halbleitersubstrat einschließlich einer Zellenregion; (ii) Strukturieren der harten maskierenden Schicht, um eine Isolationsregion der Zellenregion zu definieren; (iii) Ätzen der Gate-Elektrodenschicht, der Gate-Oxidschicht, der Anti-Polierschicht und der Pufferschicht unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske; (iv) Ätzen des Halbleitersubstrats unter Verwendung der strukturierten harten maskierenden Schicht als eine Maske, wodurch eine Mehrzahl von Gräben gebildet wird; und (v) Bilden von Isolationsschichten innerhalb der Gräben.
Verfahren nach Anspruch 16, wobei der Schritt (ii) aufweist: die gesamte Oberfläche wird mit einem ersten Fotolack beschichtet; der erste Fotolack wird strukturiert, um die Isolationsregion der Zellenregion zu definieren; und die harte maskierende Schicht wird unter Verwendung des strukturierten ersten Fotolacks als eine Maske strukturiert.
Verfahren nach Anspruch 16, wobei der erste Fotolack ein Fotolack für ArF ist, welches eine ArF-Lichtquelle als eine Belichtungslichtquelle verwendet.
Verfahren nach Anspruch 16, wobei beim Strukturieren der harten maskierenden Schicht in dem Schritt (ii) ein Plasmaätzprozess verwendet wird.
Verfahren nach Anspruch 19, wobei in dem Plasmaätzprozess HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆ oder C₄F₈ als ein Ätzgas verwendet wird.
Verfahren nach Anspruch 16, wobei die harte maskierende Schicht eine Oxidschicht, eine Oxinitridschicht, eine Nitridschicht oder eine Polysilizium verwendet.
Verfahren nach Anspruch 16, weiterhin aufweisend: (vi) Bilden eines zweiten Fotolacks auf der gesamten Oberfläche einschließlich der Zellenregion und einer peripheren Region außerhalb der Zellenregion; (vii) Strukturieren des zweiten Fotolacks, um eine Isolationsregion der peripheren Region zu bilden; (viii) Ätzen der harten maskierenden Schicht, der Anti-Polierschicht, der Pufferschicht, der Gate-Elektrodenschicht und der Gate-Oxidschicht unter Verwendung des strukturierten zweiten Fotolacks als eine Maske; und (ix) Entfernen des zweiten Fotolacks, wobei die Schritte (vi), (vii), (viii) und (ix) vor dem Schritt (iv) und nach dem Schritt (iii) ausgeführt werden.
Verfahren nach Anspruch 22, wobei der zweite Fotolack ein Fotolack für KrF ist, welcher eine KrF-Lichtquelle als eine Belichtungslichtquelle verwendet.
Verfahren nach Anspruch 22, wobei in dem Ätzprozess des Schrittes (viii) das Halbleitersubstrat unterhalb der Gate-Oxidschicht zusätzlich auf eine vorbestimmte Tiefe geätzt wird.
Verfahren nach Anspruch 16, wobei beim Ätzen des Halbleitersubstrats in dem Schritt (iv) ein Plasmaätzprozess verwendet wird.
Verfahren nach Anspruch 25, wobei in dem Plasmaätzprozess HBr, NF₃, Cl₂, N₂, BCl₃, C₂F₆, CHF₃, CF₄, C₄F₆, C₅F₆ oder C₄F₈ als ein Ätzgas verwendet wird.
Verfahren nach Anspruch 25, wobei der Plasmaätzprozess eines ICP(induktiv gekoppeltes Plasma)-Typs verwendet.
Verfahren nach Anspruch 25, wobei in dem Plasmaätzprozess vom ICP-Typ eine Quellenleistung auf 0 bis 500 [W] eingestellt wird, eine Grundleistung auf 0 bis 2000 [W] eingestellt wird und ein Ätzgas CF₄, CHF₃, Ar, HBr oder O₂ verwendet.
Verfahren nach Anspruch 16, wobei der Schritt (v) aufweist: Bilden einer Isolationsschicht auf der gesamten Oberfläche, so dass die Gräben vergraben werden; und Polieren der Isolationsschicht, so dass die Anti-Polierschicht exponiert wird.