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Die
Erfindung betrifft einen Pulsgenerator-Schaltkreis und eine Schaltkreis-Anordnung.
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Flankengesteuerte
Flip-Flops oder flankengesteuerte Master-Slave-Latch-Paare sind essentielle Grundbausteine
für die
Synchronisierung mehrstufiger Logikschaltungen. Sie werden in nahezu
allen modernen integrierten Digitalschaltungen wie digitalen Signalprozessoren
(DSPs), Mikroprozessoren und integrierten Schaltkreisen für Kommunikationsanwendungen
zur Erhöhung
des Datendurchlasses mittels Pipelining verwendet. Für den Anwendungsbereich
mit niedrigen aktiven Verlustleistungen müssen Flip-Flops und Master-Slave-Latch-Paare selbst dann
noch zuverlässig
funktionieren und eine ausreichende Schaltgeschwindigkeit aufweisen,
wenn der Unterschied zwischen einer Versorgungsspannung VDD und einer Schwellwertspannung der Transistoren VT gering ist, das heißt wenn die Gate-Overdrive-Spannung
VDD–VT niedrig ist.
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Bei
einer Implementierung mit modernen Sub-100-nm-CMOS-Technologien zeigt
sich jedoch, dass die parasitären
Kapazitäten
der MOS-Transistoren einen nicht zu vernachlässigenden Anteil der zu treibenden
Gesamtkapazität
bilden. Speziell die Junction- und Gate-Overlap-Kapazitäten zwischen Drain-Anschluss
und einem internen oder externen Ausgangsknoten verlangsamen den
Schaltvorgang. Insbesondere ist zu beachten, dass die Gate-Drain-Kapazitäten aufgrund
des Miller-Effekts doppelt so groß erscheinen, da sich im dynamischen Bereich
sowohl die Gate- als auch die Drain-Potentiale auf einer Zeitskala von ungefähr 10ps
bis 30ps entgegengesetzt verändern.
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Flankengesteuerte
Flip-Flops auf der Basis von Leseverstärkern weisen im Gegensatz zu
anderen Schaltkreis-Anordnungen
wie flankengesteuerten Master-Slave-Latch-Paaren eine hohe Schaltgeschwindigkeit
auch bei niedrigem Gate-Overdrive VDD–VT auf, siehe [1].
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Hinsichtlich
der Robustheit reagieren Flip-Flops auf der Basis von Leseverstärkern bei niedrigen
Versorgungsspannungen weniger sensitiv auf Prozessvariationen als
Master-Slave-Latch-Paare,
wie in [2] offenbart ist.
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Nach
der Einführung
solcher Flip-Flops (siehe [4]) wurden Verbesserungen vorgenommen.
So konnte zum Beispiel ein symmetrischeres Schaltverhalten, das
heißt
gleiche Taktsignal-/Flip-Flop-Signal-Verzögerungszeiten (CLK-Q-Verzögerungszeiten,
mit Taktsignal CLK, Flip-Flop-Signal Q, invertiertes Flip-Flop-Signal
/Q) für
ein Flip-Flop mit den differenziellen Ausgängen Q und /Q erzielt werden.
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Im
Weiteren wird bezugnehmend auf 1 eine
Schaltkreis-Anordnung 100 beschrieben,
wie sie in [4] offenbart ist.
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Die
Schaltkreis-Anordnung 100 ist aus einem Pulsgenerator-Teilschaltkreis 101,
einem Flip-Flop-Teilschaltkreis 102 und einem Schalt-Teilschaltkreis 103 gebildet.
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Bei
dem Pulsgenerator-Teilschaltkreis 101 ist an einem Taktsignaleingang 104 ein
Taktsignal CLK bereitgestellt. Der Taktsignaleingang 104 ist
mit dem Gate-Anschluss eines n-MOS-Takt-Feldeffekttransistors 105 gekoppelt.
Ein erster Source-/Drain-Anschluss
des n-MOS-Takt-Feldeffekttransistors 105 ist auf das elektrische
Massepotential VSS 115 gebracht.
Ein zweiter Source-/Drain-Anschluss des n-MOS-Takt- Feldeffekttransistors 105 ist
mit einem ersten Source-/Drain-Anschluss
eines ersten n-MOS-Logik-Feldeffekttransistors 106 gekoppelt,
an dessen Gate-Anschluss ein Datensignal D angelegt ist. Der zweite
Source-/Drain-Anschluss des n-MOS-Takt-Feldeffekttransistors 105 ist
ferner mit einem ersten Source-/Drain-Anschluss eines zweiten n-MOS-Logik-Feldeffekttransistors 107 gekoppelt,
an dessen Gate-Anschluss ein zu dem Datensignal D komplementäres Datensignal
/D angelegt ist. Ein zweiter Source-/Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 106 ist
mit einem ersten Source-/Drain-Anschluss eines n-MOS-Bypass-Feldeffekttransistors 108 gekoppelt,
dessen Gate-Anschluss auf ein elektrisches Potential VDD gebracht
ist. Ein zweiter Source-/Drain-Anschluss des n-MOS-Bypass-Feldeffekttransistors 108 ist
mit einem zweiten Source-/Drain-Anschluss
des zweiten n-MOS-Logik-Feldeffekttransistors 107 gekoppelt. Ferner
ist ein zweiter Source-/Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 106 mit
einem ersten Source-/Drain-Anschluss
eines ersten n-MOS-Signaltransfer-Feldeffekttransistors 109 gekoppelt.
Ein zweiter Source-/Drain-Anschluss
des ersten n-MOS-Signaltransfer-Feldeffekttransistors 109 ist
mit einem ersten Source-/Drain-Anschluss
eines ersten p-MOS-Takt-Feldeffekttransistors 111 und mit
einem ersten Source-/Drain-Anschluss eines ersten p-MOS-Rückkoppel-Feldeffekttransistors 112 gekoppelt.
Ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Takt-Feldeffekttransistors 111 und
ein zweiter Source-/Drain-Anschluss
des ersten p-MOS-Rückkoppel-Feldeffekttransistors 112 sind auf
das elektrische Potential der Versorgungsspannnung VDD 116 gebracht.
Ferner ist der Gate-Anschluss
des ersten n-MOS-Signaltransfer-Feldeffekttransistors 109 mit
dem Gate-Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 112 gekoppelt.
Der zweite Source-/Drain-Anschluss des zweiten n-MOS-Logik-Feldeffekttransistors 107 ist
mit einem ersten Source-/Drain-Anschluss
eines zweiten n-MOS-Signaltransfer-Feldeffekttransistors 110 gekoppelt,
dessen zweiter Source-/Drain-Anschluss
mit einem ersten Source-/Drain-Anschluss eines zweiten p-MOS-Takt-Feldeffekttransistors 113 und
mit einem ersten Source-/Drain-Anschluss eines zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 gekoppelt
ist. Der Gate-Anschluss
des zweiten n-MOS-Signaltransfer-Feldeffekttransistors 110 ist
dem Gate-Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 gekoppelt.
Ferner sind ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Takt-Feldeffekttransistors 113 und
ein zweiter Source-/Drain-Anschluss
des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 auf das
elektrische Potential der Versorgungsspannung VDD 116 gebracht.
Der Gate-Anschluss des ersten p-MOS-Takt-Feldeffekttransistors 111 ist
mit dem Taktsignaleingang 104 gekoppelt. Ferner ist der
Taktsignaleingang 104 mit dem Gate-Anschluss des zweiten p-MOS-Takt-Feldeffekttransistors 113 gekoppelt.
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Im
Weiteren wird die Verschaltung innerhalb des Flip-Flop-Teilschaltkreises 102 beschrieben.
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Ein
erster Source-/Drain-Anschluss eines ersten p-MOS-Flip-Flop-Feldeffekttransistors 125 ist auf
das Versorgungspotential VDD 116 gebracht.
Ferner ist ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 125 mit
einem ersten Source-/Drain-Anschluss
eines ersten n-MOS-Flip-Flop-Feldeffekttransistors 126 gekoppelt,
dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht
ist. Ein erster Source-/Drain-Anschluss eines zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 ist
auf das elektrische Massepotential 115 gebracht. Ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 ist
mit einem ersten Source-/Drain-Anschluss eines zweiten n-MOS-Flip-Flop-Feldeffekttransistors 128 gekoppelt,
dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht
ist. Der Gate-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 125 und
der Gate-Anschluss des ersten n-MOS-Flip-Flop-Feldeffekttransistors 126 sind miteinander
gekoppelt und bilden einen Speicherknoten /Q des Flip-Flop-Teilschaltkreises 102.
Ferner sind der Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 und
der Gate-Anschluss des zweiten n-MOS-Flip-Flop-Feldeffekttransistors 128 miteinander
gekoppelt und bilden einen Speicherknoten Q des Flip-Flop-Teilschaltkreises 102.
Der zweite Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 125 ist
mit dem Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 gekoppelt.
Ferner ist ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 mit
dem Gate-Anschluss
des ersten n-MOS-Flip-Flop-Feldeffekttransistors 126 gekoppelt.
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Im
Weiteren wird die Verschaltung innerhalb des Schalt-Teilschaltkreises 103 beschrieben.
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Ein
erster Source-/Drain-Anschluss eines ersten p-MOS-Schalt-Feldeffekttransistors 117 ist
auf das Versorgungspotential 116 gebracht. Ein zweiter Source-/Drain-Anschluss
des ersten p-MOS-Schalt-Feldeffekttransistors 117 ist mit
einem ersten Source-/Drain-Anschluss eines ersten n-MOS-Schalt- Feldeffekttransistors 118 gekoppelt, dessen
zweiter Source-/Drain-Anschluss
auf das elektrische Massepotential 115 gebracht ist. Ferner ist
ein erster Source-/Drain-Anschluss eines zweiten p-MOS-Schalt-Feldeffekttransistors 119 auf
das elektrische Versorgungspotential 116 gebracht. Ein
zweiter Source-/Drain-Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 119 ist
mit einem ersten Source-/Drain-Anschluss
eines zweiten n-MOS-Schalt-Feldeffekttransistors 120 gekoppelt, dessen
zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht
ist.
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Ein
erster Source-/Drain-Anschluss eines dritten p-MOS-Schalt-Feldeffekttransistors 121 ist auf
das elektrische Versorgungspotential 116 gebracht. Ein
zweiter Source-/Drain-Anschluss
des dritten p-MOS-Schalt-Feldeffekttransistors 121 ist
mit einem ersten Source-/Drain-Anschluss eines dritten n-MOS-Schalt-Feldeffekttransistors 122 gekoppelt, dessen
zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht
ist. Der Gate-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 121,
der Gate-Anschluss
des dritten n-MOS-Schalt-Feldeffekttransistors 122 und
der Gate-Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 119 sind
miteinander gekoppelt. Ferner ist ein erster Source-/Drain-Anschluss
eines vierten p-MOS-Schalt-Feldeffekttransistors 123 auf
das Versorgungspotential 116 gebracht. Ein zweiter Source-/Drain-Anschluss
des vierten p-MOS-Schalt-Feldeffekttransistors 123 ist
mit einem ersten Source-/Drain-Anschluss eines vierten n-MOS-Schalt-Feldeffekttransistors 124 gekoppelt, dessen
zweiter Source-/Drain-Anschluss
auf das elektrische Massepotential 115 gebracht ist. Der Gate-Anschluss
des vierten p-MOS-Schalt-Feldeffekttransistors 123,
der Gate-Anschluss des vierten n-MOS-Schalt-Feldeffekttransistors 124 und
der Gate-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 117 sind
miteinander gekoppelt.
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Im
Weiteren wird die Kopplung der Teilschaltkreise 101, 102, 103 miteinander
beschrieben.
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Der
Gate-Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 ist
mit dem Gate-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 117 gekoppelt.
Ferner ist der Gate-Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 112 mit
dem Gate-Anschluss
des zweiten p-MOS-Schalt-Feldeffekttransistors 119 gekoppelt.
Der zweite Source-/Drain-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 121 ist
mit dem Gate-Anschluss des ersten n-MOS-Schalt-Feldeffekttransistors 118 gekoppelt. Der
zweite Source-/Drain-Anschluss
des vierten p-MOS-Schalt-Feldeffekttransistors 123 ist
mit dem Gate-Anschluss des zweiten n-MOS-Schalt-Feldeffekttransistors 120 gekoppelt.
Der zweite Source-/Drain-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 117 ist
mit dem Gate-Anschluss
des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 gekoppelt.
Ferner ist der zweite Source-/Drain-Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 119 mit
dem zweiten Source-/Drain-Anschluss des
zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 gekoppelt.
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An
dem Gate-Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 ist
ein Eingangssignal /S für
den Flip-Flop-Teilschaltkreis 102 bereitgestellt, generiert
von dem Pulsgenerator-Teilschaltkreis 101. Ferner ist an
dem Gate-Anschluss des ersten p-MOS-Rückkoppel- Feldeffekttransistors 112 ein
Eingangssignal /R des Flip-Flop-Teilschaltkreises 102 bereitgestellt,
generiert von dem Pulsgenerator-Teilschaltkreis 101.
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Im
Weiteren wird die Funktionsweise der Schaltkreis-Anordnung 100,
die ein flankengesteuertes Flip-Flop auf der Basis von Leseverstärkern darstellt,
beschrieben.
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Hinsichtlich
der schaltungstechnischen Grundbausteine handelt es sich bei dem
flankengesteuerten Flip-Flop in 1 um
eine Schaltkreis-Anordnung 100, die den Pulsgenerator-Schaltkreis 101 aufweist,
gebildet aus den Transistoren 105 bis 114. In
Abhängigkeit
der Signale an den Dateneingängen D
und /D auf der ansteigenden Taktflanke des Taktsignals CLK werden
die internen Eingänge
S, /S, R, /R eines Set-Reset-Flip-Flops (gebildet aus den Transistoren
des Flip-Flop-Teilschaltkreises 102 und
des Schalt-Teilschaltkreises 103) gesetzt. Die Ausgangssignale
/S und /R des Pulsgenerator-Teilschaltkreises 101 werden
während
einer Vorladephase (d.h. CLK auf einem logischen Wert "0") über
die p-MOS-Transistoren 111, 113 auf das elektrische Versorgungspotential
VDD 116 vorgeladen. Bei anliegenden
Datensignalen D und /D ist entweder der Kanal-Bereich des ersten
n-MOS-Logik-Feldeffekttransistors 106 oder
des zweiten n-MOS-Logik-Feldeffekttransistors 107 leitend,
so dass direkt nach der ansteigenden Taktflanke von CLK (d.h. nach
dem Übergang
von CLK von einem logischen Wert "0" auf einen
logischen Wert "1") entweder /S oder
/R auf das elektrische Potential VSS 115 heruntergezogen wird.
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Diese
Funktionalität
beruht auf der Offenbarung von [5] zu differenziellen Flip-Flops über einen differenziellen
Leseverstärker.
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Der
n-MOS-Bypass-Feldeffekttransistor 108 ist minimal dimensioniert
und erzeugt nach der ansteigenden Taktflanke eine elektrische Kopplung
von einem Source-/Drain-Anschluss des ersten n-MOS-Signaltransfer-Feldeffekttransistors 109 und von
einem Source-/Drain-Anschluss des zweiten n-MOS-Signaltransfer-Feldeffekttransistors 110 zu dem
elektrischen Massepotential VSS 115 und
gewährleistet
einen statischen Betrieb. Auf diese Weise ist der Zustand des Pulsgenerator-Teilschaltkreises 101 nach
den ansteigenden Taktflanke stabil.
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Die
Set-Reset-Ausgangsstufe aus 1 ist in
[4] offenbart.
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In
[6] ist eine andere Schaltkreis-Anordnung beschrieben.
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Zusammenfassend
sind die aus dem Stand der Technik bekannten Schaltkreis-Anordnungen
mit Pulsgenerator-Schaltkreisen für viele Anwendungen hinsichtlich
der Schaltgeschwindigkeit nicht ausreichend schnell.
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Der
Erfindung liegt insbesondere das Problem zugrunde, einen Pulsgenerator-Schaltkreis
und eine Schaltkreis-Anordnung mit einer höheren Schaltgeschwindigkeit
bereitzustellen.
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Das
Problem wird durch einen Pulsgenerator-Schaltkreis und durch eine
Schaltkreis-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
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Erfindungsgemäß ist ein
Pulsgenerator-Schaltkreis zum Erzeugen eines Eingangssignals für einen
Flip-Flop-Schaltkreis
aus einem Taktsignal und aus einem Datensignal geschaffen, der einen Takt-Feldeffekttransistor
enthält,
an dessen Gate-Anschluss das Taktsignal anlegbar ist, und an dessen ersten
Source-/Drain-Anschluss das Eingangssignal für einen Flip-Flop-Schaltkreis
bereitstellbar ist. An dem Gate-Anschluss
eines Logik-Feldeffekttransistors ist das Datensignal anlegbar,
und der erste Source-/Drain-Anschluss des Logik-Feldeffekttransistors ist
mit dem zweiten Source-/Drain-Anschluss
des Takt-Feldeffekttransistors gekoppelt. Ferner ist ein Rückkopplungs-Feldeffekttransistor
bereitgestellt, an dessen Gate-Anschluss ein auf dem Taktsignal
basierendes Rückkopplungssignal
anlegbar ist, dessen erster Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss
des Logik-Feldeffekttransistors gekoppelt ist, und an dessen zweiten
Source-/Drain-Anschluss ein erstes elektrisches Referenzpotential
anlegbar ist. Der Pulsgenerator-Schaltkreis enthält ferner eine Ansteuereinheit
zum Ansteuern des Takt-Feldeffekttransistors, des Logik-Feldeffekttransistors
und des Rückkopplungs-Feldeffekttransistors
derart, dass zum Erzeugen des Eingangssignals der Takt-Feldeffekttransistor
zeitlich nach dem Logik-Feldeffekttransistor und dem Rückkopplungs-Feldeffekttransistor
zum Generieren des Flip-Flop-Signals angesteuert wird.
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Ferner
ist erfindungsgemäß eine Schaltkreis-Anordnung
mit einem Pulsgenerator-Schaltkreis mit den oben beschriebenen Merkmalen
und mit einem Flip-Flop-Schaltkreis geschaffen, der mit dem Pulsgenerator-Schaltkreis
derart verschaltet ist, dass das von dem Pulsgenerator-Schaltkreis
generierbare Eingangssignal in den Flip-Flop-Schaltkreis einkoppelbar
ist.
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Eine
Grundidee der Erfindung ist darin zu sehen, dass in einem Pulsgenerator-Schaltkreis
zum Erzeugen eines Eingangssignals für einen Flip-Flop-Schaltkreis
aus einem Taktsignal und aus einem Datensignal eine Kaskade aus
Takt-Feldeffekttransistor,
Logik-Feldeffekttransistor und Rückkopplungs-Feldeffekttransistor
in gegenüber
dem Stand der Technik modifizierter Weise derart verschaltet wird,
dass eine erhöhte
Signalverarbeitungsgeschwindigkeit beim Durchlaufen eines Signals durch
die drei Transistoren erreicht wird. Diese Geschwindigkeitserhöhung basiert
darauf, dass zum Erzeugen des Eingangssignals der in der Kaskade
bezogen auf den Signalfluss zuletzt bzw. ganz hinten angeordnete
Takt-Feldeffekttransistor (d.h. jener, an dessen Anschluss das Eingangssignal
generiert wird) zeitlich erst dann angesteuert wird, wenn der Logik-Feldeffekttransistor
und der Rückkopplungs-Feldeffekttransistor
bereits zum Generieren des Flip-Flop-Signals angesteuert bzw. geschaltet worden
sind.
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Anders
ausgedrückt
werden erfindungsgemäß die drei
genannten Transistoren des Pulsgenerator-Schaltkreises einer flankengesteuerten Flip-Flop-Anordnung
auf der Basis von Leseverstärkern
gegenüber
dem Stand der Technik so umgeordnet, dass das zuletzt eintreffende
Taktsignal CLK den in der Kaskade hintersten Takt-Feldeffekttransistor der
Dreifach-Serienanordnung aus Rückkopplungs-Feldeffekttransistor,
Logik-Feldeffekttransistor und Takt-Feldeffekttransistor steuert. An dem Takt-Feldeffekttransistor
ist Drain-seitig das Signal /S bzw. /R als Eingangssignal für den Flip-Flop-Schaltkreis
generiert. Eine Erhöhung
der Taktlast (die auf der Summe alle Takt-Transistorweiten basiert) ist erfindungsgemäß vermieden,
da sich die Transistorweiten der Transistoren der Serienanordnung
im Vergleich zum Stand der Technik reduzieren lassen. Auf diese
Weise ist eine Verringerung der Verzögerungszeit zwischen dem Bereitstellen
von Datensignal D an dem Gate-Anschluss des Logik-Feldeffekttransistors
und dem Generieren eines Flip-Flop-Signals Q (bzw. zwischen dem
Bereitstellen von Datensignal D/ und dem Generieren von Flip-Flop-Signal Q/) erreicht.
Es hat sich gezeigt, dass gegenüber
dem Stand der Technik eine Beschleunigung von 20% bis 27 % in einem
Spannungsbereich des Versorgungspotentials VDD zwischen
0.8V und 1.2 V in einer 90nm-CMOS-Technologie erreichbar ist.
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Somit
besteht ein grundlegendes Prinzip der Erfindung in der Umordnung
der Transistoren des Pulsgenerator-Schaltkreises (Takt-Feldeffekttransistor,
Logik-Feldeffekttransistor und Rückkopplungs-Feldeffekttransistor)
im Lichte erhöhter
Werte von parasitären
Kapazitäten
in Sub-100nm-CMOS-Technologien. Ein anderer wichtiger Aspekt der
Erfindung besteht in dem vorteilhaften Verwenden der Abhängigkeit
der Propagationszeit von Signalen in einer Transistorkaskade von
der Anordnung eines Transistors innerhalb einer solchen Serienschaltung.
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Im
Weiteren wird das erfindungsgemäß verwendete
Prinzip näher
erläutert.
Erfindungsgemäß wird die
Tatsache ausgenutzt, dass die Verzögerungszeit einer CMOS-Logikschaltung
als Serienanordnung von Transistoren davon abhängt, welches Eingangssignal
wann seinen Zustand ändert.
So kann zum Beispiel beobachtet werden, dass beim Ausschalten eines
CMOS-Nicht-UND-Gatters (n-MOS-Transistoren
in Serie) die kürzeste
Verzögerungszeit
dann auftritt, wenn der in Signalflussrichtung hinterste n-MOS-Transistor
der Serienanordnung (das heißt
der Transistor, dessen Drain-Anschluss
mit dem Ausgang gekoppelt ist) als letzter eingeschaltet wird. Diese
Beobachtung kann wahrscheinlich darauf zurückgeführt werden, dass über die
zuvor eingeschalteten Serientransistoren die parasitären Kapazitäten der
Serienanordnung bereits entladen worden sind.
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Ferner
liegt zum Zeitpunkt des Einschaltens des hinteren Transistors bereits
die maximal mögliche
Drain-Source-Spannung
VDS = VDD – VSS an. Letzteres bewirkt zu Beginn des Umschaltvorgang
einen maximalen Transistorstrom. Die prozentualen Unterschiede zwischen
dem langsamsten und dem schnellsten Schaltvorgang betragen zum Beispiel
bei einem Nicht-UND-Gatter mit vier Eingängen bis zu 20%.
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Erfindungsgemäß werden
diese Erkenntnisse insbesondere als Grundlage dafür verwendet,
das Schaltverhalten eines flankengesteuerten Flip-Flops auf der
Basis von Leseverstärkern
(Sense-Amplifier-Based-Flip-Flops) zu beschleunigen. Der erfindungsgemäße Ansatzpunkt
für eine
Verbesserung der aus dem Stand der Technik bekannten Schaltungstopologie
für derartige
Flip-Flops ist der aus mindestens drei n-MOS-Transistoren bestehende Pull-Down-Pfad
(Transistoren 105, 106 und 109 in 1).
In der Eingangsstufe einer solchen Schaltkreis-Anordnung mit einem
Flip-Flop wird die oben beschriebene Abhängigkeit der Propagationszeit
von der Anordnung des zuletzt schaltenden Transistors gemäß dem Stand
der Technik nicht berücksichtigt. Bei
derartigen Flip-Flops ist das Taktsignal CLK das zuletzt eintreffende
Signal. Erfindungsgemäß wird die
daraus resultierende Signalverzögerung
vermieden, indem der Takt-Feldeffekttransistor,
der Rückkopplungs-Feldeffekttransistor
und der Logik-Feldeffekttransistor erfindungsgemäß umgeordnet sind und verbessert
angesteuert sind, wodurch die Propagationszeiten des Flip-Flops
verringert ist.
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Bevorzugte
Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
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Bei
dem erfindungsgemäßen Pulsgenerator-Schaltkreis
kann ein Zusatz-Takt-Feldeffekttransistor bereitgestellt sein, an
dessen Gate-Anschluss das Taktsignal anlegbar ist, an dessen ersten
Source-/Drain-Anschluss ein zweites elektrisches Referenzpotential
anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit dem ersten Source-/Drain-Anschluss
des Takt-Feldeffekttransistors gekoppelt ist.
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Ferner
kann ein Zusatz-Rückkopplungs-Feldeffekttransistor
bereitgestellt sein, dessen Gate-Anschluss mit dem Gate-Anschluss des Rückkopplungs-Feldeffekttransistors
gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das zweite elektrische
Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss
mit dem ersten Source-/Drain-Anschluss
des Takt-Feldeffekttransistors gekoppelt ist.
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Darüber hinaus
kann der Pulsgenerator-Schaltkreis einen Bypass-Feldeffekttransistor aufweisen,
dessen Gate-Anschluss mit dem Flip-Flop-Schaltkreis gekoppelt ist,
an dessen ersten Source-/Drain-Anschluss das erste elektrische Referenzpotential
anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss
des Takt-Feldeffekttransistors gekoppelt ist.
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Alternativ
kann der Pulsgenerator-Schaltkreis einen Bypass-Feldeffekttransistor aufweisen, dessen
Gate-Anschluss mit dem Flip-Flop-Schaltkreis gekoppelt ist, dessen
erster Source-/Drain-Anschluss
mit dem ersten Source-/Drain-Anschluss des Rückkopplungs-Feldeffekttransistors
gekoppelt ist, und dessen zweiter Source-/Drain-Anschluss mit dem
zweiten Source-/Drain-Anschluss
des Takt-Feldeffekttransistors gekoppelt ist.
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Gemäß der zuletzt
beschriebenen Ausgestaltung ist keiner der Source-/Drain-Anschlüsse des Bypass-Transistors
auf ein elektrisches Referenzpotential gebracht (zum Beispiel ein
elektrisches Massepotential), sondern mit den Source-/Drain-Anschlüssen des
Rückkopplungs-Feldeffekttransistors bzw.
des Takt-Feldeffekttransistors gekoppelt. Die Funktionalität des Pulsgenerator-Schaltkreises
wird dadurch verbessert, da in dem ausgeschalteten Zweig der sogenannte
Stack-Effekt wirkt, wodurch sich der Leckstrom in diesem Pfad verringert.
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Das
erste elektrische Referenzpotential kann ein elektrisches Massepotential
und/oder das zweite elektrische Referenzpotential kann ein elektrisches Versorgungspotential
sein.
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Der
Takt-Feldeffekttransistor, der Logik-Feldeffekttransistor und der
Rückkopplungs-Feldeffekttransistor
können
Feldeffekttransistoren des n-Leitungstyps sein.
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Der
Zusatz-Takt-Feldeffekttransistor und der Zusatz-Rückkopplungs-Feldeffekttransistor
können Feldeffekttransistoren
des p-Leitungstyps sein.
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Der
Bypass-Feldeffekttransistor kann ein Feldeffekttransistor des n-Leitungstyps
sein.
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Ferner
wird vorzugsweise in dem Pulsgenerator-Schaltkreis ein zu dem aus
den Feldeffekttransistoren gebildeten ersten Signalpfad schaltungsgleicher
zweiter Signalpfad aus zusätzlichen
Feldeffekttransistoren bereitgestellt, welche zusätzlichen
Feldeffekttransistoren zum Generieren eines zu dem Eingangssignal
des Flip-Flop-Schaltkreises komplementären Komplementär-Eingangssignals
aus dem Taktsignal und aus einem zu dem Datensignal komplementären Komplementär-Datensignal
verschaltet sind. Gemäß dieser
Ausgestaltung ist der Pulsgenerator-Schaltkreis als differenzieller
Pulsgenerator-Schaltkreis
ausgeführt,
bei dem anschaulich zu jedem Signal ein jeweils komplementäres Signal
bereitgestellt ist.
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In
dem zweiten Signalpfad ist anschaulich zu jedem Transistor des ersten
Signalpfads ein identischer bzw. spiegelgleicher Transistor bereitgestellt und
verschaltet, insbesondere ein dem Takt-Feldeffekttransistor entsprechender
zusätzlicher
Takt-Feldeffekttransistor, ein dem Logik-Feldeffekttransistor entsprechender
zusätzlicher
Logik-Feldeffekttransistor und ein dem Rückkopplungs-Feldeffekttransistor entsprechender
zusätzlicher
Rückkopplungs-Feldeffekttransistor,
etc.
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Vorzugsweise
kann der erste Source-/Drain-Anschluss des zusätzlichen Takt-Feldeffekttransistors
des zweiten Signalpfads mit dem Gate-Anschluss des Zusatz-Rückkopplungs-Feldeffekttransistors
des ersten Datenpfads gekoppelt sein.
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Der
erste Source-/Drain-Anschluss des Takt-Feldeffekttransistors des ersten Signalpfads kann
mit dem Gate-Anschluss des zusätzlichen
Zusatz-Rückkopplungs-Feldeffekttransistors
des zweiten Datenpfad gekoppelt sein.
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Ferner
kann die Ansteuereinheit derart eingerichtet sein, dass sie das
Datensignal an den Gate-Anschluss des Logik-Feldeffekttransistors anlegt, bevor
das Taktsignal zum Überführen des Takt-Feldeffekttransistors
von einem Zustand mit elektrisch nichtleitendem Kanal-Bereich in
einen Zustand mit elektrisch leitendem Kanal-Bereich geschaltet
wird. Gemäß dieser
Ausgestaltung wird eine besonders günstige Reihenfolge des Signalanlegens an
die Transistoren der Kaskade Rückkopplungs-Feldeffekttransistor/Logik-Feldeffekttransistor/Takt-Feldeffekttransistor
geschaffen, und somit eine besonders schelle Signalverarbeitung
zum Generieren eines Eingangssignals für den Schalt-Teilschaltkreis bzw.
den Flip-Flop-Teilschaltkreis.
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Im
Weiteren wird die erfindungsgemäße Schaltkreis-Anordnung,
die einen erfindungsgemäßen Pulsgenerator-Schaltkreis
aufweist, näher
beschrieben. Ausgestaltungen des Pulsgenerator-Schaltkreises gelten
auch für
die einen Pulsgenerator-Schaltkreis aufweisende Schaltkreis-Anordnung.
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Der
Flip-Flop-Schaltkreis der Schaltkreis-Anordnung kann Speicher-Feldeffekttransistoren
zum Speichern von auf dem Eingangssignal und/oder dem Komplementär-Eingangssignal
basierenden Speichersignalen aufweisen. Von diesen Speicher-Feldeffekttransistoren
können
jeweils zwei Feldeffekttransistoren unterschiedlichen Leitungstyps
jeweils zu einem Inverter verschaltet sein, so dass der Flip-Flop-Schaltkreis im Wesentlichen aus
zwei Invertern gebildet ist.
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Der
Flip-Flop-Schaltkreis kann Feldeffekttransistoren aufweisen, die
zwischen die Speicher-Feldeffekttransistoren und dem Pulsgenerator-Schaltkreis
geschaltet sind.
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Insbesondere
kann ein erster Schalt-Feldeffekttransistor vorgesehen sein, dessen
Gate-Anschluss mit dem ersten Source-/Drain-Anschluss des Takt-Feldeffekttransistors
gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das zweite
elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss
mit einem Speicherknoten der Speicher-Feldeffekttransistoren gekoppelt
ist.
-
Darüber hinaus
kann ein zweiter Schalt-Feldeffekttransistor vorgesehen sein, dessen Gate-Anschluss
mit dem Gate-Anschluss des Komplementär-Bypass-Feldeffekttransistors
gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das erste
elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss
mit dem zweiten Source-/Drain-Anschluss
des ersten Schalt-Feldeffekttransistors gekoppelt ist.
-
Darüber hinaus
kann ein Schutz-Feldeffekttransistor vorgesehen sein, dessen Gate-Anschluss mit
dem Gate-Anschluss des ersten Schalt-Feldeffekttransistors gekoppelt
ist, dessen erster Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des ersten
Schalt-Feldeffekttransistors und mit einem Source-/Drain-Anschluss eines
Speicher-Feldeffekttransistors
gekoppelt ist, und dessen zweiter Source-/Drain-Anschluss mit einem
Source-/Drain-Anschluss eines anderen Speicher-Feldeffekttransistors
gekoppelt ist.
-
Gemäß dieser
Ausgestaltung, die in dem in 5 gezeigten
Ausführungsbeispiel
realisiert ist, wird ein Querstrom zwischen Speicher-Feldeffekttransistoren
und Schalt-Feldeffekttransistoren
vermieden, wodurch die Funktionalität der Schaltkreis-Anordnung
bezüglich
Geschwindigkeit und dynamischer Verlustleistung verbessert ist.
-
Ferner
kann die Schaltkreis-Anordnung einen zu dem aus den Feldeffekttransistoren
des Flip-Flop-Schaltkreises gebildeten dritten Signalpfad schaltungsgleichen
vierten Signalpfad aus zusätzlichen
Feldeffekttransistoren enthalten, welche zusätzlichen Feldeffekttransistoren
des Flip-Flop-Schaltkreises
zum Speichern eines zu dem Speichersignal komplementären Komplementär-Speichersignals
verschaltet sind.
-
Ausführungsbeispiele
der Erfindung sind in den Figuren dargestellt und werden im Weiteren
näher erläutert.
-
Es
zeigen:
-
1 eine
Schaltkreis-Anordnung gemäß dem Stand
der Technik,
-
2 eine
Schaltkreis-Anordnung gemäß einem
ersten Ausführungsbeispiel
der Erfindung,
-
3 ein
Diagramm, das den Betrieb der Schaltkreis-Anordnung aus 2 veranschaulicht,
-
4 eine
Schaltkreis-Anordnung gemäß einem
zweiten Ausführungsbeispiel
der Erfindung,
-
5 eine
Schaltkreis-Anordnung gemäß einem
dritten Ausführungsbeispiel
der Erfindung.
-
Gleiche
oder ähnliche
Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern
versehen.
-
Die
Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
-
Im
Weiteren wird bezugnehmend auf 2 eine Schaltkreis-Anordnung 200 gemäß einem
ersten Ausführungsbeispiel
der Erfindung beschrieben.
-
Die
Schaltkreis-Anordnung 200 ist aus einem Pulsgenerator-Teilschaltkreis 201,
einem Flip-Flop-Teilschaltkreis 202 und einem Schalt-Teilschaltkreis 203 gebildet.
Der Flip-Flop- Teilschaltkreis 202 und
der Schalt-Teilschaltkreis 203 können auch gemeinsam als Flip-Flop-Schaltkreis
bezeichnet werden.
-
Zunächst wird
die Verschaltung der Komponenten in dem Pulsgenerator-Teilschaltkreis 201 beschrieben.
-
An
einem Taktsignaleingang 204 ist ein Taktsignal CLK bereitgestellt.
Der Taktsignaleingang 204 ist mit dem Gate-Anschluss eines ersten n-MOS-Takt-Feldeffekttransistors 205 und
eines zweiten n-MOS-Takt-Feldeffekttransistors 206 gekoppelt.
Ein erster Source-/Drain-Anschluss eines ersten n-MOS-Rückkopplungs-Feldeffekttransistors 209 ist
auf dem elektrischen Massepotential 217. Ein zweiter Source-/Drain-Anschluss des ersten n-MOS-Rückkopplungs-Feldeffekttransistors 209 ist mit
einem ersten Source-/Drain-Anschluss
eines ersten n-MOS-Logik-Feldeffekttransistors 207 gekoppelt,
an dessen Gate-Anschluss ein Datensignal D anlegbar ist. Ein zweiter
Source-/Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 207 ist mit
einem ersten Source-/Drain-Anschluss des ersten n-MOS-Takt-Feldeffekttransistors 205 gekoppelt, dessen
zweiter Source-/Drain-Anschluss
mit einem ersten Source-/Drain-Anschluss eines ersten p-MOS-Takt-Feldeffekttransistors 213 und
mit einem ersten Source-/Drain-Anschluss eines ersten p-MOS-Rückkoppel-Feldeffekttransistors 215 gekoppelt
ist. Der zweite Source-/Drain-Anschluss des ersten p-MOS-Takt-Feldeffekttransistors 213 und
der zweite Source-/Drain-Anschluss
des ersten p-MOS-Rückkoppel-Feldeffekttransistors 215 sind auf
das Versorgungspotential VDD 218 gebracht.
Der Gate-Anschluss des ersten p-MOS-Takt-Feldeffekttransistors 213 ist
mit dem Taktsignaleingang 204 gekoppelt. Der Gate-Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 215 ist
mit dem Gate-Anschluss des ersten n-MOS-Rückkopplungs-Feldeffekttransistors 209 gekoppelt.
-
Ferner
ist ein erster Source-/Drain-Anschluss eines zweiten n-MOS-Rückkopplungs-Feldeffekttransistors 210 auf
das elektrische Massepotential 217 gebracht. Ein zweiter
Source-/Drain-Anschluss
des zweiten n-MOS-Rückkopplungs-Feldeffekttransistors 210 ist
mit einem ersten Source-/Drain-Anschluss
eines zweiten n-MOS-Logik-Feldeffekttransistors 208 gekoppelt,
an dessen Gate-Anschluss ein zu dem Datensignal D komplementäres Datensignal
/D anlegbar ist. Ein zweiter Source-/Drain-Anschluss des zweiten
n-MOS-Logik-Feldeffekttransistors 208 ist
mit einem ersten Source-/Drain-Anschluss
des zweiten n-MOS-Takt-Feldeffekttransistors 206 gekoppelt, dessen
zweiter Source-/Drain-Anschluss mit einem ersten Source-/Drain-Anschluss
eines zweiten p-MOS-Takt-Feldeffekttransistors 214 und
mit einem ersten Source-/Drain-Anschluss
eines zweiten p-MOS-Rückkoppel-Feldeffekttransistors 216 gekoppelt
ist. Ein zweiter Source-/Drain-Anschluss
des zweiten p-MOS-Takt-Feldeffekttransistors 214 und ein
zweiter Source-/Drain-Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 216 ist
jeweils auf das elektrische Versorgungspotential 218 gebracht.
Der Gate-Anschluss
des zweiten p-MOS-Takt-Feldeffekttransistors 214 ist mit
dem Taktsignaleingang 204 gekoppelt. Ferner ist der Gate-Anschluss
des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 216 mit
dem Gate-Anschluss des zweiten n-MOS-Rückkopplungs-Feldeffekttransistors 210 gekoppelt.
-
Der
zweite Source-/Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 207 ist
mit einem ersten Source-/Drain-Anschluss
eines ersten n-MOS-Bypass-Feldeffekttransistors 211 gekoppelt, dessen
zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht
ist. Der erste Source-/Drain-Anschluss des zweiten n-MOS-Takt-Feldeffekttransistors 206 ist
mit einem ersten Source-/Drain-Anschluss
eines zweiten n-MOS-Bypass-Feldeffekttransistors 212 gekoppelt, dessen
zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht
ist.
-
Im
Weiteren wird die Verschaltung der Komponenten des Schalt-Teilschaltkreises 203 beschrieben.
-
Ein
erster Source-/Drain-Anschluss eines ersten p-MOS-Schalt-Feldeffekttransistors 219 ist auf
das elektrische Versorgungspotential 218 gebracht. Ein
zweiter Source-/Drain-Anschluss
des ersten p-MOS-Schalt-Feldeffekttransistors 219 ist mit
einem ersten Source-/Drain-Anschluss eines ersten n-MOS-Schalt-Feldeffekttransistors 220 gekoppelt, dessen
zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht
ist. Ferner ist der Gate-Anschluss
des ersten p-MOS-Schalt-Feldeffekttransistors 219 mit dem Gate-Anschluss
eines dritten p-MOS-Schalt-Feldeffekttransistors 223 gekoppelt,
dessen erster Source-/Drain-Anschluss
auf das elektrische Versorgungspotential 218 gebracht ist.
Ein zweiter Source-/Drain-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 223 ist
mit einem ersten Source-/Drain-Anschluss eines dritten n-MOS-Schalt-Feldeffekttransistors 224 gekoppelt, dessen
zweiter Source-/Drain-Anschluss
auf das elektrische Massepotential 217 gebracht ist. Ferner ist
der Gate-Anschluss des dritten n-MOS-Schalt-Feldeffekttransistors 224 mit
dem Gate-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 219 gekoppelt.
-
Ein
erster Source-/Drain-Anschluss eines zweiten p-MOS-Schalt-Feldeffekttransistors 221 ist auf
das Versorgungspotential 218 gebracht. Ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 221 ist
mit einem ersten Source-/Drain-Anschluss eines zweiten n-MOS-Schalt-Feldeffekttransistors 222 gekoppelt, dessen
zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht
ist. Ferner ist der Gate-Anschluss
des zweiten p-MOS-Schalt-Feldeffekttransistors 221 mit
dem Gate-Anschluss eines vierten p-MOS-Schalt-Feldeffekttransistors 225 und
mit dem Gate-Anschluss eines vierten n-MOS-Schalt-Feldeffekttransistors 227 gekoppelt.
Der Gate-Anschluss des zweiten n-MOS-Schalt-Feldeffekttransistors 222 ist
mit dem zweiten Source-/Drain-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 223 gekoppelt. Ein
erster Source-/Drain-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 ist
auf das Versorgungspotential 218 gebracht, wohingegen ein zweiter
Source-/Drain-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 mit
einem ersten Source-/Drain-Anschluss des vierten n-MOS-Schalt-Feldeffekttransistors 226 gekoppelt ist,
dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht
ist. Ferner ist der zweite Source-/Drain-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 mit
dem Gate-Anschluss des ersten n-MOS-Schalt-Feldeffekttransistors 220 gekoppelt.
-
Im
Weiteren wird die Verschaltung der Komponenten des Flip-Flop-Teilschaltkreises 202 beschrieben.
-
Ein
erster Source-/Drain-Anschluss eines ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 ist auf
das Versorgungspotential 218 gebracht. Ferner ist ein zweiter
Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 mit
einem ersten Source-/Drain- Anschluss
eines ersten n-MOS-Flip-Flop-Feldeffekttransistors 228 gekoppelt,
dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential
gebracht ist. Ein erster Source-/Drain-Anschluss
eines zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 ist
auf das elektrische Versorgungspotential 218 gebracht,
wohingegen ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 mit
einem ersten Source-/Drain-Anschluss
eines zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 gekoppelt
ist, dessen zweiter Source-/Drain-Anschluss auf das elektrische
Massepotential 230 gebracht ist. Der Gate-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 und
der Gate-Anschluss des ersten n-MOS-Flip-Flop-Feldeffekttransistors 228 sind
miteinander gekoppelt und bilden einen Invers-Speicherknoten /Q
des Flip-Flop-Teilschaltkreises 202.
Ferner sind der Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 und
der Gate-Anschluss des zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 miteinander
gekoppelt und bilden einen Speicherknoten Q des Flip-Flop-Teilschaltkreises 202.
Der Gate-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 ist
mit dem ersten Source-/Drain-Anschluss
des zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 gekoppelt.
Ferner ist der Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 mit
dem zweiten Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 gekoppelt.
-
Im
Weiteren wird die Verschaltung der Teilschaltkreise 201, 202, 203 miteinander
beschrieben.
-
Der
Gate-Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 216 ist
mit dem Gate-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 223 gekoppelt.
Der Gate-Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 215 ist
mit dem Gate-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 gekoppelt.
-
Der
zweite Source-/Drain-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 219 ist
mit dem Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 gekoppelt.
Ferner ist der zweite Source-/Drain-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 mit
dem zweiten Source-/Drain-Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 221 gekoppelt.
-
Im
Folgenden wird die Funktionalität
der Schaltkreis-Anordnung 200 beschrieben.
-
Die
Schaltkreis-Anordnung 200 unterscheidet sich von der Schaltkreis-Anordnung 100 gemäß dem Stand
der Technik in erster Linie hinsichtlich der im Weiteren beschriebenen
Modifikationen. Der Takttransistor 105 aus 1,
der mit den ersten und zweiten n-MOS-Logik-Feldeffekttransistoren 106, 107 (auch
Dateneingangs-Transistoren genannt) eine Differenzstufe bildet,
ist in 2 durch zwei Takt-Feldeffekttransistoren 205, 206 ersetzt.
An den Drain-Kontakten
der ersten und zweiten n-MOS-Takt-Feldeffekttransistoren 205, 206 liegen die
jeweiligen Ausgangssignale /S bzw. /R der Pulsgenerator-Eingangsstufe 201 an,
welche Eingangssignale des Flip-Flop-Schaltkreises 202, 203 bilden. Die
Source-Kontakte der Takt-Feldeffekttransistoren 205, 206 sind
mit den Drain-Kontakten der ersten und zweiten n-MOS-Logik-Feldeffekttransistoren 207, 208 (auch
als Dateneingangs-Transistoren bezeichnet) gekoppelt.
-
In
einer Vorladephase sind die ersten und zweiten n-MOS-Takt-Feldeffekttransistoren 205, 206 geschlossen.
Die internen Signale /S und /R werden mittels des auf einem niedrigen
Level befindlichen Taktsignals CLK = "0" auf
das elektrische Versorgungspotential VDD aufgeladen.
Die beiden n-MOS-Transistoren 209, 210,
die gemeinsam mit den ersten und zweiten p-MOS-Rückkoppel-Feldeffekttransistoren 215, 216 eine
verstärkende
Rückkopplung
bilden, sind eingeschaltet. Da entweder der erste n-MOS-Logik-Feldeffekttransistor 207 oder
der zweite n-MOS-Logik-Feldeffekttransistor 208 leitet (je
nachdem ob das Datensignal D = "1" oder D = "0" ist), wird dieser Zustand auf der ansteigenden
Taktflanke übernommen
und bei einem Datensignal mit einem logischen Wert D = "1" (bzw. D = "0")
ein "1"-zu-"0" Übergang
auf /S (bzw. auf /R) generiert.
-
Ein
wichtiger Vorteil der erfindungsgemäßen Anordnung besteht darin,
dass die parasitären
Kapazitäten
des Pull-Down-Pfades aus Transistoren 207/209 (bzw.
aus Transistoren 208/210) bereits entladen sind
und der "1"-zu-"0" Puls auf /S und /R schneller erzeugt
wird. Es sind lediglich die Gate-Anschlüsse der Inverter, gebildet
aus den Transistorpaaren 223, 224 bzw. 225, 226 und
die Gate-Anschlüsse
der Schalt-Transistoren 219, 221 als Lasten vorhanden.
Dies führt
zu einer beschleunigten Signalverarbeitung.
-
In
der Schaltkreis-Anordnung 100 gemäß dem Stand der Technik sind
die Ladungen auf den internen Knoten, das heißt den Parasitär-Kapazitäten der
Pull-Down-Pfade, bei Beginn der Evaluation noch vorhanden. Ferner
befinden sich die Drain-Potentiale der
Dateneingangs-Transistoren 106, 107 der Schaltkreis-Anordnung
und des Takt-Transistors 105 auf einem Potential VDD–VT (wobei VT die Schwellenspannung
des Transistors ist, und VDD die Versorgungsspannung),
so dass an den Transistoren 109, 110 nur die niedrige
Drain-Source-Spannung
VT0 anliegt und an Transistoren 106, 107 ein
Potential von 0Volt. Der Takt-Transistor 105 besitzt die
Drain-Source-Spannung VDD–VT. Folglich ist auch der Schaltstrom durch den
jeweiligen Pull-Down-Pfad geringer.
-
Im
Weiteren werden bezugnehmend auf 3 die unterschiedlichen
Schaltströme
bei der Schaltkreis-Anordnung 100 gemäß dem Stand der Technik und
bei der erfindungsgemäßen Schaltkreis-Anordnung 200 beschrieben.
-
In
dem Diagramm 300 aus 3 ist entlang einer
Abszisse 301 die Drain-Source-Spannung VDS aufgetragen,
entlang einer Ordinate 302 der Drain-Source-Strom IDS. In dem Diagram 300 ist eine erste
Kurve 303 gezeigt, welche Kennlinien der erfindungsgemäßen Schaltkreis-Anordnung
wiederspiegelt. Eine zweite Kurve 304 zeigt die Strom-Spannungs-Charakteristik
für die
aus dem Stand der Technik bekannte Schaltkreis-Anordnung 100 aus 1.
-
3 zeigt
somit unterschiedliche Betriebszustände und Trajektorien im Ausgangskennlinienfeld
der Takttransistoren 205, 206 aus 2 bzw.
des Takttransistors 105 aus 1 während der
ansteigenden Taktflanke von CLK bei niedrigem Gate-Overdrive VDD–VT0. Aus den ersten und zweiten Kurven 303, 304 ist
deutlich der höhere
Schallstrom IDS1 der erfindungsgemäßen Schaltkreis-Anordnung 200 aufgrund
der höheren
Drain-Source-Spannung im Ausgangszustand VCLK =
0 Volt zu erkennen.
-
Bei
der Schaltkreis-Anordnung 200 sind die bei der Schaltkreis-Anordnung 100 auftretenden
Ladungen auf den Parasitär-Kapazitäten sowie
die gemäß 1 ungünstigen
Betriebszustände
der Transistoren vermieden, wodurch erfindungsgemäß verkürzte Propagationszeiten
erreicht sind.
-
Ein
anderer Unterscheid der Schaltkreis-Anordnung 200 verglichen
mit Schaltkreis-Anordnung 100 besteht darin, dass der minimal
dimensionierte Transistor 108 aus 1 in 2 eliminiert
ist. Der statische Betreib der Schaltung wird stattdessen durch
zwei aktiv betriebene n-MOS-Transistoren 211, 212 gewährleistet,
die bezogen auf die Eingangstransistoren 207, 208 einen
Bypass bilden und ähnlich wie
Transistor 108 gemäß 1 minimal
dimensioniert sind.
-
Zu
Beginn der Evaluierungsphase ist CLK auf einem logischen Wert "0" und /S = /R = VDD.
Da die Gate-Anschlüsse
der Bypass-Transistoren 211, 212 mit
den zueinander inversen Signalen S bzw. R angesteuert werden, sind
die Bypass-Transistoren 211, 212 während der
ansteigenden Taktflanke geschlossen und werden erst nach einer Zeit
t1 = tCLK-/S + tINV bzw. t2 = tCLK-/R + tINV geöffnet. Falls
das Datensignal D auf einem logischen Wert "1" ist,
wird nach der Zeit t1 der Bypass mittels
des Bypass-Transistors 211 geöffnet und
die Pulsgenerator-Eingangsstufe 201 verriegelt. Mögliche Potentialschwankungen
auf den Datenknoten D und /D haben praktisch keinerlei Auswirkungen
auf die Signale in dem Flip-Flop-Schaltkreis 102, nämlich Q
und /Q, da über die
Bypass-Transistoren 211, 212 eine leitende Verbindung
von /S bzw. /R zum elektrischen Massepotential 217 gegeben
ist. Somit sind die Rückkopplungen
aus den beiden Pull-Down-Pfaden und den p-MOS-Transistoren 215, 216 für die Dauer
der Taktphase CLK = "1" aktiviert, und ein
statischer Betrieb ist gegeben.
-
Im
Weiteren wird bezugnehmend auf 4 eine Schaltkreis-Anordnung 400 gemäß einem
zweiten Ausführungsbeispiel
der Erfindung beschrieben.
-
Der
wesentliche Unterschied zwischen der in 4 gezeigten
Schaltkreis-Anordnung 400 und der in 2 gezeigten
Schaltkreis-Anordnung 200 ist in der Verschaltung der ersten
und zweiten n-MOS-Bypass-Feldeffekttransistoren 211, 212 zu
sehen. Bei der Schaltkreis-Anordnung 400 ist wie bei der
Schaltkreis-Anordnung 200 der Gate-Anschluss des ersten n-MOS-Bypass-Feldeffekttransistor 211 mit
dem zweiten Source-/Drain-Anschluss
des dritten p-MOS-Schalt-Feldeffekttransistors 223 gekoppelt. Ferner
ist in 4 wie in 2 der erste
Source-/Drain-Anschluss des ersten n-MOS-Bypass-Feldeffektransistors 211 mit
einem zweiten Source-/Drain-Anschluss
des ersten n-MOS-Logik-Feldeffekttransistors 207 gekoppelt.
Abweichend von 2 ist in 4 jedoch
der zweite Source-/Drain-Anschluss ersten n-MOS-Bypass-Feldeffekttransistors 211 mit
dem zweiten Source-/Drain-Anschluss
des ersten n-MOS-Rückkopplungs-Feldeffekttransistors 209 gekoppelt.
Darüber hinaus
ist in 4 die Verschaltung des zweiten n-MOS-Bypass-Feldeffekttransistors 212 gegenüber 2 modifiziert.
Zwar ist wie in 2 der Gate-Anschluss des zweiten
n-MOS-Bypass-Feldeffekttransistors 212 mit
dem zweiten Source-/Drain-Anschluss
des vierten p-MOS-Schalt-Feldeffekttransistors 225 gekoppelt,
und ist der erste Source-/Drain-Anschluss des zweiten n-MOS-Bypass-Feldeffekttransistors 212 mit
dem zweiten Source-/Drain-Anschluss des zweiten n-MOS-Logik-Feldeffekttransistors 208 gekoppelt.
Abweichend von 2 ist jedoch in 4 der
zweite Source-/Drain-Anschluss des zweiten n-MOS-Bypass-Feldeffekttransistors 212 mit
dem zweiten Source-/Drain-Anschluss des zweiten n-MOS-Rückkopplungs-Feldeffekttransistors 210 gekoppelt.
-
Somit
sind in 4 beide Source-/Drain-Anschlüsse der
Bypass-Feldeffekttransistoren 211, 212 von einer
Kopplung mit einem Referenzpotential frei. Anders ausgedrückt sind
die Source-Anschlüsse
der Bypass-Transistoren 211, 212 nicht auf das
elektrische Massepotential 217 gebracht, sondern mit den Drain-Kontakten
der Transistoren 209, 210 gekoppelt. Die Funktionalität der Schaltkreis-Anordnung 400 entspricht
somit im Wesentlichen jener aus 2, wobei
in dem ausgeschalteten Zweig jedoch der Stack-Effekt wirkt, wodurch
sich der Leckstrom in diesem Pfad verringert. Daher stellt die Schaltkreis-Anordnung 400 eine
besonders energiesparende Realisierung der erfindungsgemäßen Schaltkreis-Anordnung
dar.
-
Im
Weiteren wird bezugnehmend auf 5 eine Schaltkreis-Anordnung 500 gemäß einem
dritten Ausführungsbeispiel
der Erfindung beschrieben.
-
Bei
der in 5 gezeigten Schaltkreis-Anordnung 500 sind
der Pulsgenerator-Teilschaltkreis 201 und der Schalt-Teilschaltkreis 202 wie
in 2 vorgesehen. Allerdings ist an dem Flip-Flop-Teilschaltkreis 501 gemäß 5 gegenüber 2 eine Modifikation
vorgenommen. Im Unterschied zu der Schaltkreis-Anordnung 200 weist
der Flip-Flop-Teilschaltkreis 501 aus 5 einen
ersten n-MOS-Schutz-Feldeffekttransistor 502 und einen zweiten
n-MOS-Schutz-Feldeffekttransistor 503 auf. Ein erster Source-/Drain-Anschluss
des ersten n-MOS-Schutz-Feldeffekttransistors 502 ist
mit dem zweiten Source-/Drain-Anschluss
des ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 gekoppelt.
Der zweite Source-/Drain-Anschluss
des ersten n-MOS-Schutz- Feldeffekttransistors 502 ist
mit dem ersten Source-/Drain-Anschluss
des ersten n-MOS-Flip-Flop-Feldeffekttransistors 228 gekoppelt.
Der Gate-Anschluss des ersten n-MOS-Schutz-Feldeffekttransistors 502 ist
mit dem Gate-Anschluss des dritten n-MOS-Schalt-Feldeffekttransistors 224 gekoppelt.
-
Ferner
ist ein erster Source-/Drain-Anschluss des zweiten n-MOS-Schutz-Feldeffekttransistors 503 mit
dem zweiten Source-/Drain-Anschluss
des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 gekoppelt,
ein zweiter Source-/Drain-Anschluss
des zweiten n-MOS-Schutz-Feldeffekttransistors 503 ist
mit dem ersten Source-/Drain-Anschluss
des zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 gekoppelt.
Der Gate-Anschluss des zweiten n-MOS-Schutz-Feldeffekttransistors 503 ist
mit dem Gate-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 225 gekoppelt.
-
Aufgrund
der in 5 gezeigten Modifikation der Ausgangsstufe bzw.
des Flip-Flop-Teilschaltkreises 501, können temporäre Querstrompfade über die Transistorpaare 219/228 bzw. 221/230 mittels
Hinzufügens
der Transistoren 502, 503 beseitigt oder zumindest
verringert werden.
-
Wird
der interne Knoten während
der Evaluation auf der ansteigenden Taktflanke auf /R = VSS gesetzt dann kann bei der Schaltkreis-Anordnung 200 Transistor 221 leitend
werden. Solange der Knoten R jedoch noch nicht entladen ist, ist
auch Transistor 230 leitend und es kann ein Querstrom fließen. Mittels
Hinzufügens
des Schutz-Feldeffekttransistors 503 kann dieser Strom
nicht mehr fließen.
Gleiches gilt für
den Transistorpfad 219/228/502. Die Transistoren 502, 503 werden
möglichst
klein dimensioniert. Die Schaltkreis-Anordnung 500 ist
aufgrund der vorgenommenen Maßnahme
mit der verbesserten Ausgangsstufe gegenüber den aus dem Stand der Technik
bekannten Schaltkreis-Anordnungen bezüglich Geschwindigkeit und dynamischer
Verlustleistung verbessert. Insbesondere sind in der Ausgangsstufe keine
Serienschaltungen aus p-MOS-Transistoren mehr
vorhanden. Dies erhöht
die Robustheit der Anordnung gegenüber Parameterschwankungen und dem
Einfluss von Störsignalen.
-
In
diesem Dokument sind folgende Veröffentlichungen zitiert:
- [1]
Marcovic, D, Nikolic, B, Brodersen, RW "Analysis and Design of Low-Energy Flip-Flops", Proc. of the International
Symposium on Low Power Electronics and Design (ISLPED) 2001, Huntington
Beach, USA, S.52–55
- [2] Dao, HQ, Nowka, K, Oklobzija, VG "Analysis of Clocked Timing Elements
for Dynamic Voltage Scaling Effects over Process Parameter Variation", Proc. of the International
Symposium on Low Power Electronics and Design (ISLPED) 2001, Huntington
Beach, USA, 5.56–59
- [3] J. Montanaro et al, "A
160-MHz, 32-b, 0.5-W CMOS RISC Microprocessor", IEEE Journal of Solid-State Circuits,
Vol. 31, No. 11 , Nov. 1996, pp. 1703-1714.
- [4] US 6, 232, 810
- [5] US 4, 910, 713
- [6] US 6, 107, 853
-
- 100
- Schaltkreis-Anordnung
- 101
- Pulsgenerator-Teilschaltkreis
- 102
- Flip-Flop-Teilschaltkreis
- 103
- Schalt-Teilschaltkreis
- 104
- Taktsignaleingang
- 105
- n-MOS-Takt-Feldeffekttransistor
- 106
- erster
n-MOS-Logik-Feldeffekttransistor
- 107
- zweiter
n-MOS-Logik-Feldeffekttransistor
- 108
- n-MOS-Bypass-Feldeffekttransistor
- 109
- erster
n-MOS-Signaltransfer-Feldeffekttransistor
- 110
- zweiter
n-MOS-Signaltransfer-Feldeffekttransistor
- 111
- erster
p-MOS-Takt-Feldeffekttransistor
- 112
- erster
p-MOS-Rückkoppel-Feldeffekttransistor
- 113
- zweiter
p-MOS-Takt-Feldeffekttransistor
- 114
- zweiter
p-MOS-Rückkoppel-Feldeffekttransistor
- 115
- Massepotential
- 116
- Versorgungspotential
- 117
- erster
p-MOS-Schalt-Feldeffekttransistor
- 118
- erster
n-MOS-Schalt-Feldeffekttransistor
- 119
- zweiter
p-MOS-Schalt-Feldeffekttransistor
- 120
- zweiter
n-MOS-Schalt-Feldeffekttransistor
- 121
- dritter
p-MOS-Schalt-Feldeffekttransistor
- 122
- dritter
n-MOS-Schalt-Feldeffekttransistor
- 123
- vierter
p-MOS-Schalt-Feldeffekttransistor
- 124
- vierter
n-MOS-Schalt-Feldeffekttransistor
- 125
- erster
p-MOS-Flip-Flop-Feldeffekttransistor
- 126
- erster
n-MOS-Flip-Flop-Feldeffekttransistor
- 127
- zweiter
p-MOS-Flip-Flop-Feldeffekttransistor
- 128
- zweiter
n-MOS-Flip-Flop-Feldeffekttransistor
- 200
- Schaltkreis-Anordnung
- 201
- Pulsgenerator-Teilschaltkreis
- 202
- Flip-Flop-Teilschaltkreis
- 203
- Schalt-Teilschaltkreis
- 204
- Taktsignaleingang
- 205
- erster
n-MOS-Takt-Feldeffekttransistor
- 206
- zweiter
n-MOS-Takt-Feldeffekttransistor
- 207
- erster
n-MOS-Logik-Feldeffekttransistor
- 208
- zweiter
n-MOS-Logik-Feldeffekttransistor
- 209
- erster
n-MOS-Rückkopplungs-Feldeffekttransistor
- 210
- zweiter
n-MOS-Rückkopplungs-Feldeffekttransistor
- 211
- erster
n-MOS-Bypass-Feldeffekttransistor
- 212
- zweiter
n-MOS-Bypass-Feldeffekttransistor
- 213
- erster
p-MOS-Takt-Feldeffekttransistor
- 214
- zweiter
p-MOS-Takt-Feldeffekttransistor
- 215
- erster
p-MOS-Rückkoppel-Feldeffekttransistor
- 216
- zweiter
p-MOS-Rückkoppel-Feldeffekttransistor
- 217
- Massepotential
- 218
- Versorgungspotential
- 219
- erster
p-MOS-Schalt-Feldeffekttransistor
- 220
- erster
n-MOS-Schalt-Feldeffekttransistor
- 221
- zweiter
p-MOS-Schalt-Feldeffekttransistor
- 222
- zweiter
n-MOS-Schalt-Feldeffekttransistor
- 223
- dritter
p-MOS-Schalt-Feldeffekttransistor
- 224
- dritter
n-MOS-Schalt-Feldeffekttransistor
- 225
- vierter
p-MOS-Schalt-Feldeffekttransistor
- 226
- vierter
n-MOS-Schalt-Feldeffekttransistor
- 227
- erster
p-MOS-Flip-Flop-Feldeffekttransistor
- 228
- erster
n-MOS-Flip-Flop-Feldeffekttransistor
- 229
- zweiter
p-MOS-Flip-Flop-Feldeffekttransistor
- 230
- zweiter
n-MOS-Flip-Flop-Feldeffekttransistor
- 300
- Diagramm
- 301
- Abszisse
- 302
- Ordinate
- 303
- erste
Kurve
- 304
- zweite
Kurve
- 400
- Schaltkreis-Anordnung
- 401
- Pulsgenerator-Teilschaltkreis
- 500
- Schaltkreis-Anordnung
- 501
- Flip-Flop-Teilschaltkreis
- 502
- erster
n-MOS-Schutz-Feldeffekttransistor
- 503
- zweiter
n-MOS-Schutz-Feldeffekttransistor