DE102004011418A1

DE102004011418A1 - System und Verfahren zum Lesen einer Speicherzelle

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Publication number: DE102004011418A1
Application number: DE102004011418A
Authority: DE
Inventors: Frederick A. Palo Alto Perner; Kenneth K. Smith; Corbin L. Kelso Champion
Original assignee: Hewlett Packard Development Co LP
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-07
Filing date: 2004-03-09
Publication date: 2005-02-17
Anticipated expiration: 2024-03-10
Also published as: US20050007829A1; KR20050006048A; KR101054363B1; DE102004011418B4; US6836422B1

Abstract

Ein Verfahren zum Durchführen einer Leseoperation von einer ersten Speicherzelle in einer Speicherzellenfolge, die eine erste Speicherzelle umfaßt, die mit einer zweiten Speicherzelle gekoppelt ist. Das Verfahren umfaßt ein Bereitstellen einer Spannung an ein erstes Ende der ersten Speicherzellenfolge, das am nächsten an der ersten Speicherzelle ist, ein Bereitstellen einer Massequelle an ein zweites Ende der ersten Speicherzellenfolge, das gegenüberliegend von dem ersten Ende ist, und ein Bestimmen, ob eine Spannungsänderung an einem Knoten zwischen der ersten und der zweiten Speicherzelle, ansprechend auf ein Schreiben der ersten Speicherzelle in einen ersten Zustand, aufgetreten ist.

Description

Ein Magnet-Direktzugriffsspeicher („MRAM") ist ein nichtflüchtiger Speicher, der zur Langzeitdatenspeicherung geeignet sein kann. MRAM-Vorrichtungen können Lese- und Schreiboperationen schneller als herkömmliche Langzeitspeichervorrichtungen, wie z. B. Festplattenlaufwerke, durchführen. Zusätzlich können MRAM-Vorrichtungen kompakter sein und verbrauchen unter Umständen weniger Leistung als herkömmliche Speichervorrichtungen.

Eine typische MRAM-Vorrichtung kann ein Array von Speicherzellen umfassen, bei dem sich Wortleitungen entlang Zeilen der Speicherzellen erstrecken und Bitleitungen entlang Spalten der Speicherzellen erstrecken. Jede Speicherzelle kann sich an einem Kreuzungspunkt einer Wortleitung und einer Bitleitung befinden.

Eine Speicherzelle in einer MRAM-Vorrichtung speichert ein Bit Informationen gemäß einer Ausrichtung einer Magnetisierung. Die Magnetisierung einer Speicherzelle nimmt zu einer bestimmten Zeit eine von zwei stabilen Ausrichtungen an. Diese beiden Ausrichtungen sind als parallel und antiparallel bekannt und stellen Logikpegelwerte von „0" bzw. „1" dar.

Die Magnetisierungsausrichtung beeinflußt den Widerstandswert einer Speicherzelle, wie z. B. einer Spin-abhängigen Tunnelübergangsvorrichtung. Der Widerstandswert einer Speicherzelle ist z. B. ein erster Wert R, wenn die Magnetisierungsausrichtung parallel ist, wobei der Widerstandswert der Speicherzelle auf einen zweiten Wert (R + ΔR) erhöht wird, wenn die Magnetisierungsausrichtung von parallel zu antiparallel verändert wird. Die Magnetisierungsausrichtung einer ausgewählten Speicherzelle und deshalb der Logikzu stand der Speicherzelle können durch ein Bestimmen des Widerstandszustands der ausgewählten Speicherzelle gelesen werden.

Eine der Herausforderungen bei MRAM-Vorrichtungen beinhaltet ein elektrisches Trennen der Schaltungen, die die Speicherzellen aufweisen, während ein ausreichender Pegel an Packdichte beibehalten wird. Obwohl zusätzliche Komponenten, wie z. B. Transistoren, verwendet werden können, um die Trennung von Speicherzellen zu erhöhen, resultiert eine Erhöhung der Anzahl von Komponenten üblicherweise in einem Rückgang der Packdichte der Speicherzellen, d. h. der Anzahl von Speicherzellen pro gegebener Fläche, wobei ein Rückgang der Packdichte im allgemeinen zu erhöhten Kosten führt. Es wäre wünschenswert, in der Lage zu sein, Packdichten zu erhöhen, während die elektrische Trennung von Speicherzellen erhöht wird und während die Leseleistung des MRAM-Speichers verbessert wird.

Es ist die Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Durchführen einer Leseoperation oder ein System mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder 18 oder ein System gemäß Anspruch 7 gelöst.

Bei einem exemplarischen Ausführungsbeispiel liefert die vorliegende Offenbarung ein Verfahren zum Durchführen einer Leseoperation von einer ersten Speicherzelle in einer Speicherzellenfolge, die die erste Speicherzelle, die mit einer zweiten Speicherzelle gekoppelt ist, umfaßt. Das Verfahren umfaßt ein Bereitstellen einer Spannung an ein erstes Ende der ersten Speicherzellenfolge, das am nächsten an der ersten Speicherzelle ist, ein Bereitstellen einer Massequelle an ein zweites Ende der ersten Speicherzellenfolge, das gegenüberliegend von dem ersten Ende ist, und ein Bestimmen, ob eine Spannungsänderung an einem Knoten zwischen der ersten und der zweiten Speicherzelle ansprechend auf ein Schreiben der ersten Speicherzelle in einen ersten Zustand aufgetreten ist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert, wobei die Elemente der Zeichnungen nicht notwendigerweise maßstabsgetreu zueinander sind, und wobei gleiche Bezugszeichen entsprechende ähnliche Teile bezeichnen. Es zeigen:
1 ein Diagramm, das ein Ausführungsbeispiel einer Datenspeichervorrichtung darstellt, die Speicherzellenfolgen umfaßt;
2a ein Diagramm, das ein Ausführungsbeispiel einer parallelen Magnetisierungsausrichtung einer MRAM-Speicherzelle darstellt;
2b ein Diagramm, das ein Ausführungsbeispiel einer antiparallelen Magnetisierungsausrichtung einer MRAM-Speicherzelle darstellt;
3 ein Diagramm, das ein Ausführungsbeispiel eines ersten Systems zum Lesen einer Speicherzelle in einer Speicherzellenfolge darstellt;
4 ein Flußdiagramm, das ein Ausführungsbeispiel eines ersten Verfahrens zum Lesen einer Speicherzelle in einer Speicherzellenfolge darstellt;
5 ein Diagramm, das ein Ausführungsbeispiel eines zweiten Systems zum Lesen einer Speicherzelle in einer Speicherzellenfolge darstellt;
6 ein Flußdiagramm, das ein Ausführungsbeispiel eines zweiten Verfahrens zum Lesen einer Speicherzelle in einer Speicherzellenfolge darstellt;
7 ein Diagramm, das ein Ausführungsbeispiel einer MRAM-Vorrichtung darstellt, die mehrere Ebenen umfaßt; und
8 ein Diagramm, das ein Ausführungsbeispiel eines Systems darstellt, das eine oder mehrere MRAM-Vorrichtungen umfaßt.
Wie in den Figuren zu Darstellungszwecken gezeigt ist, ist die vorliegende Erfindung in einer MRAM-Vorrichtung ausgeführt. Die MRAM-Vorrichtung umfaßt ein Array von Speicherzellen und einen Schaltungsaufbau zum zuverlässigen Erfassen von Widerstandszuständen der Speicherzellen. Das Array von Speicherzellen ist in Speicherzellenfolgen unterteilt, wie hierin beschrieben wird. Um eine Speicherzelle in einer Speicherzellenfolge zu lesen, wird die Ausgabe einer Spannungsteilerschaltung bestimmt, bevor und nachdem die Speicherzelle unter Verwendung einer Spannung in einen ersten Zustand geschrieben wird. Wenn die Spannungsteilerausgabe sich nach einem Schreiben in den ersten Zustand nicht verändert, war die Speicherzelle vor dem Schreiben in den ersten Zustand in dem ersten Zustand. Wenn die Spannungsteilerausgabe sich nach dem Schreiben in den ersten Zustand verändert, war die Speicherzelle vor einem Schreiben in den ersten Zustand in einem zweiten Zustand. In diesem Fall, wird die Speicherzelle in den zweiten Zustand rückgeschrieben.
Im folgenden wird Bezug auf 1 genommen, die ein Ausführungsbeispiel einer MRAM-Vorrichtung 8 darstellt, die ein Array 10 von Speicherzellenfolgen 12 umfaßt. Jede Speicherzellenfolge umfaßt eine Mehrzahl von Speicherzellen, wie in den Ausführungsbeispielen der 3 und 5 gezeigt ist. Die Speicherzellenfolgen 12 sind in Zeilen und Spalten angeordnet, wobei die Zeilen sich entlang einer x-Richtung erstrecken und die Spalten sich entlang einer y-Richtung erstrecken. Nur eine relativ kleine Anzahl von Speicherzellenfolgen 12 ist gezeigt, um die Beschreibung der Erfindung zu vereinfachen. In der Praxis können Arrays jeder Größe mit jeder Anzahl von Speicherzellenfolgen verwendet werden. Die Speicherzellenfolgen können jeweils jede Anzahl von Speicherzellen größer oder gleich zwei umfassen.
Leiterbahnen, die als Wortleitungen 14 fungieren, erstrecken sich entlang der x-Richtung in einer Ebene auf einer Seite des Speicherzellarrays 10. Die Wortleitungen 14 aus 1 stellen eine Wortleitung für jede Speicherzelle in den Speicherzellenfolgen 12 dar. Leiterbahnen, die als Schreib- bzw. Lesebitleitung 16w und 16r fungieren, erstrecken sich entlang der y-Richtung in einer Ebene an einer gegenüberliegenden Seite des Speicherzellarrays 10. Jede Speicherzelle in den Speicherzellenfolgen 12 befindet sich an einem Kreuzungspunkt einer entsprechenden Wortleitung 14 und Bitleitungen 16w und 16r.
Die Speicherzellen sind auf keinen bestimmten Typ von Vorrichtung eingeschränkt. Die Speicherzellen können z. B. Spin-abhängige Tunnel- („SDT"-) Übergangsvorrichtungen sein.
Bezug nehmend auf die 2a und 2b umfaßt eine typische SDT-Übergangsvorrichtung eine fixierte Schicht 52, die eine Magnetisierung aufweist, die in einer Ebene der fixierten Schicht 52 ausgerichtet ist, jedoch fest ist, um sich bei Vorliegen eines angelegten Magnetfeldes in einem Bereich von Interesse nicht zu drehen. Die SDT-Übergangsvorrichtung umfaßt außerdem eine „freie" Schicht 50, die eine Magnetisierungsausrichtung aufweist, die nicht fixiert ist. Vielmehr kann die Magnetisierung in einer von zwei Richtungen entlang einer Achse (der „Vorzugs"-Achse), die in der Ebene der freien Schicht 50 liegt, ausgerichtet sein. Wenn die Magnetisierung der freien und der fixierten Schicht 50 und 52 in der gleichen Richtung ist, spricht man von einer „parallelen" Ausrichtung (wie in 2a durch die Pfeile angezeigt ist). Wenn die Magnetisierung der freien und der fixierten Schicht 50 und 52 in entgegengesetzten Richtungen ist, spricht man von einer „antiparallelen" Ausrichtung (wie in 2b durch die Pfeile angezeigt ist). Die Magnetisierung in der freien Schicht 50 kann durch ein Anlegen von Schreibströmen an Wort- und Bitleitungen 14 und 16, die die Speicherzelle kreuzen, ausgerichtet werden.
Die freie und die fixierte Schicht 50 und 52 sind durch eine Isolierungstunnelbarriere 51 getrennt. Die Isolierungstunnelbarriere 51 erlaubt eine quantenmechanische Tunnelbildung zwischen der freien und der fixierten Schicht 50 und 52. Dieses Tunnelbildungsphänomen ist elektronenspinabhängig, was den Widerstandswert der SDT-Übergangsvorrichtung 12 zu einer Funktion der relativen Ausrichtungen der Magnetisierung der freien und der fixierten Schicht 50 und 52 macht. Der Widerstandswert der SDT-Übergangsvorrichtung ist z. B. ein erster Wert R, wenn die Ausrichtung der Magnetisierung der freien und der fixierten Schicht 50 und 52 parallel ist, und ein zweiter Wert (R + ΔR), wenn die Ausrichtung der Magnetisierung antiparallel ist.
Bezug nehmend auf 1 umfaßt die MRAM-Vorrichtung 8 außerdem eine Zeilendecodierschaltung 18. Während Schreiboperationen legt die Zeilendecodierschaltung 18 einen Schreibstrom an eine ausgewählte Wortleitung 14 an, um zu bewirken, daß eine Speicherzelle in einen erwünschten Zustand geschrieben wird. Während Leseoperationen legt die Zeilendecodierschaltung 18 einen Schreibstrom an eine ausgewählte Wortleitung 14 an, um zu bewirken, daß eine Speicherzelle in einen bekannten Zustand geschrieben wird, und kann einen Schreibstrom an die ausgewählte Wortleitung 14 anlegen, um zu bewirken, daß die Speicherzelle in einen vorherigen Zustand geschrieben wird.
Die MRAM-Vorrichtung 8 umfaßt ferner eine Spaltendecodierschaltung 20. Während Schreiboperationen legt die Spaltendecodierschaltung 20 einen Schreibstrom an ausgewählte Bitleitungen 16w an. Während Leseoperationen legt die Spal tendecodierschaltung 20 einen Schreibstrom an eine ausgewählte Bitleitung 16w an, um zu bewirken, daß eine Speicherzelle in einen bekannten Zustand geschrieben wird, und kann einen Schreibstrom an die ausgewählte Bitleitung 16w anlegen, um zu bewirken, daß die Speicherzelle in einen vorherigen Zustand geschrieben wird. Ebenso während Leseoperationen wählt die Spaltendecodierschaltung 20 eine Speicherzellenfolge 12 aus und verbindet die Speicherzellenfolge 12 über die Bitleitung 16r unter Verwendung einer Lenkschaltung 24 mit einer Erfassungsschaltung 26.
Die MRAM-Vorrichtung 8 umfaßt ferner eine Leseschaltung 22 zum Erfassen des Widerstandswerts ausgewählter Speicherzellen während Leseoperationen und eine Schreibschaltung (nicht gezeigt) zum Ausrichten der Magnetisierung ausgewählter Speicherzellen während Schreiboperationen.
Die Leseschaltung 22 umfaßt eine Mehrzahl von Lenkschaltungen 24 und Leseverstärkern 26. Mehrere Bitleitungen 16 sind mit jeder Lenkschaltung 24 verbunden. Jede Lenkschaltung 24 umfaßt einen Satz von Schaltern, die eine ausgewählte Bitleitung 16r und eine ausgewählte Speicherzellenfolge 12 mit einem Leseverstärker 26 verbinden. Eine Ausgabe des Leseverstärkers 26 wird an ein Datenregister 30 geliefert, das wiederum mit einer I/O-Anschlußfläche 32 der MRAM-Vorrichtung 8 gekoppelt ist. Wenn die MRAM-Vorrichtung 8 mehrere Ebenen von Speicherzellarrays (siehe z. B. 7) aufweist, können Bitleitungen 16r und Speicherzellenfolgen 12 aus den zusätzlichen Ebenen in die Leseverstärker 26 multiplexiert werden.
Eine Steuerschaltung 34 liefert Steuersignale, wie z. B. Zeitgebungssignale, an die Zeilendecodierschaltung 18, die Spaltendecodierschaltung 20 und die Leseschaltung 22.
3 stellt ein Ausführungsbeispiel eines Systems 60 zum Lesen einer Speicherzelle 70 in einer Speicherzellenfolge 12 dar. Das System 60 umfaßt ein Ausführungsbeispiel einer Speicherzellenfolge 12 und ein Ausführungsbeispiel eines Leseverstärkers 26. Die Speicherzellenfolge 12 ist mit einem Transistor 72 gekoppelt, der Transistor ist mit einer Bitleitung 16r und einer Lenkschaltung 24 gekoppelt und die Lenkschaltung 24 ist mit der Bitleitung 16r und einem Leseverstärker 26 gekoppelt.
Die Speicherzellenfolge 12 umfaßt Speicherzellen 70a, 70b, 70c und 70d, dargestellt durch Widerstände, die in Serie geschaltet sind. Wortleitungen 14a, 14b, 14c und 14d werden verwendet, um die Speicherzellen 70a, 70b, 70c bzw. 70d in Verbindung mit der Bitleitung 16w zu beschreiben. Eine Spannungsquelle, V_CC, ist mit einem Ende der Speicherzellenfolge 12 gekoppelt und das andere Ende der Speicherzellenfolge 12 ist mit einer Massequelle gekoppelt. Der Wert von V_CC kann gleich der Lese- bzw. Erfassungsspannung mal der Anzahl von Speicherzellen 70 in der Speicherzellenfolge 12 gesetzt werden. Wenn die Lesespannung 0,5 ist, kann V_CC für das Ausführungsbeispiel aus 3 z. B. auf 0,5 V mal 4 oder 2,0 V eingestellt werden. Die Spannung V_CC nicht ausgewählter Speicherzellenfolgen 12 wird auf das Massepotential eingestellt. Die Spannungsquelle liefert eine Spannung über die Speicherzellenfolge 12 ansprechend auf Steuersignale, die von einer Zeilendecodierschaltung 18, einer Spaltendecodierschaltung 20 und/oder einer Steuerschaltung 34 empfangen werden. Insbesondere liefert die Spannungsquelle eine Spannung an die Speicherzellenfolge 12 ansprechend auf eine Leseoperation, um es zu ermöglichen, daß eine oder mehrere der Speicherzellen 70a, 70b, 70c und 70d gelesen werden.
Bei dem Ausführungsbeispiel aus 3 ist die Gate-Verbindung des Transistors 72 mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt, die Drain-Verbindung des Transistors 72 ist mit einer Spannungsquelle V_DD gekoppelt und die Source-Verbindung des Transistors 72 ist mit der Bitleitung 16r gekoppelt. Die Speicherzellen 70a, 70b, 70c und 70d bilden einen Spannungsteiler und ein Knoten V_G bildet einen Spannungsabgriff in der Speicherzellenfolge 12. Der Transistor 72 wird als ein Source-Folger betrieben, um die an der Gateverbindung vorliegende Spannung V_G der Source-Verbindung ansprechend auf die Spannung V_CC, die an die Speicherzellenfolge 12 angelegt wird, zu zeigen. Folglich bewirkt der Transistor 72, daß die Spannung, die an dem Knoten zwischen den Speicherzellen 70b und 70c vorhanden ist, auf der Bitleitung 16r widergespiegelt wird.
Jede Speicherzellenfolge 12 in dem Array 10 ist mit einem Transistor 72 gekoppelt, der mit einer Bitleitung 16r gekoppelt ist. Jeder Transistor 72 kann sich physisch nahe an der Speicherzellenfolge 12, mit der derselbe gekoppelt ist, befinden. Durch ein Anlegen einer Spannung V_CC an eine ausgewählte Speicherzellenfolge 12, die mit einer Bitleitung 16r gekoppelt ist, bewirkt die Zeilendecodierschaltung 18, daß die Spannung V_G von der ausgewählten Speicherzellenfolge 12 auf die Bitleitung 16r widergespiegelt wird, wie unten detaillierter beschrieben ist. Eine Spannung V_CC wird während der Zeit, zu der die Spannung V_G von der ausgewählten Speicherzellenfolge 12 auf der Bitleitung 16r widergespiegelt wird, nicht an die weiteren Speicherzellenfolgen 12, die mit der Bitleitung 16r gekoppelt sind, angelegt.
Jede Lenkschaltung 24 ist mit 4 bis 256 Bitleitungen 16r gekoppelt. Folglich ist die Lenkschaltung 24 mit der Source-Verbindung des Transistors 72 für jede Bitleitung 16r gekoppelt. Die Lenkschaltung 24 liefert die Spannung von einer ausgewählten Bitleitung 16r, die wiederum über den Spannungsfolgertransistor 72 mit der Speicherzellenfolge 12 gekoppelt ist, an den Leseverstärker 26.
Der Leseverstärker 26 ist mit der Bitleitung 16r, einem Knoten zwischen den Speicherzellen 70b und 70c durch den Widerstand 72 und der Lenkschaltung 26 gekoppelt. Der Leseverstärker 26 umfaßt eine Schalterschaltung 74, einen Kondensator 76, einen Differenzverstärker 78 und einen Signalverstärker 80.
Die Schalterschaltung 74 ist konfiguriert, um selektiv die Bitleitung 16r ansprechend auf ein Steuersignal mit einem der Eingänge des Differenzverstärkers 78 zu koppeln. Das Steuersignal bewirkt, daß die Schalterschaltung 74 die Bitleitung 16r mit dem positiven Eingang des Differenzverstärkers 78 koppelt, um eine erste Spannung V₁ zu einer ersten Zeit zu übertragen. Der Kondensator 76 speichert die erste Spannung für eine eingeschränkte Zeit. Zu einer zweiten Zeit bewirkt das Steuersignal, daß die Schalterschaltung 74 die Bitleitung 16r mit dem negativen Eingang des Differenzverstärkers 78 koppelt, um eine zweite Spannung V₂ zu übertragen.
Ansprechend auf die erste und die zweite Spannung erzeugt der Differenzverstärker 78 eine Differenzausgangsspannung v_DIFF die an den Signalverstärker 80 geliefert wird. Der Signalverstärker 80 verstärkt die Differenzausgangsspannung zu einer Logikausgangsspannung V_OUT die als ein logischer Pegel, d. h. eine „0" oder eine „1", gespeichert werden kann.
4 ist ein Flußdiagramm, das ein Ausführungsbeispiel eines Verfahrens zum Lesen einer Speicherzelle in dem Ausführungsbeispiel der Speicherzellenfolge 12 aus 3 darstellt. In 4 wird eine Spannung V_CC an die Speicherzellenfolge 12 geliefert, wie in einem Block 402 angezeigt ist. Eine erste Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfaßt, wie in einem Block 404 angezeigt ist. Insbesondere bewirken der Transistor 72 und die Schaltschaltung 74, daß die Spannung, die an dem Knoten V_G zwischen den Speicherzellen 70b und 70c zu einem ersten Zeitpunkt vorhanden ist, erfaßt und auf dem Kondensator 76 gespeichert wird, wie oben beschrieben ist.
Eine ausgewählte Speicherzelle in der Speicherzellenfolge 12, z. B. die Speicherzelle 70b, wird in einen ersten Zustand geschrieben, wie in einem Block 406 angezeigt ist. Bei einem Ausführungsbeispiel kann der erste Zustand antiparallel sein, um einen Logikpegel von „1" darzustellen. Bei weiteren Ausführungsbeispielen kann der erste Zustand parallel sein, um einen Logikpegel „0" darzustellen.
Eine zweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfaßt, wie in einem Block 408 angezeigt ist. Insbesondere bewirken der Transistor 72 und die Schaltschaltung 74, daß die Spannung, die an dem Knoten V_G zwischen den Speicherzellen 70b und 70c zu einem zweiten Zeitpunkt vorhanden ist, erfaßt wird und an den negativen Eingang des Differenzverstärkers 78 geliefert wird. Die zweite Spannung wird erfaßt, nachdem die ausgewählte Speicherzelle, z. B. die Speicherzelle 70b, in den ersten Zustand geschrieben wurde.
Eine Bestimmung wird durch den Leseverstärker 26 durchgeführt, ob sich die erste Spannung von der zweiten Spannung unterscheidet, wie in einem Block 410 angezeigt ist. Die Bestimmung wird unter Verwendung des Differenzverstärkers 78 und des Signalverstärkers 80 durchgeführt. Wenn die erste Spannung sich nicht von der zweiten Spannung unterscheidet, wird ein erster Logikpegel, der dem ersten Zustand zugeordnet ist, aus der ausgewählten Speicherzelle, z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 412 angezeigt ist. Wenn sich die erste Spannung von der zweiten Spannung unterscheidet, wird ein zweiter Logikpegel, der dem zweiten Zustand zugeordnet ist, auf der ausgewählten Speicherzelle, z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 414 angezeigt ist. Zusätzlich wird die ausgewählte Speicherzelle, z. B. die Speicherzelle 70b, in den zweiten Zustand geschrieben, wie in einem Block 416 angezeigt ist.
Der Leseverstärker 26 bewirkt, daß der erste oder der zweite Logikpegel aus der ausgewählten Speicherzelle ausgelesen wird, indem bewirkt wird, daß eine „1" oder eine „0" in dem Register 30 gespeichert und an die I/O-Anschlußfläche 32 geliefert wird.
Wie oben angemerkt wurde, bewirken der parallele Zustand und der antiparallele Zustand, daß unterschiedliche Widerstandswerte über eine Speicherzelle gemessen werden. Durch ein Anlegen einer Spannung über die Speicherzellenfolge 12 kann eine Spannung an einem Knoten zwischen Speicherzellen in der Folge erfaßt werden, bevor und nachdem eine ausgewählte Speicherzelle in einen bekannten Zustand geschrieben wird. Wenn der bekannte Zustand mit dem vorherigen Zustand der ausgewählten Speicherzelle übereinstimmt, ändert sich der Widerstandswert der Zelle nicht und die Spannung, die an dem Knoten nach dem Schreiben erfaßt wird, ist in etwa die gleiche wie die Spannung, die an dem Knoten vor dem Schreiben erfaßt wird. Wenn der bekannte Zustand nicht mit dem vorherigen Zustand der ausgewählten Speicherzelle übereinstimmt, verändert sich der Widerstandswert der Zelle und die Spannung, die an dem Knoten nach dem Schreiben erfaßt wird, unterscheidet sich von der Spannung, die an dem Knoten vor dem Schreiben erfaßt wird. Auf diese Weise fungiert die Speicherzellenfolge 12 wirksam als eine Spannungsteilerschaltung.
Wenn das Schreiben in Block 406 bewirkt hat, daß sich der Zustand der ausgewählten Speicherzelle verändert, wird die Speicherzelle in ihren ursprünglichen Zustand überschrieben, wie durch Block 416 dargestellt ist. Wenn das Schreiben in Block 406 nicht bewirkt hat, daß sich der Zustand der ausgewählten Speicherzelle verändert, bleibt die Speicherzelle in ihrem ursprünglichen Zustand und muß nicht überschrieben werden.
Die Steuerschaltung 34 liefert geeignete Zeitgebungssignale an die Zeilendecodierschaltung 18, die Schreibdecodier schaltung 20, die Leseschaltung 22, die Lenkschaltung 24 und den Leseverstärker 26, um es zu ermöglichen, daß die in 4 gezeigten Funktionen des Verfahrens durchgeführt werden können.
Jede der Speicherzellen 70a, 70b, 70c und 70d kann unter Verwendung des gerade beschriebenen Verfahrens gelesen werden. Obwohl vier Speicherzellen in der Speicherzellenfolge aus 3 gezeigt sind, können andere Speicherzellenfolgen andere Anzahlen von Speicherzellen umfassen, die in Serie geschaltet sind.
Obwohl die Gate-Verbindung des Transistors 72 bei dem in 3 gezeigten Ausführungsbeispiel mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt ist, kann die Gate-Verbindung bei anderen Ausführungsbeispielen mit einem Knoten zwischen anderen Speicherzellen, wie z. B. dem Knoten zwischen den Speicherzellen 70a und 70b oder dem Knoten zwischen den Speicherzellen 70c und 70d, gekoppelt sein.
Zusätzlich kann die Source-Verbindung des Transistors 72 bei anderen Ausführungsbeispielen mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt sein, die Gate-Verbindung des Transistors 72 kann mit einer Spannungsquelle gekoppelt sein und die Drain-Verbindung des Transistors 72 kann mit der Bitleitung 16 gekoppelt sein. Alternativ kann bei weiteren Ausführungsbeispielen die Drain-Verbindung des Transistors 72 mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt sein, die Gate-Verbindung des Transistors 72 kann mit einer Spannungsquelle gekoppelt sein und die Source-Verbindung des Transistors 72 kann bei weiteren Ausführungsbeispielen mit der Bitleitung 16 gekoppelt sein.
Der Transistor 72 weist einen Spannungsfolgertransistor auf. Bei weiteren Ausführungsbeispielen kann der Transistor 72 ein Bipolartransistor sein und kann in einem oder mehre ren dieser Ausführungsbeispiele als ein Emitter-Folger konfiguriert sein.
5 stellt ein Ausführungsbeispiel eines Systems 90 zum Lesen einer Speicherzelle 70 in einer Speicherzellenfolge 12 dar. Das System 90 umfaßt ein Ausführungsbeispiel einer Speicherzellenfolge 12, ein Ausführungsbeispiel eines Leseverstärkers 26 und ein Ausführungsbeispiel eines Registers 30. Die Speicherzellenfolge 12 ist mit einem Transistor 92 gekoppelt, der Transistor 92 ist mit einer Bitleitung 16r und einer Lenkschaltung 24 gekoppelt und die Lenkschaltung 24 ist mit der Bitleitung 16r und dem Leseverstärker 26 gekoppelt.
Die Speicherzellenfolge 12 umfaßt Speicherzellen 70a, 70b, 70c und 70d, dargestellt durch Widerstände, die in Serie geschaltet sind. Wortleitungen 14a, 14b, 14c und 14d werden verwendet, um die Speicherzellen 70a, 70b, 70c bzw. 70d in Verbindung mit der Bitleitung 16w zu beschreiben.
Eine Spannungsquelle V_A oder V_B kann selektiv mit einem beliebigen Ende der ausgewählten Speicherzellenfolge 12 gekoppelt sein, wobei eine Massequelle mit dem entgegengesetzten Ende der gekoppelten Spannungsquelle gekoppelt ist. Beide Enden nicht ausgewählter Speicherzellenfolgen 12 sind mit Massequellen gekoppelt. Die Spannungsquelle V_A oder V_B ist mit Bezugnahme auf die zu lesende Speicherzelle ausgewählt. Insbesondere ist V_A mit der Speicherzellenfolge 12 gekoppelt und eine Massequelle ist mit dem anderen Ende der Speicherzellenfolge 12 gekoppelt, um die Speicherzelle 70a oder 70b zu lesen. Ähnlich ist V_B mit der Speicherzellenfolge 12 gekoppelt und eine Massequelle ist mit dem anderen Ende der Speicherzellenfolge 12 gekoppelt, um die Speicherzelle 70c oder 70d zu lesen. Die Spannungsquellen V_A und V_B liefern eine Spannung über die Speicherzellenfolge 12 ansprechend auf Steuersignale, die von der Zeilendecodierschaltung 18, der Spaltendecodierschaltung 20 und/oder der Steuerschaltung 34 empfangen werden. Bei einem Ausführungs beispiel bewirkt die Spaltendecodierschaltung 20, daß V_A oder V_B an die Speicherzellenfolge 12 geliefert wird, um eine Folge 12 auszuwählen, sowie um es zu ermöglichen, daß eine Leseoperation bei einer Speicherzelle 70 in der Folge 12 durchgeführt werden kann.
Bei dem Ausführungsbeispiel aus 5 ist die Gate-Verbindung des Transistors 92 mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt, die Drain-Verbindung des Transistors 92 ist mit einer Spannungsquelle V_DD gekoppelt und die Source-Verbindung des Transistors 92 ist mit der Bitleitung 16r gekoppelt. Der Knoten V_G bildet einen Spannungsabgriff in der Speicherzellenfolge 12. Der Transistor 92 wird als ein Source-Folger betrieben, um der Source-Verbindung die an der Gate-Verbindung vorliegende Spannung V_G ansprechend darauf, daß die Spannung V_DD an die Drain-Verbindung angelegt wird, zu zeigen. Folglich bewirkt der Transistor 92, daß die Spannung, die an dem Knoten V_G zwischen den Speicherzellen 70b und 70c vorliegt, auf der Bitleitung 16r widergespiegelt wird.
Jede Speicherzellenfolge 12 in dem Array 10 ist mit einem Transistor 92 gekoppelt, der mit einer Bitleitung 16r gekoppelt ist. Jeder Transistor 92 kann sich physisch nahe an der Speicherzellenfolge 12 befinden, mit der derselbe gekoppelt ist. Durch ein Anlegen einer Spannung V_A oder V_B an eine ausgewählte Speicherzellenfolge 12, die mit einer Bitleitung 16r gekoppelt ist, bewirkt die Zeilendecodierschaltung 18, daß die Spannung V_G von der ausgewählten Speicherzellenfolge 12 auf der Bitleitung 16r widergespiegelt wird, wie unten detaillierter beschrieben ist. Eine Spannung V_A oder V_B wird während der Zeit, zu der die Spannung V_G aus der ausgewählten Speicherzellenfolge 12 auf der Bitleitung 16r widergespiegelt wird, nicht an die anderen Speicherzellenfolgen 12, die mit der Bitleitungr 16 gekoppelt sind, angelegt.
Jede Lenkschaltung 24 ist mit 4 bis 256 Bitleitungen 16r gekoppelt. Folglich ist die Lenkschaltung 24 mit der Source-Verbindung des Transistors 92 für jede Bitleitung 16r gekoppelt. Die Lenkschaltung 24 liefert die Spannung von einer ausgewählten Bitleitung 16r, die wiederum über den Spannungsfolgertransistor 92 mit der Speicherzellenfolge 12 gekoppelt ist, an den Leseverstärker 26.
Der Leseverstärker 26 ist mit der Bitleitung 16r und einem Knoten zwischen den Speicherzellen 70b und 70c durch den Transistor 92 und der Lenkschaltung 24 gekoppelt. Der Leseverstärker 26 weist einen getakteten Zweistufen-Eigenreferenz-Verstärker auf und umfaßt einen Transistor 92, eine Stromquelle 96, einen Differenzverstärker 100, einen Schalter 102, einen Kondensator 104 und einen Differenzverstärker 106.
Der Kondensator 108 stellt die Last auf der Bitleitung 16r dar, die durch weitere Speicherzellenfolgen 12 bewirkt wird, die mit der Bitleitung 16r gekoppelt sind. Die Stromquelle 96 ist wirksam, um zu entladen oder als die Last auf die Bitleitung 16r zu wirken, um die Geschwindigkeit der Schaltung zu erhöhen. Bei weiteren Ausführungsbeispielen kann die Stromquelle 96 durch einen Widerstand ersetzt werden.
Die Bitleitung 16r ist durch die Lenkschaltung 24 mit dem positiven Eingang des Differenzverstärkers 100 gekoppelt. Der Differenzverstärker 100 weist die erste Stufe des Leseverstärkers 26 auf. Der erste Zustand bewirkt, daß der Leseverstärker 26 auf sich selbst Bezug nimmt, indem er Variationen von Spannung, Temperatur, Speicherzellenwiderstandswert und System ausgleicht.
Die Ausgabe des Differenzverstärkers 100 ist mit einem Schalter 102 gekoppelt. Der Schalter 102 ist konfiguriert, um ansprechend darauf, daß derselbe geschlossen wird, die Ausgabe des Differenzverstärkers 100 mit einem Kondensator 104, dem negativen Eingang des Differenzverstärkers 100 und dem positiven Eingang des Differenzverstärkers 106 zu koppeln. Wenn der Schalter 102 geschlossen ist, bewirkt derselbe wirksam, daß eine erste Spannung V₁ von der Bitleitung 16r zu einer ersten Zeit über den Kondensator 104 gespeichert wird. Ansprechend darauf, daß der Schalter 102 geöffnet ist, bewirkt derselbe, daß die Ausgabe des Differenzverstärkers 100 nur mit dem negativen Eingang des Differenzverstärkers 106 gekoppelt wird. Als ein Ergebnis wird zu einer zweiten Zeit die zweite Spannung von der Bitleitung 16r, V₂ mit dem Eingang des Differenzverstärkers 106 gekoppelt.
Die Stromquelle 96, der Differenzverstärker 100, der Schalter 102 und der Kondensator 104 arbeiten als eine ladungsausgeglichene Abtast- und Halteschaltung, um eine Referenzspannung für beide Stufen des Leseverstärkers 26 einzustellen.
Der Differenzverstärker 106 weist die zweite Stufe des Leseverstärkers 26 auf. Der Differenzverstärker 106 vergleicht die erste und die zweite Spannung und erzeugt eine Differenzausgangsspannung V_OUT.
Die Differenzausgangsspannung wird an ein Lese-Latch 110 geliefert. Das Lese-Latch 110 wird unter Verwendung der Rücksetz-„R"-Eingabe vor einem Empfangen der Ausgabe von dem Differenzverstärker 106 auf einen hochohmigen Zustand rückgesetzt. Ansprechend auf das Datenübertragungssignal D_XFER wird die Differenzausgangsspannung in einem Lese-Latch 110 als ein Logikpegel, d. h. eine „0" oder eine „1", gespeichert. Das Lese-Latch 110 verstärkt das Ausgangssignal D_OUT auf ein Vollskala-Ausgangssignal. Das Lese-Latch 110 ist Teil des Registers 30.
6 ist ein Flußdiagramm, das ein Ausführungsbeispiel eines Verfahrens zum Lesen einer ausgewählten Speicherzelle bei dem Ausführungsbeispiel der Speicherzellenfolge 12 aus
5 darstellt. In 6 wird eine Spannungsquelle an ein Ende einer Speicherzellenfolge 12 geliefert, das am entferntesten oder am nächsten an der ausgewählten Speicherzelle in der Speicherzellenfolge ist, wie in einem Block 602 angezeigt ist. Eine Massequelle wird an das andere Ende der Speicherzellenfolge 12 geliefert, wie in einem Block 604 angezeigt ist.
Die Spannungsquelle und die Massequelle sind gekoppelt, um zu bewirken, daß die ausgewählte Speicherzelle am nächsten an der Versorgungsspannung (V_A oder V_B) der Spannungsteilerschaltung ist, die durch die Spannungsquelle, die Massequelle und die Speicherzellen 70a, 70b, 70c und 70d gebildet ist. Folglich ist das Ende der Speicherzellenfolge 12, das sich am unmittelbarsten oder am nächsten an der ausgewählten Speicherzelle 70 befindet, das Ende, das die ausgewählte Speicherzelle zwischen der Spannungsquelle V_A oder V_B und dem Spannungsteiler-Abgriffknoten V_G anordnen würde. Dieses nächste Ende ist mit einer Spannungsquelle V_A oder V_B gekoppelt und das Ende, das entgegengesetzt zu dem nächsten Ende ist, ist mit einer Massequelle gekoppelt. Die Versorgungsspannung V_A oder V_B kann mit V_DD gekoppelt sein.
Wenn z. B. die Speicherzelle 70a oder 70b zum Lesen ausgewählt ist, wird die Spannung V_A über die Speicherzellenfolge 12 angelegt und das Ende der Speicherzellenfolge 12, das durch V_B angezeigt wird, ist mit einer Massequelle gekoppelt. Wenn die Speicherzelle 70c oder 70d gelesen werden soll, wird die Spannung V_B angelegt, wie in 5 angezeigt ist, und das Ende der Speicherzellenfolge 12, angezeigt durch V_A, ist mit einer Massequelle gekoppelt.
Durch ein Schalten der Spannungs- und Massequelle basierend auf der relativen Position der ausgewählten Speicherzelle in der Speicherzellenfolge, wie gerade beschrieben wurde, können die Signale, die an den Leseverstärker 26 geliefert werden, bei einer erwünschten Polarität sein, um es zu ermöglichen, daß der Entwurf des Leseverstärkers 26 vereinfacht werden kann.
Eine erste Spannung, die an einem Knoten in der Speicherzellenfolge 12 erfaßt wird, wird gespeichert, wie in einem Block 606 angezeigt ist. Insbesondere bewirken der Transistor 92, der Differenzverstärker 100 und der Schalter 102, daß die Spannung, die an dem Knoten V_G zwischen den Speicherzellen 70b und 70c zu einem ersten Zeitpunkt vorhanden ist, erfaßt und auf dem Kondensator 104 gespeichert wird, wie oben beschrieben ist. Eine Spannung V_A oder V_B wird an die Speicherzellenfolge 12 angelegt, um eine Spannungsteilerspannung zu entwickeln, die an das Gate des Transistors 92 angelegt werden soll, um zu bewirken, daß eine Lesespannung an den Eingang des Differenzverstärkers 100 übertragen wird. Die Spannung V_A oder V_B kann gleich V_DD sein.
Die ausgewählte Speicherzelle in der Speicherzellenfolge 12, z. B. die Speicherzelle 70b, wird in einen ersten Zustand geschrieben, wie in einem Block 608 angezeigt ist. Bei einem Ausführungsbeispiel kann der erste Zustand antiparallel sein, um einen Logikpegel „1" darzustellen. Bei weiteren Ausführungsbeispielen kann der erste Zustand parallel sein, um einen Logikpegel „0" darzustellen.
Eine zweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfaßt, wie in einem Block 610 angezeigt ist. Insbesondere bewirken der Transistor 92, der Differenzverstärker 100 und der Schalter 102, daß die Spannung, die an dem Knoten V_G zwischen den Speicherzellen 70b und 70c zu einem zweiten Zeitpunkt vorliegt, erfaßt und an den negativen Eingang des Differenzverstärkers 106 geliefert wird. Die zweite Spannung wird erfaßt, nachdem die ausgewählte Speicherzelle, z. B. die Speicherzelle 70b, in den ersten Zustand geschrieben wurde.
Eine Bestimmung wird durch den Differenzverstärker 106 durchgeführt, ob sich die erste Spannung von der zweiten Spannung unterscheidet, wie in einem Block 612 angezeigt ist. Wenn sich die erste Spannung nicht von der zweiten Spannung unterscheidet, wird ein erster Logikpegel, der dem ersten Zustand zugeordnet ist, aus der ausgewählten Speicherzelle, z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 614 angezeigt ist. Wenn sich die erste Spannung von der zweiten Spannung unterscheidet, wird ein zweiter Logikpegel, der dem zweiten Zustand zugeordnet ist, aus der ausgewählten Speicherzelle, z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 616 angezeigt ist. Zusätzlich wird die ausgewählte Speicherzelle, z. B. die Speicherzelle 70b, in den zweiten Zustand geschrieben, wie in einem Block 618 angezeigt ist.
Der Leseverstärker 26 bewirkt, daß der erste oder der zweite Logikpegel aus der ausgewählten Speicherzelle ausgelesen wird, indem bewirkt wird, daß eine „1" oder eine „0" in einem Lese-Latch 110 in dem Register 30 gespeichert und an die I/O-Anschlußfläche 32 geliefert wird.
Die Speicherzellenfolge 12 fungiert bei dem Ausführungsbeispiel aus 5 wirksam als eine Spannungsteilerschaltung.
Wenn das Schreiben in Block 608 bewirkt hat, daß sich der Zustand der ausgewählten Speicherzelle verändert, wird die Speicherzelle in ihren ursprünglichen Zustand überschrieben, wie durch Block 618 dargestellt ist. Wenn das Schreiben in Block 608 nicht bewirkt hat, daß sich der Zustand der ausgewählten Speicherzelle verändert, bleibt die Speicherzelle in ihrem ursprünglichen Zustand und muß nicht überschrieben werden.
Die Steuerschaltung 34 liefert geeignete Zeitgebungssignale an die Zeilendecodierschaltung 18, die Schreibdecodierschaltung 20, die Leseschaltung 22, die Lenkschaltung 24 und den Leseverstärker 26, um es zu ermöglichen, daß die in 6 gezeigten Funktionen des Verfahrens durchgeführt werden können.
Jede der Speicherzellen 70a, 70b, 70c und 70d kann unter Verwendung des gerade beschriebenen Verfahrens gelesen werden. Obwohl vier Speicherzellen in der in 5 dargestellten Speicherzellenfolge gezeigt sind, können andere Speicherzellenfolgen andere Anzahlen von Speicherzellen, die in Serie geschaltet sind, umfassen.
Obwohl die Gate-Verbindung des Transistors 92 bei dem in 5 gezeigten Ausführungsbeispiel mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt ist, kann die Gate-Verbindung bei anderen Ausführungsbeispielen mit einem Knoten zwischen anderen Speicherzellen gekoppelt sein, wie z. B. dem Knoten zwischen den Speicherzellen 70a und 70b oder dem Knoten zwischen den Speicherzellen 70c und 70d.
Der Transistor 92 weist einen Spannungsfolgertransistor auf. Bei weiteren Ausführungsbeispielen kann der Transistor 92 ein Bipolartransistor sein und kann bei einem oder mehreren dieser Ausführungsbeispiele als ein Emitter-Folger konfiguriert sein.
Bei bestimmten hierin beschriebenen Ausführungsbeispielen der Speicherzellenfolge 12 ist die Anzahl von Speicherelementen in einer Speicherzellenfolge 12 gleich der Lesespannung über eine einzelne Speicherzelle geteilt durch die Versorgungsspannung (V_CC, V_A oder V_B), in Gruppen von zwei erhalten wird. Wenn z. B. die Lesespannung 0,5 V ist und die Versorgungsspannung 2,0 V ist, ist die bevorzugte Anzahl von Transistoren in der Folge 4. Wenn jedoch die Lesespannung 0,2 V ist und V_DD 2,0 V ist, ist die bevorzugte Anzahl von Widerständen 10.
Ein Merkmal der Speicherzellenfolge 12 besteht darin, daß die Abgriffspannung V_G nahe an der Versorgungsspannung (V_CC, V_A oder V_B) geteilt durch 2 ist, und zwar unabhängig von dem nominellen Widerstandswert der Speicherzellen. Wenn z. B. V_A = V_DD = 2,0 V gilt und es 4 Widerstände in der Folge gibt, ist V_G etwa 1,0 V, wobei, wenn es 10 Widerstände in der Folge gibt, V_G dennoch etwa 1.0 V beträgt.
Die Versorgungsspannung (V_CC, V_A oder V_B) der Speicherzellenfolge ist ausreichend groß eingestellt, um zu aktivieren, daß die Source-Folger-Transistoren (d. h. die Transistoren 72 oder 92) die Bitleitungen 16 ohne wesentlichen Signalverlust treiben. Wenn die Schwellenspannung (V_TH) eines Source-Folger-Transistors 0,5 V ist und eine Lesespannung von 0,5 V erwünscht wird, gilt V_G = V_TH + V_BL = 0,5 V + 0,5 V = 1,0 V, wobei dies eine Versorgungsspannung der Speicherzellenfolge von 2,0 V vorgibt.
Die Beziehung zwischen der Versorgungsspannung, der Spannung über eine einzelne Speicherzelle, der Anzahl von Speicherzellen in einer Speicherzellenfolge und dem Signal, das durch den Leseverstärker erfaßt wird, kann wie folgt detailliert beschrieben werden. Erstens ist die Veränderung ΔR des MRAM-Widerstandswerts als das Produkt aus TMR (Tunnel-Magnetowiderstands-Verhältnis) und dem nominellen Widerstandswert der MRAM-Speicherzelle, R, spezifiziert. Das TMR ist eine starke Funktion der Spannung, die über die Speicherzelle V_CELL angelegt wird, und befindet sich vorzugsweise in dem Bereich von 200 mV bis 500 mV, um TMRs von 10 % bis 35 % zu ergeben.
Als nächstes bildet eine Folge aus N Speicherzellen nominell einen Spannungsteiler mit einem in etwa gleichen Spannungsabfall über jede Speicherzelle: V_CELL = V_CC/N. Deshalb gilt, wenn V_CC als 2,0 V gegeben ist und V_CELL als 500 mV ausgewählt ist, N = 4, wie in den Ausführungsbeispielen der 3 und 5. Und wenn V_CELL als 200 mV ausgewählt ist, wäre N gleich 10.
Ferner verstärken die Leseverstärker der 3 und 5 die Differenz zwischen der Ausgabe des Spannungsteilers, gebildet durch den abgegriffenen Knoten, V_G, wenn die aus gewählte Speicherzelle in einem Zustand 1 (V₁) und in einem Zustand 2 (V₂) ist. Die Spannungsdifferenz ist direkt auf V_CC, N und TMR bezogen, wie in den folgenden Gleichungen gezeigt ist (unter der Annahme, daß der Zustand 1 antiparallel ist, der Zustand parallel, N = 4, wobei der Widerstandswert der Speicherzellen durch R₁, R₂, R₃ bzw. R₄ dargestellt wird, wobei R₁ die ausgewählte Speicherzelle ist): V1 = VCC·(R1·(1 + TMR) + R2)/(R1·(1 + TMR) + R2 + R3 + R4) [1] V1 ~= VCC·(TMR/4 + 0,5) [2] V2 = VCC·(R1 + R2)/(R1 + R2 + R3 + R4) [3] V2 ~= VCC·0,5 [4] VDIFF = V1 – V2[ 5] VDIFF ~= VCC·TMR/4 [6] allgemein: VDIFF = VCC·TMR/N [7]
Folglich wählt der Spannungsteilerentwurf V_CC, TMR und N aus, um ein ausreichendes Signal zu liefern, um zuverlässig zu verstärken und zu erfassen. Für das in 3 gezeigte Ausführungsbeispiel gilt V_DiFF = 2,0 V·0,1/4 = 50 mV.
Im folgenden wird Bezug auf 7 genommen, die ein Ausführungsbeispiel eines Mehrebenen-MRAM-Chips 700 darstellt. Der MRAM-Chip 700 umfaßt eine Anzahl Z von Speicherzellenpegeln oder -ebenen 702, die in einer Z-Richtung auf einem Substrat 704 gestapelt sind. Die Anzahl Z ist eine positive Ganzzahl, wobei Z >= 1 gilt. Die Speicherzellebenen 702 können durch ein isolierendes Material (nicht gezeigt), wie z. B. Siliziumdioxid, getrennt sein. Lese- und Schreibschaltungen können auf dem Substrat 704 hergestellt sein.
Die Lese- und Schreibschaltungen können zusätzliche Multiplexer zum Auswählen der Ebenen, von denen gelesen wird und an die geschrieben wird, umfassen.
So ist eine MRAM-Vorrichtung offenbart, in der Widerstandszustände der Speicherzellen während Leseoperationen erfaßt werden können. Die hierin beschriebene MRAM-Vorrichtung kann in einer Vielzahl von Anwendungen verwendet werden. 8 zeigt eine exemplarische allgemeine Anwendung für einen oder mehrere MRAM-Chips 700. Die allgemeine Anwendung ist durch eine Vorrichtung 850 ausgeführt, die ein MRAM-Speichermodul 852, ein Schnittstellenmodul 854 und einen Prozessor 856 umfaßt. Das MRAM-Speichermodul 852 umfaßt einen oder mehrere MRAM-Chips 700 zur nichtflüchtigen Speicherung. Das Schnittstellenmodul 854 liefert eine Schnittstelle zwischen dem Prozessor 856 und dem MRAM-Speichermodul 852. Die Vorrichtung 850 könnte ebenso andere Typen und/oder Pegel eines Speichers umfassen.
Für eine Vorrichtung 850, wie z. B. einen Notebook-Computer oder einen Personalcomputer, könnte das MRAM-Speichermodul 852 eine Anzahl von MRAM-Chips 700 umfassen und das Schnittstellenmodul 854 könnte eine IDE- oder eine SCSI-Schnittstelle umfassen. Für eine Vorrichtung 850, wie z. B. einen Server, könnte das MRAM-Speichermodul 852 eine größere Anzahl von MRAM-Chips 700 umfassen und das Schnittstellenmodul 854 könnte eine Faserkanal- oder eine SCSI-Schnittstelle umfassen. Derartige MRAM-Speichermodule 852 könnten herkömmliche nichtflüchtige Speichervorrichtungen, wie z. B. Festplattenlaufwerke, ersetzen oder ergänzen.
Für eine Vorrichtung 850, wie z. B. eine Digitalkamera, könnte das MRAM-Speichermodul 852 eine kleinere Anzahl von MRAM-Chips 700 umfassen und das Schnittstellenmodul 854 könnte eine Kameraschnittstelle umfassen. Ein derartiges MRAM-Speichermodul 852 würde eine nichtflüchtige Speicherung von Digitalbildern auf der Digitalkamera erlauben.
Die obigen Ausführungsbeispiele der MRAM-Vorrichtung könnten Vorteile gegenüber anderen MRAM-Vorrichtungen bieten. Ein höherer Pegel an Speicherzelldichten könnte z. B. verglichen mit anderen MRAM-Vorrichtungen erzielt werden, die zusätzliche Elemente umfassen. Erhöhte Dichten können zu verminderten Kosten für eine bestimmte Menge an Speicherkapazität führen. Zusätzlich können die hierin beschriebenen Speicherzellenfolgen verglichen mit vorherigen MRAM-Vorrichtungen eine bessere elektrische Schaltungstrennung liefern. Die verbesserte Trennung kann eine zuverlässigere Erfassung des Zustands von Speicherzellen in einer Speicherzellenfolge erlauben.
Die Speichervorrichtung ist nicht auf die oben beschriebenen und dargestellten spezifischen Ausführungsbeispiele eingeschränkt. Eine MRAM-Vorrichtung ist z. B. nicht auf die Verwendung Spin-abhängiger Tunnelvorrichtungen eingeschränkt. Andere Typen von Vorrichtungen, die verwendet werden könnten, umfassen Riesen-Magnetowiderstands-(„GMR"-) Vorrichtungen, sind jedoch nicht darauf beschränkt.
Die MRAM-Vorrichtung wurde in Verbindung damit beschrieben, daß die Zeilen entlang der x-Achse ausgerichtet sind und die Spalten entlang der y-Achse ausgerichtet sind. Die Zeilen und Spalten könnten jedoch vertauscht sein.
Die Speichervorrichtung ist nicht auf MRAM-Zellen eingeschränkt. Die Speichervorrichtung kann jeden Typ von Speicherzelle in einem Widerstands-Kreuzungspunkt-Array umfassen.

Claims

Verfahren zum Durchführen einer Leseoperation von einer ersten Speicherzelle (70a, 70b) in einer Speicherzellenfolge (12), die die erste Speicherzelle und eine zweite Speicherzelle (70c, 70d), die in Serie geschaltet sind, umfaßt, mit folgenden Schritten: Bereitstellen einer Spannung an ein erstes Ende der ersten Speicherzellenfolge, das am nächsten an der ersten Speicherzelle ist; Bereitstellen einer Massequelle an ein zweites Ende der ersten Speicherzellenfolge, das gegenüberliegend von dem ersten Ende ist; und Bestimmen, ob eine Spannungsänderung an einem Knoten zwischen der ersten und der zweiten Speicherzelle ansprechend auf ein Schreiben der ersten Speicherzelle in einen ersten Zustand aufgetreten ist.
Verfahren gemäß Anspruch 1, das ferner folgenden Schritt aufweist: Bestimmen, daß die erste Speicherzelle vor einem Schreiben in den ersten Zustand in einem zweiten Zustand war, ansprechend auf ein Bestimmen, daß die Spannungsänderung aufgetreten ist.
Verfahren gemäß Anspruch 2, das ferner folgenden Schritt aufweist: Auslesen eines Logikpegels, der dem zweiten Zustand zugeordnet ist, ansprechend auf das Bestimmen, daß die Spannungsänderung aufgetreten ist.
Verfahren gemäß Anspruch 2 oder 3, das ferner folgenden Schritt aufweist: Schreiben der ersten Speicherzelle in den zweiten Zustand, ansprechend auf das Bestimmen, daß die Spannungsänderung aufgetreten ist.
Verfahren gemäß einem der Ansprüche 1 bis 4, das ferner folgenden Schritt aufweist: Bestimmen, daß die erste Speicherzelle vor einem Schreiben in den ersten Zustand in dem ersten Zustand war, ansprechend auf ein Bestimmen, daß keine Spannungsänderung aufgetreten ist.
Verfahren gemäß Anspruch 5, das ferner folgenden Schritt aufweist: Auslesen eines Logikpegels, der dem ersten Zustand zugeordnet ist, ansprechend auf das Bestimmen, daß keine Spannungsänderung aufgetreten ist.
System mit folgenden Merkmalen: einer Speicherzellenfolge (12), die eine erste Speicherzelle (70a, 70b), die mit einer zweiten Speicherzelle (70c, 70d) gekoppelt ist, umfaßt; einem Leseverstärker (26), der mit der Speicherzellenfolge gekoppelt ist und konfiguriert ist, um folgende Schritte durchzuführen: Erfassen einer ersten Spannung an einem Knoten zwischen der ersten und der zweiten Speicherzelle zu einer ersten Zeit; Erfassen einer zweiten Spannung an dem Knoten zu einer zweiten Zeit, nachdem die erste Speicherzelle in einen ersten Zustand geschrieben wird; Vergleichen der ersten und der zweiten Spannung; und Bewirken, daß ein Logikpegel, der der ersten Speicherzelle zugeordnet ist, gespeichert wird, ansprechend auf ein Vergleichen der ersten und der zweiten Spannung.
System gemäß Anspruch 7, das ferner folgende Merkmale aufweist: eine Spannungsquelle, die ansprechend darauf, daß ein erstes Ende am nächsten an der ersten Speicherzelle ist, mit einem ersten Ende der Speicherzellenfolge gekoppelt ist; und eine Massequelle, die mit einem zweiten Ende der Speicherzellenfolge gekoppelt ist, das gegenüberliegend von dem ersten Ende der Speicherzellenfolge ist.
System gemäß Anspruch 8, das ferner folgende Merkmale aufweist: eine erste Bitleitung (16r), die mit dem Leseverstärker (26) gekoppelt ist und konfiguriert ist, um die erste und die zweite Spannung an den Leseverstärker zu liefern, und eine zweite Bitleitung (16w) zum Beschreiben der ersten und der zweiten Speicherzelle.
System gemäß Anspruch 9, das ferner folgendes Merkmal aufweist: einen Transistor (72, 92), der konfiguriert ist, um zu bewirken, daß die erste und die zweite Spannung auf der ersten Bitleitung bereitgestellt wird.
System gemäß Anspruch 10, bei dem der Transistor (72, 92) einen Spannungsfolgertransistor aufweist.
System gemäß Anspruch 10 oder 11, bei dem der Transistor (72, 92) eine Gate-Verbindung, eine Source-Verbindung und eine Drain-Verbindung umfaßt, wobei die Gate-Verbindung mit dem Knoten gekoppelt ist, wobei die Source-Verbindung mit der ersten Bitleitung gekoppelt ist, und wobei die Drain-Verbindung mit einer Spannungsquelle gekoppelt ist.
System gemäß einem der Ansprüche 9 bis 12, bei dem der Leseverstärker einen ersten Differenzverstärker (100), der mit der ersten Bitleitung gekoppelt ist, einen Schalter (102), der mit dem ersten Differenzverstärker gekoppelt ist, und einen Kondensator (104) umfaßt, der mit dem Schalter gekoppelt ist, wobei der erste Differenzverstärker konfiguriert ist, um ansprechend darauf, daß der erste Schalter geschlossen wird, zu bewirken, daß die erste Spannung auf dem Kondensator gespeichert wird.
System gemäß Anspruch 13, bei dem der Leseverstärker (26) eine Stromquelle umfaßt, die mit der ersten Bitleitung gekoppelt ist.
System gemäß Anspruch 13, bei dem der Leseverstärker einen Widerstand umfaßt, der mit der ersten Bitleitung gekoppelt ist.
System gemäß einem der Ansprüche 13 bis 15, bei dem der Leseverstärker einen zweiten Differenzverstärker (106) umfaßt, und bei dem der zweite Differenzverstärker konfiguriert ist, um ansprechend darauf, daß der Schalter offen ist, die erste Spannung mit der zweiten Spannung zu vergleichen.
System gemäß Anspruch 16, das ferner folgendes Merkmal aufweist: ein Register (30), das konfiguriert ist, um ansprechend auf ein Signal von dem zweiten Differenzverstärker den Logikpegel zu speichern.
Verfahren zum Durchführen einer Leseoperation von einer ersten Speicherzelle, mit folgenden Schritten: Bereitstellen einer ersten Spannungsquelle an eine Speicherzellenfolge, die eine erste Speicherzelle (70a, 70b), die mit einer zweiten Speicherzelle (70c, 70d) gekoppelt ist, umfaßt; Bereitstellen einer Massequelle an die Speicherzellenfolge (12); Bereitstellen einer zweiten Spannungsquelle an einen Transistor, der mit einem Knoten zwischen der ersten Speicherzelle und der zweiten Speicherzelle gekoppelt ist und mit einer Bitleitung gekoppelt ist, die konfiguriert ist, um die erste Speicherzelle in Verbindung mit einer Schreibleitung zu beschreiben; und Bestimmen, ob eine Spannungsänderung an dem Knoten ansprechend auf das Schreiben der ersten Speicherzelle in einen ersten Zustand unter Verwendung der Bitleitung und der Schreibleitung aufgetreten ist.
Verfahren gemäß Anspruch 18, das ferner folgenden Schritt aufweist: Speichern eines Logikpegels, der einem zweiten Zustand zugeordnet ist, ansprechend auf ein Bestimmen, daß die Spannungsänderung aufgetreten ist.
Verfahren gemäß Anspruch 18 oder 19, das ferner folgenden Schritt aufweist: Schreiben der ersten Speicherzelle in einen zweiten Zustand, ansprechend auf das Bestimmen, daß die Spannungsänderung aufgetreten ist.
Verfahren gemäß einem der Ansprüche 18 bis 20, das ferner folgenden Schritt aufweist: Speichern eines Logikpegels, der dem ersten Zustand zugeordnet ist, ansprechend auf ein Bestimmen, daß keine Spannungsänderung aufgetreten ist.