DE10164305A1

DE10164305A1 - Verfahren zum Ausbilden eines integrierten Halbleiterelements, einer integrierten DMOS-Transistoreinrichtung sowie einer integrierten Halbleiterschaltungsanordnung

Info

Publication number: DE10164305A1
Application number: DE10164305A
Authority: DE
Inventors: Walter Rieger; Manfred Kotek
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-10
Anticipated expiration: 2021-12-29
Also published as: DE10164305B4

Abstract

Es wird ein Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung vorgeschlagen, bei welchem über minimal ausgedehnte Kontaktlöcher (K) eines die DMOS-Transistorgrundstruktur (TG) abdeckenden Maskenbereichs (M) zunächst ein Bodyverstärkungsbereich (BV) durch Implantation ausgebildet wird. Nachfolgend wird dann durch isotropes Rückätzen das jeweilige Kontaktloch (K) zu einem erweiterten Kontaktloch (K') selbstjustiert ausgebildet, so dass durch Abscheiden und Auffüllen mit einem leitfähigen Material (30) in fehlerfreier Form eine Kontaktierung (BK) des Bodybereichs (B) erfolgen kann.

Description

Die Erfindung betrifft ein Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung gemäß dem Oberbegriff von Anspruch 1, ein Verfahren zum Ausbilden eines integrierten Halbleiterelements gemäß dem Oberbegriff von Anspruch 4 sowie ein Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung.
Bei der Weiter- und Neuentwicklung von Halbleiterschaltungsanordnungen sind wesentliche Aspekte die Verbesserung der Betriebssicherheit, insbesondere Avalanchefestigkeit und gegebenenfalls Robustheit bzw. Stromtragfähigkeit im Durchbruch, sowie die Steigerung der Integrationsdichte. Das bedeutet zum einen, dass möglichst viele Halbleiterelemente, welche der Halbleiterschaltungsanordnung zugrunde liegen, auf ein Flächenelement oder ein Volumenelement integriert ausgebildet werden sollen. Zum anderen darf dabei die Sicherheit der Funktion jedes einzelnen Halbleiterelements und somit die Sicherheit des Betriebs der Schaltungsanordnung als Ganzes nicht beeinträchtigt werden.
So soll zum Beispiel der Zugriffswiderstand auf ein Halbleiterelement trotz Einschränkung des Flächenbedarfs des Halbleiterelements möglichst gering bleiben. Gleichzeitig sollen auch bestimmte Eigenschaften der Halbleitergebiete und insbesondere der Halbleiterübergänge, zum Beispiel der pn-Übergänge oder der np-Übergänge, erfüllt sein und bleiben. All diese Eigenschaften hängen u. U. in starkem Maße von der geometrischen Ausgestaltung der jeweiligen Halbleitergebiete und ihrer Dotierungen sowie von den geometrischen Gegebenheiten zwischen benachbarten Gebieten ab.
So steigt zum Beispiel ein spezifischer Einschaltwiderstand mit Verringerung der jeweiligen Zugriffsfläche bei Steigerung der Integration. Das bedeutet, dass für einen hinreichend geringen Einschaltwiderstand die entsprechenden Zugriffsflächen eigentlich vergrößert werden müssten, was dem Integrationsgedanken aber gerade widerspricht.
Andererseits dürfen bestimmte Halbleitergebiete auch nicht zu weit auseinander liegen, um bestimmte Potentialverhältnisse benachbarter Halbleitergebiete nicht negativ zu beeinflussen. Zum Beispiel werden bestimmte Durchbruchseigenschaften zwischen Halbleiterübergängen, insbesondere die sogenannte Avalanchefestigkeit durch Abstände von bestimmten Kontaktgebieten beeinflusst.
Es ist somit ein grundlegendes Problem der Weiterentwicklung von Halbleiterschaltungsanordnungen, eigentlich sich widersprechende zu ergreifende Maßnahmen bei der Prozessführung auf ein optimales Ergebnis hin einzurichten.

Der Erfindung liegt die Aufgabe zugrunde, Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung, eines integrierten Halbleiterelements sowie einer Halbleiterschaltungsanordnung anzugeben, bei welchen eine besonders hohe Integrationsdichte der erzeugten Strukturen bei gleichzeitiger Funktionszuverlässigkeit erzielt werden kann.

Die Aufgabe wird bei einem gattungsgemäßen Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst. Ferner wird die Aufgabe bei einem gattungsgemäßen Verfahren zum Ausbilden eines integrierten Halbleiterelements erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 4 gelöst. Ferner wird die Aufgabe bei einem Verfahren zum Ausbilden einer Halbleiterschaltungsanordnung erfindungsgemäß mit den Merkmalen des Anspruchs 18 gelöst. Vorteilhafte Weiterbildungen der Verfahren sind jeweils Gegenstand der abhängigen Unteransprüche.

Beim gattungsgemäßen Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung werden über Kontaktlöcher eines eine DMOS-Transistorgrundstruktur abdeckenden Maskenbereichs zunächst eine Implantation zum Ausbilden einer Verstärkung eines Bodybereichs der DMOS-Transistorgrundstruktur und dann ein Abscheiden eines leitfähigen Materials zum Ausbilden einer Füllung der Kontaktlöcher und damit zum Ausbilden eines Kontakts des Bodybereichs und eines Sourcebereichs der DMOS-Transistoreinrichtung durchgeführt.

Das erfindungsgemäße Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung ist dadurch gekennzeichnet, dass der Maskenbereich mit minimal ausgedehnten Kontaktlöchern versehen wird, welche der minimalen Strukturgröße einer verwendeten Abbildungs- und Strukturierungstechnik entspricht. Dann wird über die minimal ausgedehnten Kontaktlöcher durch Implantieren jeweils im Bodybereich ein Bodyverstärkungs- und Bodykontaktbereich ausgebildet. Danach wird der Maskenbereich im Wesentlichen isotrop, in Spezialfällen auch anisotrop, zurückgeätzt. Dabei werden die minimal ausgedehnten Kontaktlöcher zumindest lateral zu erweiterten Kontaktlöchern erweitert. Schließlich erfolgt das Ausbilden der Kontaktierung über ein Füllen der erweiterten Kontaktlöcher mit leitfähigem Material.

Es sei angemerkt, dass das Ätzen beispielsweise nass- oder plasmachemisch erfolgen kann.

Es ist somit ein grundlegender Aspekt des erfindungsgemäßen Verfahrens zum Ausbilden einer integrierten DMOS-Transistoreinrichtung, die Bodyverstärkungsimplantation durch minimal ausgedehnte Kontaktlöcher, welche im Maskenbereich vorgesehen sind, durchzuführen. Dadurch wird eine besonders starke räumliche Konzentration der Bodyverstärkungsbereiche möglich. Das heißt, dass die sich ergebenden Bodyverstärkungsbereiche keine so starke laterale Ausdehnung im zugrunde liegenden Halbleitermaterial aufweisen, wie das beim Stand der Technik der Fall ist. Deshalb können bei herzustellenden Halbleiterschaltungsanordnungen benachbarte DMOS-Transistoreinrichtungen, welche gemeinsame Bodybereiche und Bodyverstärkungsbereiche besitzen und nutzen, dichter aneinander ausgebildet werden. Damit wird zum einen die Integrationsdichte gesteigert. Zum anderen begibt sich aufgrund der verringerten Beabstandung bzw. durchgehenden Bodyverstärkungsgebiete und der entsprechenden dann auszubildenden Kontaktgebiete eine verbesserte Avalanchefestigkeit der jeweiligen DMOS-Transistoreinrichtung.

Gemäß dem weiteren Vorgehen werden bei einer besonderen Ausführungsform des Verfahrens die DMOS-Transistoreinrichtung und insbesondere die DMOS-Transistorgrundstruktur als vertikaler Transistor, bzw. als vertikale Transistorgrundstruktur ausgebildet. Zusätzlich oder alternativ wird die DMOS-Transistoreinrichtung und insbesondere die DMOS-Transistorgrundstruktur als Trenchtransistor bzw. als Trenchtransistorgrundstruktur ausgebildet.

Ferner ist es vorgesehen, dass in einem Halbleitermaterialbereich die grundlegenden Elemente eines Transistors oder einer Transistorgrundstruktur vorgesehen werden, also für die DMOS-Transistorgrundstruktur jeweils zumindest ein Drainbereich, ein Gatebereich, ein Bodybereich sowie ein Sourcebereich.

Der zugrunde liegende Erfindungsgedanke kann außer speziell bei DMOS-Transistoreinrichtungen auch bei Verfahren zum Ausbilden allgemeiner integrierter Halbleiterelemente vorteilhaft eingebracht werden.

So ist es bei gattungsgemäßen Verfahren zum Ausbilden allgemeiner integrierter Halbleiterelemente vorgesehen, über Kontaktlöcher eines eine Elementegrundstruktur abdeckenden Maskenbereichs zunächst ein Implantieren zum Ausbilden eines Implantationsgebiets in der Elementegrundstruktur durchzuführen. Dann wird ein Abscheiden eines leitfähigen Materials zum Ausbilden einer Füllung der Kontaktlöcher und damit zum Ausbilden einer Kontaktierung zumindest des Implantationsgebiets des Halbleiterelements durchgeführt.

Das erfindungsgemäße Verfahren zum Ausbilden eines integrierten Halbleiterelements ist dadurch gekennzeichnet, dass der Maskenbereich mit minimal ausgedehnten Kontaktlöchern versehen wird, welche der minimalen Strukturgröße einer verwendeten Abbildungs- und Strukturierungstechnik entspricht. Ferner ist es vorgesehen, dass dann über die minimal ausgedehnten Kontaktlöcher durch Implantieren jeweils des Implantationsgebiets ausgebildet wird. Es schließt sich dann das Rückätzen des Maskenbereichs in im Wesentlichen isotroper Art und Weise an, wobei die minimal ausgedehnten Kontaktlöcher zumindest lateral zu erweiterten Kontaktlöchern erweitert werden. Schließlich findet dann das Kontaktieren über ein Füllen der erweiterten Kontaktlöcher mit einem leitfähigen Material statt.

Auch hier ist wiederum der Grundgedanke der vorliegenden Erfindung erkennbar, nämlich dass zunächst im Maskenbereich minimale Kontaktlöcher ausgebildet werden und dann über die minimal ausgebildeten Kontaktlöcher die Implantation und damit die Ausbildung des Implantationsgebiets erfolgt, wodurch dieses ebenfalls eine minimale laterale Ausbildung im zugrunde liegenden Halbleitermaterial erfährt.

Zur Bewerkstellung einer möglichst fehlerfreien Kontaktierung des Implantationsgebiets wird dann der vorliegende Maskenbereich isotrop rückgeätzt, wodurch die minimal bestehenden Kontaktlöcher aufgeweitet werden, so dass beim Verfüllen der so erweiterten Kontaktlöcher eine möglichst fehlerfreie Kontaktierung erreicht werden kann.

Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass als integriertes Halbleiterelement mindestens eine Transistoreinrichtung mit einer Transistorgrundstruktur ausgebildet wird. Dabei kann es sich insbesondere um einen Feldeffekttransistor und vorzugsweise um eine DMOS-Transistoreinrichtung handeln.

Ferner ist es dabei dann vorgesehen, dass das Implantationsgebiet eine Verstärkung des Bodybereichs der Transistoreinrichtung darstellt und als solche ausgebildet wird.

Ferner ist es vorgesehen, dass das Füllen der Kontaktlöcher zum Ausbilden einer Kontaktierung eines Bodybereichs und eines Sourcebereichs der Transistoreinrichtung durchgeführt wird.

Auch bei der zweiten erfindungsgemäßen Vorrichtung ist es bevorzugterweise vorgesehen, dass die jeweilige Transistoreinrichtung, und insbesondere die DMOS-Transistoreinrichtung bzw. die DMOS-Transistorgrundstruktur oder die Transistorgrundstruktur allgemein als vertikaler Transistor bzw. als vertikale Transistorgrundstruktur ausgebildet werden.

Alternativ oder zusätzlich kann es vorgesehen sein, dass die jeweilige Transistoreinrichtung oder Transistorgrundstruktur als Trenchtransistor bzw. als Trenchtransistorstruktur ausgebildet wird.

Des Weiteren ist es vorgesehen, dass zur Komplettierung der Transistoreinrichtung bzw. der Transistorgrundstruktur in einem Halbleitermaterial jeweils mindestens ein Drainbereich, ein Gatebereich, ein Bodybereich sowie ein Sourcebereich ausgebildet werden.

Bei beiden erfindungsgemäßen Lösungen ist es gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Verfahren vorgesehen, dass die minimal ausgedehnten Kontaktlöcher mit einer ersten lateralen Ausdehnung d1 im Bereich von 100 nm bis 500 nm ausgebildet werden. Diese Abmessungen gelten insbesondere für Trenchtransistoren. Bei Speichern und Prozessoren können eventuell auch kleinere Werte unter 100 nm vorliegen.

Bei der Ausbildung der minimal ausgedehnten Kontaktlöcher kann ein optisches Abbilden mittels elektromagnetischer Strahlung und/oder mittels Teilchenstrahlung verwendet werden.

Vorteilhafterweise erfolgt das Rückätzen des Maskenbereichs in nasschemischer oder auch plasmachemischer Form.

Beim Rückätzen des Maskenbereichs ist es vorgesehen, dass die minimal ausgedehnten Kontaktlöcher selbstjustiert von einer minimalen lateralen Ausdehnung d1 auf eine erweiterte laterale Ausdehnung d2 erweitert werden, wobei d2 > d1 gilt.

Ferner ist es vorgesehen, dass die erweiterte laterale Ausdehnung d2 so gewählt wird, dass das Ausbilden des Kontakts fehlerfrei, insbesondere frei von Hohlräumen erfolgt.

Die erweiterte laterale Ausdehnung d2 kann beispielsweise zwischen 100 nm und 1 µm liegen, wobei speziell bei Speichern die untere Grenze von etwa 100 nm und darüber denkbar ist. Im Übrigen sind Werte zwischen 300 nm und 1 µm für d2 vorteilhaft. Zusätzlich oder alternativ sollte das Aspektverhältnis für die erweiterte laterale Ausdehnung d2 zwischen 3 : 1 und 1 : 3 betragen.

In vorteilhafter Weise wird beim Implantieren eine in seiner vertikalen Schichtdicke D verstärkter Maskenbereich verwendet, wobei die Schichtdicke D insbesondere im Bereich von etwa 0,2 µm bis 5 µm gewählt wird.

Bevorzugt wird eine Oxidmaske aus gegebenenfalls mehreren isolierenden Schichten als Maskenbereich verwendet. Bei mehreren isolierenden Schichten brauchen nicht alle Schichten Oxidschichten zu sein.

Das erfindungsgemäße Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung mit einer Mehrzahl von integrierten Halbleiterelementen und/oder einer Mehrzahl integrierter DMOS-Transistoreinrichtungen ist dadurch gekennzeichnet, dass die integrierten Halbleiterelemente und/oder die integrierten DMOS-Transistoreinrichtungen gemäß dem erfindungsgemäßen Verfahren ausgebildet werden.

Gemäß einer besonders vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Ausbilden einer Halbleiterschaltungsanordnung ist es vorgesehen, dass direkt benachbarte integrierte Halbleiterelemente, insbesondere DMOS- Transistoreinrichtungen, welche einen gemeinsamen Implantationsbereich, also insbesondere einen gemeinsamen Bodybereich und/oder Bodyverstärkungsbereich aufweisen und benutzen, mit einem lateralen Abstand d3 ausgebildet werden, welcher von der Ausdehnung d2 der erweiterten Kontaktlöcher mitbestimmt wird. Bezogen auf die Mesa überschreitet der laterale Abstand d3 die Ausdehnung d2 um beispielsweise 50% bei einem Kontaktloch von 0,2 µm und um 10% bei einem Kontaktloch mit 1 µm jeweils nach einer Aufweitung. Bezogen auf den gesamten Pitch reduzieren sich diese %-Zahlen entsprechend. Zwischen Oxid und Mesa sollte eine minimale Überlappung von 50 bis 100 nm verbleiben.

Die vorangehend genannten und weitere Aspekte der vorliegenden Erfindung ergeben sich auch aus den nachfolgend aufgeführten Bemerkungen:
Bei der Entwicklung neuer Generationen von DMOS-Leistungstransistoren spielen die Verringerung des spezifischen Einschaltwiderstandes R_on.A und eine damit verbundene Großenverringerung bzw. ein Shrink eine große Rolle. Damit verbunden sind verkleinerte elektrische Kontaktgebiete, die immer größere Anforderungen an die Fototechnik und den Metallanschlusskontakt stellen.

Für einen guten Einschaltwiderstand sollten möglichst weit ausgedehnte Sourcekontaktgebiete vorhanden sind. Für eine gute Avalanchefestigkeit sollten die Bodykontaktgebiete nicht zu weit auseinander liegen.

Da den Strukturgrößen bei Implantationsmasken durch die Fototechnik Grenzen gesetzt sind, limitieren u. a. die p- und n-Kontakte den minimalen Pitch bzw. die maximale Kanalweite/Trenchlänge und die damit verbundenen Vorhalte von Fertigungstoleranzen. Durch einen tiefreichenden Bodykontakt werden die Ladungsträger im Avalanchefall effektiv abgeleitet. Der tiefe Bodykontakt wird entweder durch eine Hochenergie- Implantation durch das Kontaktloch oder durch eine Tiefdiffusion erreicht. Beide Verfahren limitieren den Pitch des Transistors, da bei zu kleinen Abmessungen durch die Wechselwirkung mit dem Kanalbereich die Einsatzspannung beeinflusst wird. Eine beliebige Reduzierung der Hardmaske ist nicht möglich, da die anschließende Metallisierung bei zu kleinen Öffnungen fehlerhaft oder unmöglich wird.

Hier wird nun erfindungsgemäß vorgeschlagen, den elektrischen Bodykontakt mit Hilfe einer Implantation durch ein minimales Kontaktloch zu realisieren und anschließend durch isotrope Aufweitung das Sourcekontaktgebiet selbstjustiert zu definieren.

Damit ist weder für den Source- noch für den Bodykontakt eine Fotomaske notwendig. Justagetoleranzen und minimale Strukturgrößen der Fototechnik spielen eine geringere Rolle. Ein durchgängiger Source- und Bodykontakt wird erreicht. Das Aspektverhältnis der Hardmaske (Oxiddicke/Kontaktlochbreite) kann für die Hochenergieimplantation weitgehend frei optimiert, also gesteigert werden. Durch das anschließende nasschemische Aufweiten des Kontaktloches und die gleichzeitige Reduzierung der Oxiddicke wird das Aspektverhältnis verringert, womit die Metallisierung deutlich vereinfacht wird.

Eine erfinderische Idee ist die Verwendung einer Oxidhardmaske als Implantationsmaske für den Bodykontakt bzw. Bodyverstärkung die durch anschließende nasschemische Aufweitung das Sourcekontaktgebiet selbstjustiert definiert und als Isolationsoxid weiterverwendet wird. Durch diese Kombination kann die Oxidmaske, evtl. mit Lackmaske, die zuvor für die Strukturierung des Oxids verwendet wurde, ohne Einschränkung für die Implantation der Bodyverstärkung optimiert werden, es werden z. B. eine minimale Öffnung und eine maximale Dicke gewählt.

Durch die isotrope Aufweitung wird das Aspektverhältnis für die anschließende Metallisierung unabhängig eingestellt. Damit kann ein weiteres Zusammenziehen bzw. Verkleinern der Kontaktgebiete erreicht werden; gegebenenfalls kann auch die Anzahl der benötigten Fotoebenen reduziert werden.

Bei einem p-Kanal-Trenchtransistors ist z. B. eine gute Metallisierung realisiert. Es wird nur die bessere Aluverfüllung ausgenutzt. Der tiefe Bodyanschluss wird durch eine Hochenergieimplantation realisiert und durch Lack und Oxid maskiert. Bei einer genügend großen isotropen Aufweitung des Oxides kann auf eine vorher durchgeführte Maskierung der Bodykontaktimplantation (geringere Implantationsenergie) durch eine Fototechnik verzichtet werden.

Beim üblichen Prozessstand darf nach der Kontaktlochätzung das Kontaktloch nicht zu große Aspektverhältnisse haben, da somit die anschließende Metallisierung unmöglich wird. Der Pitch ist durch die Breite des Kontaktlochs bestimmt, da die Einsatzspannung durch laterales Straggling/Diffusion beeinflusst wird. Damit ergibt sich ein Trade off Pitch/Verfüllung mit Metall.

Beim üblichen Prozessstand werden Body- und Sourcekontakte in der Breite alternierend angeordnet. Damit sind Kanalweite und Avalanchefestigkeit reduziert.

Bei der Erfindung wird der Bodykontakt z. B. durch Umdotieren des Sourcegebietes oder zuvor durch Herausätzen des Sourcegebietes durch Implantation über die Oxidmaske definiert. Durch eine nasschemische Aufweitung des Kontaktlochs wird das Sourcekontaktgebiet selbstjustiert freigelegt.

Die erfindungsgemäße Definition des tiefen Bodykontaktes erfolgt über das Kontaktloch. Die Bodyverstärkungsimplantation wird über Lack und Oxid durchgeführt, wobei die Öffnung minimiert und die Dicke unabhängig von den nachfolgenden Prozessschritten angepasst werden können.

Die Definition des Sourcekontaktgebiets erfolgt erfindungsgemäß durch Aufätzen der Oxidhardmaske. Gleichzeitig wird das Aspektverhältnis für die nachfolgende Metallisierung angepasst.

Selbst bei kleinem Pitch ist eine gute Metallisierung möglich. Eine Bodykontaktfototechnik ist überflüssig.

Nachfolgend wird die Erfindung anhand bevorzugter Ausführungsformen aufgrund der beigefügten schematischen Zeichnungen näher erläutert.
Fig. 1A-E zeigen verschiedene Zwischenzustände bei der Herstellung eines Halbleiterelements gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens.
Fig. 2A, 2B zeigen im Vergleich Zustände, welche beim herkömmlichen Vorgehen beim Herstellen eines Halbleiterelements erreicht werden.
Fig. 3 zeigt eine erfindungsgemäß hergestellte Anordnung mit integrierten DMOS-Transistoreinrichtungen.
Fig. 4 zeigt eine in herkömmlicher Weise hergestellte Anordnung integrierter DMOS-Transistoreinrichtungen.
Fig. 5 ist eine Draufsicht auf die Body- und Sourcekontaktbereiche, welche beim erfindungsgemäßen Vorgehen beim Herstellen einer integrierten DMOS-Transistoreinrichtung erhalten wird.
Fig. 6 zeigt eine Kontaktierung von Body- und Sourcegebieten, welche konventionell hergestellt sind.
Die Fig. 1A bis 1E zeigen in geschnittener Seitenansicht in schematischer Form verschiedene Zwischenstufen die bei einer Auführungsform eines erfindungsgemäßen Herstellungsverfahrens für ein integriertes Halbleiterelement erreicht werden.
In Fig. 1A ist eine Anordnung 10 mit einer Mehrzahl, hier zwei, Halbleiterelementegrundstrukturen TG dargestellt. Diese sind in einem Halbleitermaterialbereich 20 ausgebildet und weisen unter anderem in dem hier gezeigten Beispiel Dotiergebiete 25 eines vorgegebenen Leitfähigkeitstyps auf der Rückseite des Halbleitermaterialbereichs 20 auf. Diese Gebiete 25 können beispielsweise als "buried layer" dienen.
Auf der im Wesentlichen planaren Oberfläche 20a des Halbleitermaterialbereichs 20 ist eine Oxidhartmaske M ausgebildet, welche die Oberfläche 20a vollständig abdeckt. Auf der Oberfläche Ma der Oxidhartmaske M ist eine Lackmaske L ausgebildet. In der in Fig. 1A gezeigten Darstellung ist diese Lackmaske L bereits mit entsprechenden Ausnehmungen lithographisch strukturiert, wobei die Ausnehmungen eine laterale Ausdehnung d1 besitzen, welche der sogenannten minimalen Strukturgröße F des verwendeten Lithographie - oder Strukturierungsschritts entspricht.
Im Übergang zum Zwischenzustand der Fig. 1B werden dann über die Ausnehmungen in der Lackmaske L minimale Kontaktlöcher K in die Oxidhartmaske M lokal ausgebildet, welche dieselbe laterale Ausdehnung d1 im Bereich der minimalen Strukturgröße F besitzen und welche bis auf die Oberfläche 20a des Halbleitermaterialbereichs 20 reichen.
Im Übergang zum Zustand der Fig. 1C wird dann der verbliebene Lackmaskenbereich L entfernt, und es wird auf den so erhaltenen Struktur 10 ein Hochenergieimplantationsschritt durchgeführt, welcher in Fig. 1C durch entsprechende Pfeile angedeutet ist und durch welchen ein Implantationsgebiet BV im Halbleitermaterialbereich 20 ausgebildet wird, welches vom Oberflächenbereich 20a des Halbleitermaterialbereichs 20 bis zu den jeweiligen Dotiergebieten 25 reicht, wodurch diese mit dem Oberflächenbereich 20a elektrisch kontaktiert sind. Gegebenenfalls kann die vorhandene Lackmaske (zusammen mit einer Oxidhartmaske) auch zur Maskierung der Hochenergieimplantation verwendet und erst danach abgelöst werden.
Im Übergang zum Zwischenzustand der Fig. 1D wird dann ein isotroper Rückätzprozess auf die Anordnung 10 der Fig. 1C angewandt, durch welchen insbesondere die Oxidhartmaske M in eine reduzierte Oxidhartmaske M' überführt wird, welche erstens eine geringere Schichtdicke D' als die ursprüngliche Oxidhartmaske M mit der Schichtdicke D aufweist und welche darüber hinaus im Bezug auf die neuen Kontaktlöcher K' ebenfalls lateral erweitert ausgebildet ist.
Im Übergang zu dem in Fig. 15 gezeigten Zwischenzustand wird dann ein Materialbereich aus leitfähigem Material 30 abgeschieden, so dass die erweiterten Kontaktlöcher K' vollständig gefüllt sind und dass insbesondere die freiliegenden Oberflächenbereiche 20a und BVa des Halbleitermaterialbereichs 20 bzw. des Implantationsgebiets BV abgedeckt und somit elektrisch kontaktiert sind. Auf diese Weise wird ein Kontaktbereich Bk zum Implantationsgebiet BV und letztlich zum Dotiergebiet 25 des Halbleiterelements T ausgebildet.
Im Vergleich dazu zeigt die Fig. 2A das Ergebnis der herkömmlichen Vorgehensweise, bei welcher von vornherein mit ursprünglichen Kontaktlöchern gearbeitet wird, welche eine zur fehlerfreien Kontaktierung notwendige Öffnung mit einer lateralen Ausdehnung d2 größer als die minimale Strukturgröße F besitzen. Dadurch sind entsprechend auch die Implantationsgebiete BV breiter angelegt als beim erfindungsgemäßen Vorgehen gemäß Fig. 15, so dass eine besonders dichte Packung benachbarter Halbleiterelemente T, sollten diese einen zur Fig. 15 vergleichbaren gegenseitigen Abstand besitzen, nicht möglich ist.
Im Gegensatz dazu zeigt Fig. 2B ebenfalls in seitlicher Querschnittansicht den verfahrensmäßigen Versuch, gleich mit einer der minimalen Strukturgröße F des Strukturierungsverfahrens entsprechenden Ausdehnung d1 bei den Kontaktlöchern in der Oxidhartmaske M zu starten. Dadurch sind dann zwar die auszubildenden Implantationsgebiete BV ebenfalls lateral minimal ausgebildet. Andererseits reicht die minimale Öffnung der Kontaktlöcher in der Oxidhartmaske M nicht aus, eine fehlerfreie Füllung mit dem leitfähigen Material 30 bis auf den Oberflächenbereich BVa des Implantationsgebiets BV zu bewirken. Es entstehen entsprechende Hohlräume 40, welche auch Lunker genannt werden und welche eine fehlerfreie Kontaktierung des Kontaktgebietes Bk mit dem Implantationsgebiet BV oder gar mit dem darunter liegenden Dotiergebiet 25 verhindern.
Die Fig. 3 und 4 zeigen in geschnittener Seitenansicht erfindungsgemäß und in herkömmlicher Form hergestellte Halbleiterschaltungsanordnungen 10 mit integrierten DMOS-Trenchtransistoren T.
In einem Halbleitermaterialbereich 20 sind lateral voneinander beabstandet jeweils vertikale DMOS-Trenchtransistoreinrichtungen T ausgebildet, welche, sofern diese benachbart sind, gemeinsame Source- und Bodybereiche S bzw. B besitzen und nutzen. Die jeweilige DMOS-Transistorgrundstruktur TG besteht aus einem Sourcebereich S. einem Drainbereich D sowie einem Gatebereich G, welcher mittels eines Gateoxids GOX im Halbleitermaterialbereich 20 isoliert ausgebildet ist. Im Bereich des Bodygebietes B ist durch Implantation ein sogenanntes Bodyverstärkungsgebiet BV zur Definition der Avalanchefestigkeit der jeweiligen DMOS-Transistoreinrichtung T vorgesehen.
Die Ausführungsform der Fig. 3 zeigt das Endergebnis der Herstellung einer DMOS-Transistoranordnung 10, welche erfindungsgemäß durchgeführt wurde. Das bedeutet, zunächst wurde unter Verwendung minimaler Kontaktlöcher K in einer Odixhartmaske M die Implantation durchgeführt, und nachfolgend wurde dann nach isotroper Aufweitung der Kontaktlöcher K zu erweiterten Kontaktlöchern K' der Oxidhartmaske M die Metallkontaktierung mit dem leitfähigen Material 30 zur Ausbildung des Bodykontaktgebietes BK und des Sourcekontaktgebietes SK durchgeführt.
Im Gegensatz dazu ist die herkömmliche Ausführungsform der Fig. 4 ohne isotrope Erweiterung der Kontaktlöcher K zu erweiterten Kontaktlöchern K' nach der Implantation mit der Kontaktierungsschicht 30 ausgebildet worden. Dadurch haben sich im Oberflächenbereich BVa der Bodyverstärkungsgebiete BV Kontaktschwierigkeiten aufgrund des Ausbildens von Hohlräumen 40 oder von sogenannten Lunkern 40 ergeben. Die Zuverlässigkeit der Funktion der Ausführungsform der Fig. 4 kann trotz Steigerung der Integrationsdichte hier nicht gewährleistet sein.
Ein weiterer Vorteil des erfindungsgemäßen Herstellungsverfahrens ergibt sich daraus, dass zwischen den Ausnehmungen oder Trenches, welche die jeweiligen Gateelektroden G aufnehmen, lateral alternierend Bodykontakte Bk und Sourcekontakte Sk ausgebildet und entsprechend durch Verfüllen mit der Schicht aus leitfähigem Material 30 kontaktiert werden können.
Die Fig. 5 zeigt eine Draufsicht auf die Anordnung der Fig. 3, wobei aber die Schicht des leitfähigen Materials 30 und somit die Bodykontaktschicht Bk und die Sourcekontaktschicht Sk fortgelassen sind. Dies wird letztlich durch die Abfolge von Implantation bei minimal ausgedehntem Kontaktloch K und nachfolgender nasschemischer Aufweitung des Kontaktlochs mit anschließender leitfähiger Verfüllung 30 erreicht. Die Implantation definiert zunächst das Bodyverstärkungsgebiet BV und entsprechend die mögliche Kontaktierungsfläche zur Ausbildung des Bodykontaktgebiets Bk. Das isotrope Rückätzen der Oxidhartmaske M legt dann einen weiteren Streifen des Sourcegebiets S an der Oberfläche 20a des Halbleitermaterialbereichs 20 frei, welcher dann nach Beschichtung mit dem leitfähigen Material 30 der Kontaktierung und somit der Ausbildung des Sourcekontaktbereichs Sk dient. Entsprechend sind der Bodykontaktbereich Bk und der Sourcekontaktbereich Sk zueinander selbst justiert ausgebildet und die aktive Kanalweite in Richtung der Länge des Trenches und der Ausnehmung für die Gateelektrode G ist maximal ausgebildet.
Im Gegensatz dazu müssen bei der konventionellen Vorgehensweise Sourcekontaktgebiete Sk und Bodykontaktgebiete Bk in Richtung des Trenches oder der Ausnehmung für die Gateelektrode G alternierend ausgebildet sein, wie das in Fig. 6 dargestellt ist, welche in etwa einer Draufsicht auf die Ausführungsform der Fig. 4 entspricht, wobei wiederum die Oxidhartmaske M und das leitfähige Material 30 zur Ausbildung des Bodykontakts Bk und Sourcekontakts Sk fortgelassen sind. Bei dieser Ausführungsform ist die aktive Kanalweite auf die Ausdehnung des Sourcekontaktbereichs Sk beschränkt, welcher gegenüber der Ausführungsform der Fig. 5 verkürzt ist. Bezugszeichenliste 10 Halbleiterschaltungsanordnung
20 Halbleitermaterialbereich
20a Oberflächenbereich
25 Dotiergebiet, Dotierbereich
30 Kontakmaterial, leitfähiges Material, Metallisierung
B Bodybereich, Bodygebiet
Bk Bodykontaktbereich, -gebiet
BV Bodyverstärkungsbereich, Implantationsgebiet, -bereich
BVa Oberflächenbereich
D Drain
F Strukturgröße
G Gate
GOX Gateoxid, Gateisolationsbereich
K minimales Kontaktloch
K' lateral aufgeweitetes Kontaktloch
M Maskenbereich, Oxidhartmaske
S Sourcebereich, Sourcegebiet
Sk Sourcekontaktbereich, -gebiet
T Halbleiterelement, Transistoreinrichtung, DMOS- Transistoreinrichtung
TG Halbleiterelementegrundstruktur, DMOS- Transistorgrundstruktur

Claims

1. Verfahren zum Ausbilden einer integrierten DMOS-Transistoreinrichtung,
bei welchem über Kontaktlöcher (K, K') eines eine DMOS-Transistorgrundstruktur (TG) abdeckenden Maskenbereich (M) zunächst eine Implantation zum Ausbilden einer Verstärkung (BV) eines Bodybereichs (B) der DMOS-Transistorgrundstruktur (TG) und dann ein Abscheiden eines leitfähigen Materials zum Ausbilden einer Füllung der Kontaktlöcher (K, K') und damit zum Ausbilden eines Kontakts (BK, SK) des Bodybereichs (B) und eines Sourcebereichs (S) der DMOS-Transistoreinrichtung (T) durchgeführt werden,
dadurch gekennzeichnet,
dass der Maskenbereich (M) mit minimal ausgedehnten Kontaktlöchern (K) versehen wird, welche der minimalen Strukturgröße (F) einer verwendeten Abbildungs- und Strukturierungstechnik entspricht,
dass dann über die minimal ausgedehnten Kontaktlöcher (K) durch Implantieren jeweils im Bodybereich (B) der Bodyverstärkungsbereiche (BV) ausgebildet wird,
dass dann der Maskenbereich (M) im Wesentlichen isotrop zurückgeätzt wird und dass dabei die minimal ausgedehnten Kontaktlöcher (K) zumindest lateral zu erweiterten Kontaktlöchern (K') erweitert werden und
dass dann die Kontaktierung über ein Füllen der erweiterten Kontaktlöcher (K') mit leitfähigem Material erfolgt.

2. Verfahren nach Anspruch 1, bei welchem die DMOS-Transistoreinrichtung (T) und insbesondere die DMOS-Transistorgrundstruktur (TG) als vertikaler Transistor bzw. vertikale Transistorgrundstruktur und/oder als Trenchtransistor bzw. als Trenchtransistorgrundstruktur ausgebildet werden.

3. Verfahren nach einem der vorangehenden Ansprüche, bei welchem in einem Halbleitermaterialbereich für die DMOS- Transistorgrundstruktur jeweils mindestens ein Drainbereich (D), ein Gatebereich (G), ein Bodybereich (B) sowie ein Sourcebereich (S) ausgebildet werden.

4. Verfahren zum Ausbilden eines integrierten Halbleiterelements,
bei welchem über Kontaktlöcher (K, K') eines eine Elementegrundstruktur (TG) abdeckenden Maskenbereichs (M) zunächst ein Implantieren zum Ausbilden eines Implantationsgebiets (BV) in der Elementegrundstruktur (TG) und dann ein Abscheiden eines leitfähigen Materials zum Ausbilden einer Füllung der Kontaktlöcher (K, K') und damit zum Ausbilden einer Kontaktierung (Bk) zumindest des Implantationsgebiets (BV) des Halbleiterelements (T) durchgeführt werden,
dadurch gekennzeichnet,
dass der Maskenbereich (M) mit minimal ausgedehnten Kontaktlöchern (K) versehen wird, welche der minimalen Strukturgröße (F) einer verwendeten Abbildungs- und Strukturierungstechnik entspricht,
dass dann über die minimal ausgedehnten Kontaktlöcher (K) durch Implantieren jeweils das Implantationsgebiet (BV) ausgebildet wird,
dass dann der Maskenbereich (M) im Wesentlichen isotrop zurückgeätzt wird und dass dabei die minimal ausgedehnten Kontaktlöcher (K) zumindest lateral zu erweiterten Kontaktlöchern (K') erweitert werden und
dass dann die Kontaktierung über ein Füllen der erweiterten Kontaktlöcher (K') mit leitfähigem Material erfolgt.

5. Verfahren nach Anspruch 4, bei welchem als integriertes Halbleiterelement (T) mindestens eine Transistoreinrichtung (T) mit einer Transistorgrundstruktur (TG) als einer Elementegrundstruktur (TG) ausgebildet wird, insbesondere eine Feldeffekttransistoreinrichtung, vorzugsweise eine DMOS-Transistoreinrichtung.

6. Verfahren nach Anspruch 5, bei welchem als Implantationsgebiet (BV) eine Verstärkung eines Bodybereichs (B) der Transistoreinrichtung (T) ausgebildet wird.

7. Verfahren nach einem der Ansprüche 5 oder 6, bei welchem das Füllen der Kontaktlöcher (K, K') zum Ausbilden einer Kontaktierung (BK, SK) eines Bodybereichs (B) und eines Sourcebereichs (5) der Transistoreinrichtung (T) durchgeführt wird.

8. Verfahren nach einem der Ansprüche 5 bis 7, bei welchem die Transistoreinrichtung (T), gegebenenfalls die DMOS-Transistoreinrichtung (T), und insbesondere die Transistorgrundstruktur (TG), gegebenenfalls die DMOS- Transistorgrundstruktur (TG), als vertikaler Transistor bzw. vertikale Transistorgrundstruktur und/oder als Trenchtransistor bzw. Trenchtransistorgrundstruktur ausgebildet werden.

9. Verfahren nach einem der Ansprüche 5 bis 8, bei welchem in einem Halbleitermaterialbereich(20) für die Transistorgrundstruktur (TG) und insbesondere für die DMOS- Transistorgrundstruktur jeweils mindestens ein Drainbereich (D), ein Gatebereich (G), ein Bodybereich (B) sowie ein Sourcebereich (S) ausgebildet werden.

10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die minimal ausgedehnten Kontaktlöcher (K) mit einer ersten lateralen Ausdehnung (d1) im Bereich von 100 nm bis 500 nm, in Speichern und Prozessoren auch unterhalb 100 nm, ausgebildet werden.

11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die minimal ausgedehnten Kontaktlöcher (K) durch optisches Abbilden mittels elektromagnetischer Strahlung und/oder mittels Teilchenstrahlung ausgebildet werden.

12. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Rückätzen des Maskenbereichs (M) nasschemisch oder plasmachemisch, vorzugsweise isotrop erfolgt.

13. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass beim Rückätzen des Maskenbereichs (M) die minimal ausgedehnten Kontaktlöcher (K) selbstjustiert von einer minimalen lateralen Ausdehnung (d1) auf eine erweiterte laterale Ausdehnung (d2) erweitert werden mit d2 > d1.

14. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erweiterte laterale Ausdehnung (d2) so gewählt wird, dass das Ausbilden des Kontakts durch Füllen mit einem leitfähigen Material fehlerfrei erfolgt, insbesondere hohlraumfrei.

15. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erweiterte laterale Ausdehnung (d2) im Bereich von etwa 100 nm bis 1 µm und/oder bei einem Aspektverhältnis 3 : 1 bis 1 : 3 gewählt wird.

16. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zum Implantieren ein in seiner Schichtdicke (D) im Vergleich zu üblichen Maskenbereichen verstärkter Maskenbereich (M) verwendet wird, wobei die Schichtdicke insbesondere im Bereich von etwa 0,2 µm bis etwa 5 µm gewählt wird.

17. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Maskenbereich (M) als Oxidmaske ausgebildet wird.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die Oxidmaske aus mehreren Schichten ausgebildet wird.

19. Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung mit einer Mehrzahl integrierter Halbleiterelemente und/oder integrierter DMOS-Transistoreinrichtungen, dadurch gekennzeichnet, dass die integrierten Halbleiterelemente (T) und/oder die integrierten DMOS-Transistoreinrichtungen (T) gemäß einem Verfahren nach einem der Ansprüche 1 bis 18 ausgebildet werden.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass direkt benachbarte integrierte Halbleiterelemente (T), insbesondere DMOS-Transistoreinrichtungen (T), welche einen gemeinsamen Implantationsbereich (BV), also insbesondere einen gemeinsamen Bodybereich (B) und/oder einen gemeinsamen Bodyverstärkungsbereich (BV) aufweisen und verwenden, mit einem Abstand (d3) ausgebildet werden, welcher von der erweiterten lateralen Ausdehnung (d2) der erweiterten Kontaktlöcher (K') mitbestimmt wird.