DE10158004A1 - Schaltkreis zur Speicherung defekter Adressen für ein Halbleiterspeicherbauelement - Google Patents
Schaltkreis zur Speicherung defekter Adressen für ein HalbleiterspeicherbauelementInfo
- Publication number
- DE10158004A1 DE10158004A1 DE10158004A DE10158004A DE10158004A1 DE 10158004 A1 DE10158004 A1 DE 10158004A1 DE 10158004 A DE10158004 A DE 10158004A DE 10158004 A DE10158004 A DE 10158004A DE 10158004 A1 DE10158004 A1 DE 10158004A1
- Authority
- DE
- Germany
- Prior art keywords
- address
- circuit
- further characterized
- fuse
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Die Erfindung bezieht sich auf einen Schaltkreis zur Speicherung defekter Adressen für ein Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß sind mehrere Adressspeicherblöcke bzw. Adressspeichermittel (100a, 100b, 100c) in Serie geschaltet. Jeder Adressspeicherblock beinhaltet dabei vorteilhafterweise jeweils zwei Teile, die aus einer Sicherung und einem Transistor bestehen. Dadurch kann der Stromverbrauch in dem Schaltkreis zur Speicherung defekter Adressen für ein Halbleiterspeicherbauelement reduziert werden. DOLLAR A Verwendung z. B. für Speicherbauelemente.
Description
Die Erfindung bezieht sich auf einen Schaltkreis zur Speicherung defek
ter Adressen für ein Halbleiterspeicherbauelement.
Für viele Speichergruppen von integrierten Schaltkreisen werden mehre
re redundante Zeilen oder Spalten vorgesehen, die als Ersatz für defek
te Zeilen oder Spalten von Hauptspeicherzellen benutzt werden. Wenn
eine defekte Zeile oder Spalte identifiziert ist, wird, anstatt den ganzen
Chip als defekt zu behandeln, eine redundante Zeile oder Spalte anstatt
einer defekten Zeile oder Spalte verwendet. Die der defekten Zeile oder
Spalte entsprechende redundante Zeile oder Spalte wird dazu bestimmt,
die defekte Zeile oder Spalte zu ersetzen. Wenn dann eine der defekten
Zeile oder Spalte entsprechende Adresse angelegt wird, wird stattdes
sen auf die redundante Zeile oder Spalte zugegriffen.
Um die defekte Zeile oder Spalte durch die redundante Zeile oder Spalte
zu ersetzen, enthält das Speicherbauelement einen Schaltkreis zur
Speicherung defekter Adressen (oder Schaltkreis zur Erkennung defek
ter Adressen). Der Schaltkreis zur Speicherung defekter Adressen
überwacht Zeilen- bzw. Spaltenadressen und aktiviert die redundante Zei
le oder Spalte anstatt der defekten Zeile oder Spalte, wenn die defekte
Zeilen- oder Spaltenadresse angelegt wird. Einige Schaltkreise zur
Speicherung defekter Adressen sind in den Patentschriften US
5.258.953, US 5.657.280 und US 5.723.999 offenbart.
Fig. 1 ist ein Schaltbild, das einen herkömmlichen Schaltkreis zur Spei
cherung defekter Adressen zeigt. Der Schaltkreis von Fig. 1 beinhaltet
eine Sicherung 11, einen p-Kanal-Metall-Oxid-Halbleiter(MOS)-
Transistor 12, einen Inverter 13 und eine Sicherungsbank vom NOR-Typ
(oder NOR-Typ-Sicherungsgruppe) 30. Die Sicherung 11 und der
PMOS-Transistor 12 sind zwischen eine Versorgungsspannung und ei
nen Knoten N0 eingeschleift und der PMOS-Transistor 12 wird als Reak
tion auf ein Signal nRchk an- bzw. ausgeschaltet. Ein Eingangsan
schluss des Inverters 13 ist mit dem Knoten N0 verbunden und ein Aus
gangsanschluss des Inverters 13 liefert ein Signal nRcen. Die NOR-Typ-
Sicherungsbank 30 beinhaltet Sicherungen 14 bis 24 und n-Kanal-MOS-
Transistoren 15 bis 25, die zu den entsprechenden Sicherungen 14 bis
24 gehören. Wie in Fig. 1 gezeigt, sind die Sicherungen 14 bis 24 und
die NMOS-Transistoren 15 bis 25 in einer NOR-Architektur angeordnet.
Wenn keine defekten Zellen identifiziert werden, wird die Sicherung 11
durchgebrannt und die Sicherungen 14 bis 24 der Sicherungsbank 30
bleiben unversehrt. In diesem Zustand ist mindestens einer der NMOS-
Transistoren 15 bis 25 unabhängig von der Kombination der anliegen
den Adresssignale A0, nA0, A1, nA1, A2 und nA2 angeschaltet, deshalb
bleibt das Signal am Knoten N0 im L-Zustand, d. h. im niedrigen Zu
stand.
Wenn jedoch eine defekte Zeile oder Spalte identifiziert wird, bleibt die
Sicherung 11 unversehrt und die Sicherungen 14 bis 24 der Siche
rungsbank 30 werden selektiv durchgetrennt, um die Adresse zu detek
tieren, die zu der defekten Zeile oder Spalte gehört. Wenn zum Beispiel
die Adresse einer defekten Zeile oder Spalte dadurch angezeigt ist, dass
die Adresssignale A0 bis A2 im L-Zustand sind, bleiben die Sicherun
gen 14, 18 und 22 unversehrt, während die Sicherungen 16, 20 und 24
durchgetrennt werden. Wenn folglich die Adresssignale A0 bis A2 im L-
Zustand sind (und die Adresssignale nA0 bis nA2 im H-Zustand, d. h. im
hohen Zustand), wird der Knoten N0 über die Sicherung 11 und den
PMOS-Transistor 12 auf den H-Pegel aufgeladen, weil alle Strompfade
vom Knoten N0 nach Masse durchgetrennt sind. Das Signal nRcen wird
durch den Inverter 13 auf L-Pegel getrieben, was anzeigt, dass die Zeile
oder Spalte der momentanen Adresse einen Defekt aufweist.
Das Signal nRcen bewirkt, dass die defekte Zeile oder Spalte durch die
zugehörige redundante Zeile oder Spalte ersetzt wird. Wenn Adresssig
nale angelegt werden, die zu einer normalen Zeile oder Spalte gehören,
ist mindestens eines der Adresssignale A0 bis A2 im H-Zustand, so dass
der dazu gehörige NMOS-Transistor angeschaltet ist. Folglich wird ein
Strompfad vom Knoten N0 zum Massespannungsanschluss geschaffen.
Da die Stromtreibefähigkeit des PMOS-Transistors 12 geringer einge
stellt ist als die der NMOS-Transistoren der Sicherungsbank 30, bleibt
der Knoten N0 auf L-Pegel, was bewirkt, dass das Signal nRcen auf H-
Pegel geht.
Speicherbauelemente beinhalten typischerweise mehrere Schaltkreise
zur Speicherung defekter Adressen. Wie oben beschrieben, schafft jeder
der Schaltkreise zur Speicherung defekter Adressen einen direkten
Strompfad von der Versorgungsspannung zur Massespannung, wenn
die von außen angelegte Adresse nicht mit der gespeicherten Adresse
des Schaltkreises zur Speicherung defekter Adressen identisch ist. Dies
verursacht unnötigen Stromverbrauch.
Der Erfindung liegt als technisches Problem die Bereitstellung eines
Schaltkreises zur Speicherung defekter Adressen für ein Halbleiterspei
cherbauelement zugrunde, der einen vergleichsweise geringen Strom
verbrauch besitzt.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Schalt
kreises zur Speicherung defekter Adressen für ein Halbleiterspeicher
bauelement mit den Merkmalen des Anspruchs 1 oder 11.
Erfindungsgemäß sind mehrere Adressspeicherblöcke bzw. Adressspei
chermittel in Serie geschaltet. Dadurch kann der Stromverbrauch in dem
Schaltkreis zur Speicherung defekter Adressen für ein Halbleiterspei
cherbauelement reduziert werden.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin
dung sowie das zu deren besseren Verständnis oben erläuterte, her
kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in
denen zeigen:
Fig. 1 ein Schaltbild eines herkömmlichen Schaltkreises zur Speiche
rung defekter Adressen,
Fig. 2 ein Schaltbild einer ersten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung,
Fig. 3 ein Timing-Diagramm, das den Betrieb des Schaltkreises zur
Speicherung defekter Adressen von Fig. 2 veranschaulicht,
Fig. 4 ein Schaltbild einer zweiten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung,
Fig. 5 ein Schaltbild einer dritten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung,
Fig. 6 ein Timing-Diagramm, das den Betrieb des Schaltkreises zur
Speicherung defekter Adressen von Fig. 5 erläutert, und
Fig. 7 ein Schaltbild eüner vierten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung.
Fig. 2 ist ein Schaltbild, das eine Ausführungsform eines Schaltkreises
zur Speicherung defekter Adressen für ein Halbleiterspeicherbauele
ment der Erfindung zeigt. Bezugnehmend auf Fig. 2 enthält dieser
Schaltkreis zur Speicherung defekter Adressen einen p-Kanal-Metall-
Oxid-Halbleiter(MOS)-Transistor 41, einen Inverter 42 und eine Siche
rungsbank 100 vom NAND-Typ. Der PMOS-Transistor 41 ist zwischen
einen Versorgungsspannungsanschluss und einen Ausgangsknoten N1
eingeschleift und lädt den Knoten N1 als Reaktion auf ein Steuersignal
nRp bis auf den Versorgungsspannungspegel vor. Der Inverter 42 ist mit
dem Knoten N1 verbunden und erzeugt als Reaktion auf das Potential
am Knoten N1 ein Signal Ren. Der PMOS-Transistor 41 dient als ein
Vorladeschaltkreis und der Inverter 42 dient als ein Pufferschaltkreis.
Weiter bezugnehmend auf Fig. 2 beinhaltet die Sicherungsbank 100
vom NAND-Typ mehrere Adressspeicherblöcke 100a, 100b und 100c,
die in einer Architektur vom NAND-Typ zwischen den Knoten N1 und
einen Massespannungsanschluss in Serie geschaltet sind. Jeder der
Adressspeicherblöcke 100a, 100b und 100c besteht aus zwei Sicherun
gen und zwei n-Kanal MOS-Transistoren. Eine Sicherung 43 und ein
NMOS-Transistor 45 des Adressspeicherblocks 100a sind in Serie zwi
schen den Knoten N1 und den Adressspeicherblock 100b eingeschleift.
Eine Sicherung 44 und ein NMOS-Transistor 46 sind in Serie zwischen
den Knoten N1 und den Adressspeicherblock 100b eingeschleift. Folg
lich bilden die Sicherung 43 und der NMOS-Transistor 45 einen Teil des
Adressspeicherblocks 100a, der zu einem anderen Teil parallel geschal
tet ist, der aus der Sicherung 44 und dem NMOS-Transistor 46 besteht.
Die NMOS-Transistoren 45 und 46 sind zum Empfangen entsprechen
der komplementärer Adresssignale nA0 und A0 angeschlossen. Die üb
rigen Adressspeicherblöcke 100b und 100c haben ebenfalls denselben
Schaltungsaufbau wie der Adressspeicherblock 100a, so dass deren
Beschreibung entfallen kann, um Wiederholungen zu vermeiden.
Fig. 3 ist ein Timing-Diagramm, das einen Betrieb des Schaltkreises zur
Speicherung defekter Adressen von Fig. 2 zeigt. Angenommen, dass
eine zu einer defekten Zelle gehörende Adresse (im folgenden als "Re
paraturadresse" bezeichnet), zum Beispiel A0 bis A2, "000" ist, wird die
Reparaturadresse in dem in Fig. 2 gezeigten Schaltkreis zur Speiche
rung defekter Adressen gespeichert. In diesem Fall werden die zu den
Reparaturadresssignalen A0 bis A2 gehörenden Sicherungen 44, 48
und 52 durchtrennt, während die zu den komplementären Reparatur
adresssignalen nA0 bis nA2 gehörenden Sicherungen 43, 47 und 51 un
versehrt bleiben. Auf diese Art wird die Reparaturadresse in der Siche
rungsbank 100 gespeichert.
Wenn das Signal nRp einen L-Zustand annimmt, nimmt der Ausgangs
knoten über den PMOS-Transistor 41 einen H-Zustand ein. Wie in Fig. 3
gezeigt, werden die NMOS-Transistoren 46, 50 und 54 abgeschaltet,
wenn die Reparaturadresse A0 bis A2 "000" angelegt ist, während die
NMOS-Transistoren 45, 49 und 53 als Reaktion auf die komplementären
Adresssignale nA0 bis nA2 "111" angeschaltet werden. Folglich wird ein
Strompfad zwischen dem Knoten N1 und dem Massespannungsan
schluss über die Komponenten 43, 45, 47, 49, 51 und 53 in dieser Rei
henfolge gebildet, so dass der Knoten N1 auf L-Pegel gezogen wird, und
das Signal Ren geht auf H-Pegel über, um auf eine redundante Zelle
anstatt auf die defekte Zelle zuzugreifen.
Wenn eine normale Adresse, zum Beispiel "010", an den in Fig. 2 ge
zeigten Schaltkreis zur Speicherung defekter Adressen angelegt wird,
wird der NMOS-Transistor 50 des Adressspeicherblocks 100b in der Si
cherungsbank 100 vom NAND-Typ angeschaltet, während der NMOS-
Transistor 49 abgeschaltet ist. Folglich existiert kein Strompfad über die
Adressspeicherblöcke 100a, 100b und 100c zum Massespannungsan
schluss, so dass kein Strom durch die Sicherungsbank 100 verbraucht
wird, wenn eine normale Adresse anliegt.
Fig. 4 ist ein Schaltbild einer zweiten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung. Bezugnehmend
auf Fig. 4 beinhaltet dieser Schaltkreis zur Speicherung defekter Adres
sen einen PMOS-Transistor 55, einen Inverter 56 und eine Sicherungs
bank 200 vom NAND-Typ. Der PMOS-Transistor 55 ist zwischen einen
Spannungsversorgungsanschluss und einen Ausgangsknoten N2 einge
schleift und lädt den Knoten N2 als Reaktion auf ein Steuersignal nRp
bis auf den Versorgungsspannungspegel vor. Der Inverter 56 ist mit dem
Knoten N2 verbunden und erzeugt das Signal Ren als Reaktion auf das
Potential am Knoten N2. Der PMOS-Transistor 55 dient als ein Vorlade
schaltkreis und der Inverter 56 dient als ein Pufferschaltkreis.
Die Sicherungsbank 200 vom NAND-Typ beinhaltet mehrere Adress
speicherblöcke 200a, 200b und 200c, die in einer Architektur vom
NAND-Typ zwischen den Ausgangsknoten N2 und den Massespan
nungsanschluss in Serie geschaltet sind. Jeder der Adressspeicherblö
cke 200a, 200b und 200c besteht aus zwei Sicherungen und zwei
NMOS-Transistoren. Sicherungen 58 und 60 des Adressspeicherblocks
200a sind zwischen den Knoten N2 und den Adressspeicherblock 200b
in Serie geschaltet. NMOS-Transistoren 57 und 59 sind ebenfalls zwi
schen den Knoten N2 und den Adressspeicherblock 200b in Serie ge
schaltet. Ein Knoten zwischen den Sicherungen 58 und 60 ist elektrisch
an einen Knoten zwischen den Transistoren 57 und 59 angeschlossen.
Folglich bilden der Transistor 57 und die Sicherung 58 eine ersten Teil
des Adressspeicherblocks 200a, der in Serie mit einem zweiten Teil an
geordnet ist, der aus dem Transistor 59 und der Sicherung 60 besteht.
Die NMOS-Transistoren 57 und 59 des Adressspeicherblocks 200a sind
mit den jeweiligen komplementären Adresssignalen A0 und nA0 verbun
den. Die übrigen Adressspeicherblöcke 200b und 200c haben ebenfalls
denselben Aufbau wie der in Fig. 4 gezeigte Adressspeicherblock 200a.
Wenn die Reparaturadresse A0 bis A2 "000" ist, wird die Reparatur
adresse in der Sicherungsbank 200 vom NAND-Typ durch Auftrennen der
Sicherungen 60, 64 und 68 gespeichert, während die Sicherungen 58,
62 und 66 unversehrt bleiben. Wenn die Reparaturadresse A0 bis A2
"000" angelegt ist, werden die NMOS-Transistoren 57, 61 und 65 abge
schaltet, während die NMOS-Transistoren 59, 63 und 67 als Reaktion
auf die komplementären Reparaturadresssignale nA0 bis nA2 ange
schaltet werden. Dies bildet einen Strompfad über die Komponenten 58,
59, 62, 63, 66 und 67 zwischen dem Knoten N2 und dem Massespan
nungsanschluss, so dass der Knoten N2 auf L-Pegel gezogen wird und
das Signal Ren auf H-Pegel übergeht, um auf eine redundante Zelle an
statt auf die defekte Zelle zuzugreifen.
Der Ausgangsknoten N2 wird durch den PMOS-Transistor 55 vorgela
den, wenn das Signal nRp im L-Zustand ist.
Wenn die normale Adresse "010" an den Schaltkreis zur Speicherung
defekter Adressen von Fig. 4 angelegt ist, wird der NMOS-Transistor 61
des Adressspeicherblocks 200b angeschaltet, während der NMOS-
Transistor 63 abgeschaltet ist. Da der Strompfad zwischen den Adress
speicherblöcken 100a und 100c abgeschaltet ist, besteht kein Strompfad
zwischen dem Versorgungsspannungsanschluss und dem Massespan
nungsanschluss. Folglich wird kein Strom durch den Schaltkreis zur
Speicherung defekter Adressen von Fig. 4 verbraucht, wenn eine nor
male Adresse anliegt.
Fig. 5 ist ein Schaltbild einer dritten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung. Bezugnehmend
auf Fig. 5 beinhaltet der Schaltkreis zur Speicherung defekter Adressen
einen NMOS-Transistor 69, einen Inverter 82 und eine Sicherungsbank
300 vom NAND-Typ. Der NMOS-Transistor 69 ist zwischen den Masse
spannungsanschluss und einen Ausgangsknoten N3 eingeschleift und
wird durch ein Steuersignal Rn gesteuert, um den Knoten N3 auf die
Massespannung vorzuladen. Der Inverter 82 hat einen Eingang, der mit
dem Knoten N3 verbunden ist, und erzeugt das Signal Rn als Reaktion
auf das Potential am Knoten N3. Der NMOS-Transistor 69 dient als ein
Vorladeschaltkreis und der Inverter 82 dient als ein Pufferschaltkreis.
Weiter bezugnehmend auf Fig. 5 beinhaltet die Sicherungsbank 300
vom NAND-Typ mehrere Adressspeicherblöcke 300a, 300b und 300c,
die in Serie in einer Architektur vom NAND-Typ zwischen den Versor
gungsspannungsanschluss und den Knoten N3 eingeschleift sind. Jeder
der Adressspeicherblöcke 300a, 300b und 300c besteht aus zwei Siche
rungen und zwei PMOS-Transistoren. Die Sicherung 70 und der PMOS-
Transistor 72 des Adressspeicherblocks 300a sind in Serie zwischen
den Versorgungsspannungsanschluss und den Adressspeicherblock
300b eingeschleift. Die Sicherung 71 und der PMOS-Transistor 73 sind
in Serie geschaltet, zwischen den Versorgungsspannungsanschluss und
den Adressspeicherblock 300b eingeschleift. Mit anderen Worten bilden
die Sicherung 70 und der PMOS-Transistor 72 einen Teil des Adress
speicherblocks 300a, der mit einem anderen Teil des Adressspeicher
blocks parallel geschaltet ist, der die Sicherung 71 und den PMOS-
Transistor 73 beinhaltet. Die PMOS-Transistoren 72 und 73 sind jeweils
mit den komplementären Adresssignalen nA0 und A0 verbunden. Die
übrigen Adressspeicherblöcke 300b und 300c haben, wie in Fig. 5 ge
zeigt, in gleicher Weise denselben Aufbau wie der Adressspeicherblock
300a.
Fig. 6 ist ein Timing-Diagramm, das einen Betrieb des Schaltkreises zur
Speicherung defekter Adressen von Fig. 5 zeigt. Angenommen, dass die
Reparaturadresse "000" ist, wird die Reparaturadresse A0 bis A2 in dem
in Fig. 5 gezeigten Schaltkreis zur Speicherung defekter Adressen da
durch gespeichert, dass die Sicherungen 71, 75 und 79 unversehrt ge
lassen und die Sicherungen 70, 74 und 78 durchtrennt werden. Auf die
se Art wird die Reparaturadresse in der Sicherungsbank 300 vom
NAND-Typ gespeichert.
Wenn das Signal Rn im H-Zustand ist, wird der Knoten N3 durch den
NMOS-Transistor 69 auf den L-Pegel vorgeladen. Wie in Fig. 6 gezeigt,
sind die PMOS-Transistoren 73, 77 und 81 angeschaltet, wenn die Re
paraturadresse A0 bis A2 "000" angelegt ist, während die PMOS-
Transistoren 72, 76 und 80 als Reaktion auf die komplementären
Adresssignale nA0 bis nA2 "111" abgeschaltet sind. Folglich wird ein
Strompfad über die Komponenten 71, 73, 75, 77, 79 und 81 zwischen
dem Versorgungsspannungsanschluss und dem Ausgangsknoten N3
gebildet. Somit geht das Signal nRen geht auf L-Pegel über, um auf eine
redundante Zelle anstatt auf die defekte Zelle zuzugreifen.
Wenn die normale Adresse "010" an den Schaltkreis zur Speicherung
defekter Adressen von Fig. 5 angelegt ist, ist der PMOS-Transistor 77
des Adressspeicherblocks 300b abgeschaltet, während der PMOS-
Transistor 76 angeschaltet ist. Folglich gibt es keinen Strompfad zwi
schen dem Versorgungsspannungsanschluss und dem Massespan
nungsanschluss über die Adressspeicherblöcke 300a und 300c, so dass
kein Strom vom Schaltkreis verbraucht wird.
Fig. 7 ist ein Schaltbild einer vierten Ausführungsform eines Schaltkrei
ses zur Speicherung defekter Adressen der Erfindung. Bezugnehmend
auf Fig. 7 beinhaltet dieser Schaltkreis zur Speicherung defekter Adres
sen einen NMOS-Transistor 83, einen Inverter 84 und eine Sicherungs
bank 400 vom NAND-Typ. Der NMOS-Transistor 83 ist zwischen einen
Ausgangsknoten N4 und den Massespannungsanschluss eingeschleift
und wird durch das Steuersignal Rn gesteuert, um den Knoten N4 auf
die Massespannung vorzuladen. Der Inverter 84 ist mit dem Knoten N4
verbunden und erzeugt das Signal nRen als Reaktion auf das Potential
des Knotens N4. Der PMOS-Transistor 83 dient als ein Vorladeschalt
kreis und der Inverter 84 dient als Pufferschaltkreis.
Die Sicherungsbank 400 vom NAND-Typ beinhaltet mehrere Adress
speicherblöcke 400a, 400b und 400c, die in Serie in einer Architektur
vom NAND-Typ zwischen den Versorgungsspannungsanschluss und
den Knoten N4 eingeschleift sind. Jeder der Adressspeicherblöcke
400a, 400b und 400c besteht aus zwei Sicherungen und zwei PMOS-
Transistoren. Die Sicherungen 86 und 88 des Adressspeicherblocks
400a sind in Serie zwischen den Versorgungsspannungsanschluss und
den Adressspeicherblock 400b eingeschleift. Die PMOS-Transistoren 85
und 87 des Adressspeicherblocks 400a sind in Serie zwischen den Ver
sorgungsspannungsanschluss und den Adressspeicherblock 400b ein
geschleift. Ein Knoten zwischen den Transistoren 85 und 87 ist elek
trisch an einen Knoten zwischen den Sicherungen 86 und 88 ange
schlossen. Folglich bilden der Transistor 85 und die Sicherung 86 einen
ersten Teil des Adressspeicherblocks 400a, der in Serie mit einem zwei
ten Teil angeordnet ist, der aus dem Transistor 87 und der Sicherung 88
besteht. Die PMOS-Transistoren 85 und 87 sind mit den jeweiligen
komplementären Adresssignalen A0 und nA0 verbunden. Die übrigen
Adressspeicherblöcke 400b und 400c haben ebenfalls denselben Auf
bau wie der Adressspeicherblock 400a.
Angenommen dass die Reparaturadresse "000" ist, werden die Siche
rungen 86, 90 und 94 durchtrennt, während die Sicherungen 88, 92 und
92 unversehrt bleiben. In dieser Weise wird die Reparaturadresse in der
Sicherungsbank 400 vom NAND-Typ gespeichert. Wenn das Signal Rn
auf H-Pegel ist, wird der Knoten N4 auf den L-Pegel durch den NMOS-
Transistor 83 vorgeladen. Wenn die Reparaturadresse A0 bis A2 "000"
angelegt ist, sind die PMOS-Transistoren 85, 89 und 93 angeschaltet,
während die PMOS-Transistoren 87, 91 und 95 als Reaktion auf die
komplementären Reparaturadresssignale nA0 bis nA2 "111" abgeschal
tet sind. Folglich wird ein Strompfad über die Komponenten 85, 88, 89,
92, 93 und 96 zwischen dem Versorgungsspannungsanschluss und dem
Knoten N4 gebildet. Dies bewirkt, dass das Signal nRen auf L-Pegel
übergeht, um auf eine redundante Zelle anstatt auf die defekte Zelle zu
zugreifen.
Wenn die normale Adresse "010" angelegt ist, ist der PMOS-Transistor
89 des Adressspeicherblocks 400b abgeschaltet, während der PMOS-
Transistor 91 angeschaltet ist. Folglich gibt es keinen Strompfad zwi
schen dem Versorgungsspannungsanschluss und dem Masseanschluss
über die Adressspeicherblöcke 400a und 400c, so dass kein Strom vom
Schaltkreis verbraucht wird.
Ein Vorteil der Erfindung ist, dass es keinen Strompfad über die Adress
speicherblöcke gibt, wenn eine normale Adresse anliegt. Dies eliminiert
unnötige Leistungsaufnahme.
Claims (13)
1. Schaltkreis zur Speicherung defekter Adressen für ein Halbleiter
speicherbauelement,
gekennzeichnet durch
mehrere Adressspeicherblöcke (100a, 100b, 100c), die in Serie geschal
tet sind.
2. Schaltkreis nach Anspruch 1, weiter dadurch gekennzeichnet,
dass er einen Vorladeschaltkreis (41) enthält, der mit einem der Adress
speicherblöcke gekoppelt ist und/oder zwischen einen ersten Span
nungsanschluss und einen Ausgangsknoten (N1) eingeschleift und dar
auf ausgelegt ist, den Ausgangsknoten als Reaktion auf ein Steuersignal
(nRp) auf ein Potential des ersten Spannungsanschlusses vorzuladen.
3. Schaltkreis nach Anspruch 2, weiter dadurch gekennzeichnet,
dass er redundante Zellen zum Ersetzen von defekten Speicherzellen
enthält und eine Sicherungsbank (100) enthält, die zwischen einen Aus
gangsknoten (N1) und einen zweiten Spannungsanschluss eingeschleift
und darauf ausgelegt ist, Adresssignale zu speichern, die zu einer de
fekten Speicherzelle gehören, wobei die Sicherungsbank die Adress
speicherblöcke enthält, die in Serie zwischen dem Ausgangsknoten und
den zweiten Spannungsanschluss eingeschleift sind.
4. Schaltkreis nach Anspruch 3, weiter dadurch gekennzeichnet,
dass die Sicherungsbank mit einer Architektur vom NAND-Typ aufge
baut ist.
5. Schaltkreis nach einem der Ansprüche 1 bis 4, weiter dadurch ge
kennzeichnet, dass jeder der Adressspeicherblöcke zwei parallel ge
schaltete Teile enthält, wobei jeder dieser Teile eine Sicherung und ei
nen Transistor enthält, die in Serie geschaltet sind.
6. Schaltkreis nach den Ansprüchen 1 bis 4, weiter dadurch gekenn
zeichnet, dass jeder der Adressspeicherblöcke zwei in Serie geschaltete
Teile enthält, wobei jeder dieser Teile eine Sicherung und einen Transis
tor enthält, die parallel geschaltet sind.
7. Schaltkreis nach Anspruch 5 oder 6, weiter dadurch gekennzeich
net, dass die Transistoren in den beiden Teilen jedes Adressspeicher
blocks durch komplementäre Adresssignale gesteuert werden.
8. Schaltkreis nach einem der Ansprüche 3 bis 7, weiter dadurch ge
kennzeichnet, dass der erste Spannungsanschluss eine Versorgungs
spannung und der zweite Spannungsanschluss eine Massespannung
empfängt.
9. Schaltkreis nach den Ansprüchen 3 bis 7, weiter dadurch gekenn
zeichnet, dass der erste Spannungsanschluss eine Massespannung und
der zweite Spannungsanschluss eine Versorgungsspannung empfängt.
10. Schaltkreis nach einem der Ansprüche 1 bis 9, weiter gekenn
zeichnet durch einen Pufferschaltkreis, der mit einem Ausgangsknoten
gekoppelt ist.
11. Schaltkreis zur Speicherung defekter Adressen für ein Halbleiter
speicherbauelement,
gekennzeichnet durch
Mittel (41) zum Vorladen eines Ausgangsknotens und
mehrere Mittel (100a, 100b, 100c), zum Speichern einer defekten Adresse, die mit dem Ausgangsknoten in Serie geschaltet sind.
gekennzeichnet durch
Mittel (41) zum Vorladen eines Ausgangsknotens und
mehrere Mittel (100a, 100b, 100c), zum Speichern einer defekten Adresse, die mit dem Ausgangsknoten in Serie geschaltet sind.
12. Schaltkreis nach Anspruch 11, weiter dadurch gekennzeichnet,
dass jedes der Mittel zur Speicherung einer defekten Adresse zwei pa
rallel geschaltete Teile enthält, wobei jeder Teil eine Sicherung und ei
nen Transistor enthält, die in Serie geschaltet sind.
13. Schaltkreis nach Anspruch 11, weiter dadurch gekennzeichnet,
dass jedes der Mittel zur Speicherung einer defekten Adresse zwei in
Serie geschaltete Teile enthält, wobei jeder Teil eine Sicherung und ei
nen Transistor enthält, die parallel geschaltet sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000069533A KR100356774B1 (ko) | 2000-11-22 | 2000-11-22 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10158004A1 true DE10158004A1 (de) | 2002-07-25 |
Family
ID=19700518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10158004A Withdrawn DE10158004A1 (de) | 2000-11-22 | 2001-11-22 | Schaltkreis zur Speicherung defekter Adressen für ein Halbleiterspeicherbauelement |
Country Status (4)
Country | Link |
---|---|
US (1) | US6545920B2 (de) |
JP (1) | JP3952259B2 (de) |
KR (1) | KR100356774B1 (de) |
DE (1) | DE10158004A1 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3569225B2 (ja) * | 2000-12-25 | 2004-09-22 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
KR100468315B1 (ko) * | 2002-07-15 | 2005-01-27 | 주식회사 하이닉스반도체 | 리페어 회로 |
JP2005310285A (ja) * | 2004-04-22 | 2005-11-04 | Toshiba Corp | 半導体集積回路装置 |
KR100648282B1 (ko) | 2005-01-25 | 2006-11-23 | 삼성전자주식회사 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
FR3091019B1 (fr) | 2018-12-21 | 2021-05-07 | St Microelectronics Sa | Mémoire de puce électronique |
US10629282B1 (en) * | 2019-06-16 | 2020-04-21 | Elite Semiconductor Memory Technology Inc. | E-fuse circuit |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2655762B1 (fr) * | 1989-12-07 | 1992-01-17 | Sgs Thomson Microelectronics | Fusible mos a claquage d'oxyde tunnel programmable. |
JP2888034B2 (ja) | 1991-06-27 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ装置 |
JP2923114B2 (ja) * | 1992-02-18 | 1999-07-26 | 株式会社沖マイクロデザイン宮崎 | 冗長デコーダ回路 |
KR0177740B1 (ko) * | 1994-11-17 | 1999-04-15 | 김광호 | 반도체 메모리 장치의 리던던시 회로 및 그 방법 |
KR0140178B1 (ko) | 1994-12-29 | 1998-07-15 | 김광호 | 반도체 메모리장치의 결함 셀 구제회로 및 방법 |
US5583463A (en) | 1995-05-30 | 1996-12-10 | Micron Technology, Inc. | Redundant row fuse bank circuit |
JP3862330B2 (ja) * | 1996-05-22 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
JP3638757B2 (ja) * | 1997-06-24 | 2005-04-13 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
KR100271716B1 (ko) * | 1997-12-31 | 2000-11-15 | 김영환 | 로오 리던던트 회로 |
KR100526866B1 (ko) * | 1998-06-19 | 2006-02-28 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던트 프리디코더 |
-
2000
- 2000-11-22 KR KR1020000069533A patent/KR100356774B1/ko not_active IP Right Cessation
-
2001
- 2001-09-28 US US09/967,102 patent/US6545920B2/en not_active Expired - Fee Related
- 2001-10-23 JP JP2001325086A patent/JP3952259B2/ja not_active Expired - Fee Related
- 2001-11-22 DE DE10158004A patent/DE10158004A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
KR20020039743A (ko) | 2002-05-30 |
US20020060935A1 (en) | 2002-05-23 |
KR100356774B1 (ko) | 2002-10-18 |
US6545920B2 (en) | 2003-04-08 |
JP3952259B2 (ja) | 2007-08-01 |
JP2002184194A (ja) | 2002-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19513789C2 (de) | Redundanter Blockdekoder für eine Halbleiterspeichervorrichtung | |
DE3227464C2 (de) | Programmierbare Schaltung | |
DE3751002T2 (de) | Halbleiterspeicher. | |
DE69227413T2 (de) | Zwischenspeicherschaltung für Daten mit einer nichtlöschbaren Speicherzelle | |
DE3382802T2 (de) | Halbleiterspeichergerät | |
DE69406074T2 (de) | Integrierte Halbleiterspeicherschaltung | |
DE69808956T2 (de) | Teilweise abschaltbare spannungsversorgung für integrierte schaltkreise | |
DE3032657C2 (de) | ||
DE3724509A1 (de) | Dynamischer ram | |
DE69122066T2 (de) | Halbleiterspeicher mit vorgeladenem Redundanzenmultiplexer | |
DE69907997T2 (de) | Halbleiterspeicherschaltung mit Redundanz | |
DE102007049001A1 (de) | Pegelumsetzer mit einer einzigen Spannungsquelle | |
DE3041176A1 (de) | Halbleiterspeichervorrichtung | |
DE60006177T2 (de) | Block-löschbare Halbleiterspeicherschaltung mit Ersetzung defekter Speicherblöcke | |
DE602004001623T2 (de) | TCAM Speicher und Betriebsverfahren | |
DE10132133A1 (de) | Statische Halbleiterspeichervorrichtung mit T-Typ-Bitleitungsstruktur | |
DE69129492T2 (de) | Halbleiterspeicher | |
DE69200318T2 (de) | Leseschaltkreis für redundante Schmelzsicherung für integrierten Speicher. | |
DE3930932A1 (de) | Ausgangsrueckkopplungssteuerschaltung fuer integrierte schaltung | |
DE3878370T2 (de) | Nichtfluechtige halbleiterspeicheranordnung. | |
EP0612074B1 (de) | Spalten-Redundanz-Schaltungsanordnung für einen Speicher | |
DE69120000T2 (de) | Halbleiterspeichergerät mit Redundanzschaltung | |
DE19625904C2 (de) | Schmelzsicherungssignaturschaltkreis für elektrische Schmelzsicherungen einer Halbleiterspeichervorrichtung | |
DE69126912T2 (de) | Halbleiteranordnung und ihre Prüfungsverfahren | |
DE3919185C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20110601 Effective date: 20110531 |