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Die
Erfindung betrifft eine elektronische Schaltung mit einer Treiberschaltung
zum Treiben eines Signals auf eine Signalleitung.
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In
hochfrequenten Bussystemen kommt es durch Reflexionen von Signalen
an Leitungsenden, an Gabelungen oder Ähnlichem zu unerwünschten Überlagerungen
des Ursprungssignals mit dem reflektierten Signal. Dadurch wird
das Ursprungssignal verstärkt
oder gedämpft.
Beides führt
zu einer nicht erwünschten
nicht kontrollierbaren Veränderung
des Signals. An einem Leitungsende eines bidirektionalen Bussystems
befindet sich häufig
eine Schnittstelle, die ein Signal auf eine Busleitung treibt oder
das Signal von der Busleitung empfängt. Beim Empfangen eines Signals
ist dabei eine Einheit passiv geschaltet, die üblicherweise das Treiben eines
Signals beim Senden durchführt.
Beim Senden eines Signals ist dagegen der Empfangsteil der Schnittstelle
abgeschaltet bzw. inaktiv geschaltet.
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Insbesondere
beim Empfangen des Signals über
die Busleitung kann das Ursprungssignal von reflektierten Signalen überlagert
werden, die an einem nicht abgeschlossenen Busleitungsende entstehen.
Die dadurch hervorgerufene Veränderung
des Ursprungssignals kann Übermittlungsfehler
verursachen.
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Damit
beim Empfangen des Signals im Wesentlichen nur das Ursprungssignal
gelesen wird, sind Terminierungswiderstände an Leitungsenden vorgesehen,
die eine Senke für
das ankommende Signal darstellen und wodurch das ankommende Signal
nicht reflektiert wird. Der Terminierungswiderstand ist dabei so
bemessen, dass er dem Leitungswellenwiderstand entspricht.
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Das
Vorsehen eines festen Terminierungswiderstands an einem Leitungsende
hat jedoch den Nachteil, dass beim Treiben eines Signals durch eine Treiberstufe
ein Teil der Leistung des gesendeten Signals über den Terminierungswiderstand
verloren geht. Dadurch ist es erforderlich, die Treiberstufe stärker zu
dimensionieren, als dies ohne Terminierungswiderstand notwendig
wäre.
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Aus
der Druckschrift
US
5,602,494 A ist eine elektronische Schaltung mit einer
Treiberschaltung bekannt, die eine erste Schalteinrichtung und eine zweite
Schalteinrichtung aufweist. Die erste Schalteinrichtung weist mehrere
parallel geschaltete erste Transistoren und die zweite Schalteinrichtung
mehrere parallel geschaltete zweite Transistoren auf. Mit Hilfe
einer Ansteuereinheit können
entweder die erste oder die zweite Schalteinrichtung zum Ausgeben eines
Signals angesteuert werden oder beide Schalteinrichtungen so angesteuert
werden, dass die Durchlasswiderstände einen Terminierungswiderstand
bilden.
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Es
ist daher Aufgabe der vorliegenden Erfindung, eine verbesserte Treiberschaltung
für eine elektronische
Schaltung zur Verfügung
zu stellen.
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Diese
Aufgabe wird durch die elektronische Schaltung mit einer Treiberschaltung
nach Anspruch 1 gelöst.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem
ersten Beispiel ist eine elektronische Schaltung mit einer Treiberschaltung
zum Treiben eines Signals auf eine Signalleitung vorgesehen. Die
Signalleitung weist dabei einen bestimmten Wellenwiderstand auf.
Die Treiberschaltung umfasst eine erste Schalteinrichtung mit einem
ersten Durchlasswiderstand zwischen einem ersten Versorgungsspannungsanschluss
und der Signalleitung und eine zweite Schalteinrichtung mit einem
zweiten Durchlasswiderstand zwischen einem zweiten Versor gungsspannungsanschluss
und der Signalleitung. Es ist weiterhin eine Ansteuerschaltung vorgesehen,
um ein erstes und ein zweites Steuersignal zu erzeugen. In einem
ersten Betriebsmodus werden durch das erste und das zweite Steuersignal
die erste und die zweite Schalteinrichtung so angesteuert, dass
in Abhängigkeit
von dem zu treibenden Signal entweder die erste Schalteinrichtung
oder die zweite Schalteinrichtung durchgeschaltet ist, um so das
Signal auf die Signalleitung zu treiben. In einem zweiten Betriebsmodus
werden die erste und die zweite Schalteinrichtung mit Hilfe des
ersten und des zweiten Steuersignals im Wesentlichen gleichzeitig
eingeschaltet, so dass die Durchlasswiderstände der ersten Schalt einrichtung
und der zweiten Schalteinrichtung gemeinsam einen Terminierungswiderstand
bilden.
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Weiterhin
weist z. B. die erste Schalteinrichtung ein oder mehrere parallel
zueinander geschaltete erste Schaltelemente, an denen jeweils das
erste Steuersignal angelegt ist, und die zweite Schalteinrichtung
ein oder mehrere parallel zueinander geschaltete zweite Schaltelemente,
an denen jeweils das zweite Steuersignal angelegt ist, auf. Mindestens ein
Teil der ersten Schaltelemente ist jeweils über eines von ersten Auswahlsignalen
und mindestens ein Teil der zweiten Schaltelemente ist jeweils über eines von
zweiten Auswahlsignalen aktivierbar. Auf diese Weise sind der erste
Durchlasswiderstand durch die Durchlasswiderstände der mit Hilfe der ersten
Auswahlsignale aktivierten ersten Schaltelemente und der zweite
Durchlasswiderstand durch die Durchlasswiderstände der mit Hilfe der zweiten
Auswahlsignale aktivierten zweiten Schaltelemente einstellbar.
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Die
mehreren ersten und zweiten Schaltelemente können zu- oder abgeschaltet werden, so dass in
dem zweiten Betriebsmodus der erste und der zweite Durchlasswiderstand
exakt eingestellt werden können.
Der erste Durchlasswiderstand bzw. der zweite Durchlasswiderstand
ergibt sich aus einer Parallelschaltung der Durchlasswiderstände der durch
die Auswahlsignale aktivierten Schaltelemente. Aus Sicht des ankommenden
Signals entspricht der Terminierungswiderstand dann einer Parallelschaltung
des ersten und des zweiten Durchlasswiderstandes. Die ersten und
zweiten Auswahlsignale können
in dem ersten Betriebsmodus so vorgesehen sein, dass damit die Treiberleistung
der Treiberschaltung eingestellt werden kann. Je mehr der Schaltelemente
durch die Auswahlsignale aktiviert werden, desto höher ist
in aller Regel die Treiberleistung.
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Die
ersten Schaltelemente können
jeweils einen ersten Transistor aufweisen, wobei an einem Steuereingang
des ersten Transistors das erste Steuersignal in Abhängigkeit
von dem entsprechenden ersten Auswahlsignal angelegt ist. Eines
der zweiten Schaltelemente weist einen zweiten Transistor auf, wobei
an einem Steuereingang des zweiten Transistors das zweite Steuersignal
in Abhängigkeit von
dem entsprechend zugeordneten zweiten Auswahlsignal angelegt ist.
Vorzugsweise ist an dem Steuereingang des ersten Transistors ein
erstes UND-Gatter und an dem Steuereingang des zweiten Transistors
ein zweites UND-Gatter angeschlossen. An einen ersten Eingang des
ersten UND-Gatters ist das erste Steuersignal und an dem zweiten
Eingang des UND-Gatters das entsprechende erste Auswahlsignal angelegt.
An einem ersten Eingang des zweiten UND-Gatters ist das zweite Steuersignal
und an dem zweiten Eingang des UND-Gatters das entsprechend zugeordnete
zweite Auswahlsignal angelegt. Auf diese Weise erreicht man eine
möglichst
einfache Ausführung
der ersten bzw. der zweiten Schalteinrichtung mit Schaltelementen,
wobei der Durchlasswiderstand im Wesentlichen durch die Durchlasswiderstände der
ersten bzw. zweiten Transistoren gebildet wird. Diese sind in aller
Regel auch bei einem integrierten Prozess durch Einstellen von Prozessparametern
genau festzulegen.
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Erfindungsgemäß kann ausgehend
von dem ersten Beispiel vorgesehen sein, dass die erste Schalteinrichtung
mehrere parallel zueinander geschaltete erste Transistoren und einen
dazu in Reihe geschalteten zweiten Transistor und die zweite Schalteinrichtung
mehrere parallel zueinander geschaltete dritte Transistoren und
einen dazu in Reihe geschalteten vierten Transistor umfasst. An
einem Steuereingang des zweiten Transistors liegt das erste Steuersignal
und an einem Steuereingang des vierten Transistors liegt das zweite
Steuersignal an. An den Steuereingängen der ersten Transistoren werden
die ersten Auswahlsignale angelegt und an den Steuereingängen der
dritten Transistoren werden die zweiten Auswahlsignale angelegt.
Der erste Durchlasswiderstand ist dabei durch die Durchlasswiderstände der
mit Hilfe der ersten Auswahlsignale aktivierten ersten Transistoren
und des zweiten Transistors und der zweite Durchlasswiderstand durch
die Durchlasswiderstände
der mit Hilfe der zweiten Auswahlsignale aktivierten dritten Transistoren
und des vierten Transistors einstellbar.
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Die
erfindungsgemäße Schaltung
sieht also vor, die üblicherweise
für den
Aufbau einer Treiberstufe zur Verfügung gestellten ersten und
zweiten Schalteinrichtungen dazu zu verwenden, einen Terminierungswiderstand
zu bilden, wenn die Treiberschaltung, z.B. beim Empfangen eines
Signals nicht benötigt
wird. Dadurch kann einerseits erreicht werden, dass man keinen zusätzlichen
Terminierungswiderstand vorsehen muss, der beim Senden eines Signals
die Signalleistung reduziert und dass weiterhin durch Dimensionierung
der ersten und der zweiten Schalteinrichtung der Terminierungswiderstand
exakt eingestellt werden kann. Die Erfindung ermöglicht es, eine mit möglichst
wenigen Transistoren aufgebaute Treiberschaltung zu realisieren,
wobei die Treiberschaltung geeignet ist, in dem zweiten Betriebsmodus
einen möglichst
genau einstellbaren Terminierungswiderstand für die angeschlossene Busleitung vorzusehen.
Im ersten Betriebsmodus wird dabei die Treiberleistung durch die
durch die ersten Auswahlsignale und die zweiten Auswahlsignale eingeschalteten
ersten bzw. dritten Transistoren festgelegt.
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Um
eine möglichst
gute Terminierung der Signalleitung zu erreichen, kann vorgesehen
sein, dass die ersten und die zweiten Auswahlsignale so ausgewählt sind,
dass der Terminierungswiderstand dem Wellenwiderstand der Signalleitung
entspricht.
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Es
kann weiterhin vorgesehen sein, dass die ersten Auswahlsignale und
die zweiten Auswahlsignale so ausgewählt sind, um den ersten Durchlasswiderstand
der ersten Schalteinrichtung und den zweiten Durchlasswiderstand
der zweiten Schalteinrichtung so festzulegen, dass die Signalleitung
ein vorbestimmtes Spannungsniveau aufweist. Vorzugsweise liegt der Spannungspegel
auf der Signalleitung dabei in der Mitte zwischen einem ersten (pannungspegel an
dem ersten Versorgungsspannungsanschluss und einem zweiten Spannungspegel
an dem zweiten Versorgungsspannungsanschluss.
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Es
kann weiterhin vorgesehen sein, dass die Ansteuerschaltung einen
Dateneingang zum Anlegen von Daten und einen Terminierungssteuereingang
zum Anlegen eines Terminierungssteuersignals aufweist. Die Ansteuerschaltung
umfasst darüber
hinaus ein NICHT-UND-Gatter und ein NICHT-ODER-Gatter. An einem
ersten Eingang des NICHT-ODER-Gatters wird das Datensignal und an dem
zweiten Eingang des NICHT-ODER-Gatters das Terminierungssteuersignal
angelegt. An dem Ausgang des NICHT-ODER-Gatters liegt das erste Steuersignal
an. An einem ersten Eingang des NICHT-UND-Gatters wird das Datensignal
und an einem zweiten Eingang des NICHT-UND-Gatters wird das über einen
Inverter invertierte Terminierungssteuersignal angelegt. An jedem
Ausgang des NICHT-UND-Gatters liegt dann das zweite Steuersignal
an. Somit kann auf einfache Weise die Ansteuerschaltung realisiert
werden, wobei der Wechsel zwischen dem ersten Betriebsmodus und
dem zweiten Betriebsmodus durch das Terminierungssteuersignal angegeben
wird. Zeigt das Terminierungssteuersignal an, dass die Treiberschaltung
passiv geschaltet werden soll, werden das erste Steuersignal und
das zweite Steuersignal so geschaltet, dass die erste Schalteinrichtung
und die zweite Schalteinrichtung durchgeschaltet sind, und deren
Durchlasswiderstände
den Terminierungswiderstand ergeben.
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Die
Erfindung wird im Folgenden anhand von bevorzugten Ausführungsbeispielen
mit Hilfe der beigefügten
Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Bussystem mit mehreren angeschlossenen Schnittstellen;
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2A beispielhaft
ein Blockschaltbild einer Schnittstelle, die an einem Bussystem
nach 1 anliegt;
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2B zeigt
eine einfache Treiberstufe und den daraus gebildeten Terminierungswiderstand;
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2C zeigt
eine Treiberstufe, deren Treiberleistung durch Auswahlsignale einstellbar
ist;
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3A eine
Treiberschaltung gemäß einer ersten
Ausführungsform
der vorliegenden Erfindung; und
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3B eine
Treiberschaltung gemäß einer zweiten
Ausführungsform
der vorliegenden Erfindung.
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1 zeigt
ein Bussystem mit Busleitungen. An dem Bussystem sind mehrere Schnittstellen Interface1,
Interface2 und Interface3 angeschlossen. Die Schnittstellen sind
in der Lage, Daten auf die Busleitungen BUS zu treiben bzw. Daten
von den Busleitungen BUS zu lesen. Die Schnittstellen Interface1,
Interface2 und Interface3 weisen dafür Treiberschaltungen auf, die
Daten auf die Busleitungen BUS treiben können und die während Zeiten,
in denen nicht gesendet wird, passiv geschaltet werden.
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2A zeigt
eine solche Treiberschaltung in einer der Schnittstellen. Es ist
eine Treiberschaltung 1 dargestellt, die so mit einer der
Busleitungen BUS verbunden ist, um Daten auf die Busleitung BUS
zu treiben. Mit der Busleitung BUS ist ebenfalls eine Empfängerschaltung 2 verbunden,
um Daten von der Busleitung BUS zu lesen. Während des Lesens von Daten
von der Busleitung BUS muss die Treiberschaltung 1 passiv
geschaltet sein, so dass die zu lesenden Daten nicht durch gesendete
Daten überlagert
werden.
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In 2B ist
beispielhaft eine Treiberschaltung 1 gezeigt. Die Treiberschaltung 1 weist
einen ersten Transistor 3 und einen zweiten Transistor 4 auf.
Der erste Transistor 3 und der zweite Transistor 4 sind
in Reihe geschaltet, wobei der Ausgang der Treiberschaltung sich
an zusammengeschalteten Anschlüssen
des ersten Transistor 3 und des zweiten Transistors 4 befindet.
An den Steuereingängen
des ersten Transistors 3 und des zweiten Transistors 4 wird
zum Treiben eines Signals das jeweilige Signal angelegt, wobei an
dem Ausgang das invertierte Signal anliegt. Ein weiterer Anschluss
des ersten Transistors 3 ist mit einem ersten Versorgungsspannungspotenzial
VDD und ein weiterer Anschluss des zweiten
Transistors 4 ist mit einem zweiten Versorgungsspannungspotenzial
GND, vorzugsweise einem Massepotenzial verbunden. Wird die Treiberschaltung
nicht dazu verwendet, ein Signal auf die Busleitung zu treiben,
so wird die Treiberschaltung passiv geschaltet. Dies kann einerseits
dadurch geschehen, dass man den ersten Transistor 3 und
den zweiten Transistor 4 abschaltet, so dass weder das erste
Versorgungsspannungspotenzial VDD noch das zweite
Versorgungsspannungspotenzial GND an die Busleitung angelegt wird.
Um die Busleitung jedoch dann, wenn kein Signal gesendet wird, mit
einem Terminierungswiderstand RTT zu terminieren,
kann auch vorgesehen sein, dass der erste Transistor 3 und
der zweite Transistor 4 gleichzeitig auf Durchlass geschaltet
sind, so dass zwischen dem ersten Versorgungsspannungspotenzial
VDD und der entsprechenden Busleitung BUS
ein erster Durchlasswiderstand R1 und zwischen
dem zweiten Versorgungsspannungspotenzial und der Busleitung ein
zweiter Durchlasswiderstand R2 liegt.
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Erster
und zweiter Durchlasswiderstand bilden einen gemeinsamen Terminierungswiderstand, mit
dem die Busleitung BUS abgeschlossen wird. Vorzugsweise ist der
gemeinsame Terminierungswiderstand R
TT so
gewählt,
dass er dem Leitungswiderstand der Busleitung BUS entspricht, so
dass keine Reflexionen von ankommenden Signalen auftreten können. Der
Terminierungswiderstand R
TT bestimmt sich
aus folgender Formel:
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Durch
geeignete Dimensionierung der Transistoren kann man R1 und
R2 so anpassen, dass der Terminierungswiderstand
RTT dem Wellenwiderstand R2 der
Busleitung entspricht und somit ein Wellensumpf entsteht. Weiterhin
soll der Einfluss der beiden geöffneten
Transistoren auf das Spannungspotenzial der Bus leitung klein bleiben.
Dies wird erreicht, indem man beispielsweise klein dimensionierte
Transistoren 3, 4 verwendet. Weiterhin ist es
vorteilhaft, dass die Einflüsse
des ersten und des zweiten Transistors 3, 4 auf
das Spannungspotenzial der Busleitung sich gegenseitig aufheben,
indem der erste Transistor mit gleicher Stärke zu dem hohen Potenzial
treibt wie der zweite Transistor zu dem niedrigen Potenzial.
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In 2C ist
eine Treiberschaltung gezeigt, deren Treiberleistung an die Erfordernisse
der Busleitung BUS bzw. der daran angeschlossenen Schnittstellen
angepasst werden kann. Dazu sind mehrere erste Transistoren 31, 32, 33 und 34 sowie mehrere
zweite Transistoren 41, 42, 43, 44 vorgesehen.
Je nach benötigter
Treiberleistung werden zum Treiben eines High-Signals mit Hilfe
von ersten Steuersignalen SELHi0, SELHi1, SELHi2, SELHi3 eine Anzahl
der ersten Transistoren durchgeschaltet und die zweiten Transistoren 41, 42, 43, 44 bleiben
vollständig
abgeschaltet. Zum Treiben eines Low-Signals auf die Busleitung BUS
wird mit Hilfe von zweiten Steuersignalen SELLO0, SELLO1, SELLO2
und SELLO3 eine Anzahl der zweiten Transistoren 41, 42, 43, 44 durchgeschaltet,
während
die ersten Transistoren 31, 32, 33, 34 vollständig abgeschaltet
bleiben. Wie viele der ersten 31, 32, 33, 34 bzw.
zweiten Transistoren 41, 42, 43, 44 zum
Treiben eines Signals verwendet werden, richtet sich nach der erforderlichen
Umschaltgeschwindigkeit zwischen High- und Low-Signal auf der jeweiligen
Busleitung BUS und nach der erforderlichen Treiberstärke zum
Treiben eines High oder Low Pegels.
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Die
Schaltung nach 2c mit den mehreren ersten Transistoren 31, 32, 33, 34 und
den mehreren zweiten Transistoren 41, 42, 43, 44 ist
auch geeignet, um den Terminierungswiderstand an den Wellenwiderstand
der Busleitung BUS anzupassen. Die mehreren ersten Transistoren 31, 32, 33, 34 und
die mehreren zweiten Transistoren 41, 42, 43, 44 können unterschiedlich
groß sein,
so dass man mit den an den Steuereingängen der ersten Transistoren 31, 32, 33, 34 und
an den Steuereingängen der
zweiten Transistoren 41, 42, 43, 44 anliegenden
Steuersignale SELHi0-SELHi3, SELLO0-SELLO3 eine geeignete Kombination
auswählen
kann, um den gewünschten Terminierungswiderstand
RTT zu erhalten.
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Somit
ist es möglich,
einerseits mit den mehreren ersten 31, 32, 33, 34 und
zweiten Transistoren 41, 42, 43, 44 die
Treiberstärke
der Treiberschaltung 1 exakt anzupassen als auch bei der
passiven Treiberschaltung eine aktive Terminierung der jeweiligen Busleitung
BUS durchzuführen,
ohne dass ein zusätzlicher
Platzaufwand zur Realisierung einer Terminierung notwendig ist.
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3A zeigt
beispielhaft eine Treiberschaltung 1 mit einer zugehörigen Ansteuerschaltung 7, bei
der die Treiberstärke
sowie der Terminierungswiderstand je nach Betriebsmodus exakt eingestellt werden
kann. Ähnlich
wie in 2C gezeigt sind auch hier mehrere
erste Transistoren 31, 32, 33, 34 vorgesehen,
deren erste Anschlüsse
mit einem ersten Versorgungsspannungspotenzial VDD und
deren zweite Anschlüsse
mit einem ersten Anschluss eines dritten Transistors 5 verbunden
ist. Es sind ebenso zweite Transistoren 41, 42, 43, 44 vorgesehen,
deren erster Anschluss mit einem zweiten Versorgungsspannungspotenzial
GND und deren zweite Anschlüsse
mit einem ersten Anschluss eines vierten Transistors 6 verbunden
ist. Zweiter Anschluss des dritten Transistors und zweiter Anschluss
des vierten Transistors 6 sind miteinander und mit der
entsprechenden Busleitung BUS verbunden. Die Anzahl der ersten 31, 32, 33, 34 und
der zweiten Transistoren 41, 42, 43, 44 ist
je nach erforderlicher Treiberstärke frei
wählbar.
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Die
ersten Transistoren 31, 32, 33, 34 und der
dritte Transistor 5 sind vorzugsweise von einem ersten
Leitfähigkeitstyp,
vorzugsweise von einem p-Leitfähigkeitstyp.
Vorzugsweise sind die ersten Transistoren und der dritte Transistor
durchgeschaltet, wenn an ihren Steuereingängen ein Low-Signal anliegt.
Die zweiten Transistoren 41, 42, 43, 44 und der
vierte Transistor 6 sind von einem zweiten Leitfähigkeitstyp,
vorzugsweise weisen sie eine n-Leitfähigkeit auf. Vorzugsweise sind
die zweiten Transistoren 41, 42, 43, 44 und
der vierte Transistor 6 durchgeschaltet, wenn an ihren
Steuereingängen
ein High-Signal anliegt.
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An
den Steuereingängen
der ersten Transistoren 31, 32, 33, 34 liegt
jeweils ein erstes Auswahlsignal SELHi0, SELHi1, SELHi2, SELHi3
an. An den Steuereingängen
der zweiten Transistoren 41, 42, 43, 44 liegt
jeweils ein zweites Auswahlsignal SELLO0, SELLO1, SELLO2, SELLO3
an. Die ersten und die zweiten Auswahlsignale SELHi0-SELHi3, SELLO0-SELLO3
werden von einer Einstellungsschaltung 13 zur Verfügung gestellt.
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Die
Auswahlsignale SELHi0 bis SELHi3, SELLO0 bis SELLO3 dienen dazu,
beim Treiben eines Signals auf die Busleitung die Treiberstärke der Treiberschaltung
festzulegen. D.h., je mehr erste Transistoren 31, 32, 33, 34 bzw.
je mehr zweite Transistoren 41, 42, 43, 44 ausgewählt sind,
desto größer ist
die Treiberstärke
der Treiberschaltung, weil der jeweilige Durchlasswiderstand zwischen
der Busleitung BUS und dem ersten bzw. zweiten Versorgungsspannungspotenzial
sinkt.
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Wird
kein Signal gesendet, so ist die Treiberschaltung passiv geschaltet,
und es wird ein Terminierungswiderstand RTT eingestellt.
Dazu werden die ersten Auswahlsignale SELHi0 bis SELHi3 bzw. die zweiten
Auswahlsignale SELLO0 bis SELLO3 so ausgewählt, dass die Parallelschaltung
der Durchlasswiderstände
der ausgewählten
ersten Transistoren 31, 32, 33, 34 mit
dem in Reihe geschalteten Durchlasswiderstand des dritten Transistors 5 und der
Durchlasswiderstände
der ausgewählten
zweiten Transistoren 41, 42, 43, 44 mit
dem in Reihe geschalteten Durchlasswiderstand des vierten Transistors 6 den
gewünschten
Terminierungswiderstand RTT ergibt. Die
ersten Auswahlsignale SELHi0 bis SELHi3 und die zweiten Auswahlsignale
SELLO0 bis SELLO3 werden dabei so ausgewählt, dass der Terminierungswiderstand
dem Wellenwiderstand der Signalleitung entspricht. Vorzugsweise
werden über die
Einstellungsschaltung 13 die ersten und die zweiten Auswahlsignale
SELHi0-SELHi3; SELLO0-SELLO3
auch so ausgewählt,
dass das Spannungspotenzial auf der Busleitung BUS nur in geringem
Maße von
den aktivierten Transistoren beeinflusst ist.
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Beim
Treiben eines Signals mit Hilfe der Treiberschaltung in einem ersten
Betriebsmodus werden entweder der dritte Transistor 5 oder
der vierte Transistor 6 durchgeschaltet, so dass entweder
das erste Versorgungsspannungspotenzial VDD über die
ausgewählten
ersten Transistoren 31, 32, 33, 34 und
den dritten Transistor 5 auf die Busleitung gelegt wird oder
das zweite Versorgungsspannungspotenzial GND über die zweiten Transistoren 41, 42, 43, 44 und
den vierten Transistor 6 auf die Busleitung gelegt wird.
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Sollen
in einem zweiten Betriebsmodus keine Signale auf die Busleitung
BUS getrieben werden, so werden der dritte Transistor 5 und
der vierte Transistor 6 durchgeschaltet und die ersten
Auswahlsignale SELHi0 bis SELHi3 und die zweiten Auswahlsignale
SELLO0 bis SELLO3 so ausgewählt,
dass der gewünschte
Terminierungswiderstand RTT in der Gesamtschaltung
erreicht wird.
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Zum
Bereitstellen des ersten Steuersignals ST1 und des zweiten Steuersignals
ST2 wird eine Ansteuerschaltung 7 verwendet. Die Ansteuerschaltung 7 generiert
das erste Steuersignal ST1 und das zweite Steuersignal ST2 derart,
dass in dem ersten Betriebsmodus der Treiberschaltung das erste
Steuersignal ST1 und das zweite Steuersignal ST2 so geschaltet sind,
dass entweder der dritte Transistor 5 oder der vierte Transistor 6 durchgeschaltet
sind, wobei je nach zu treibendem Datensignal entweder das erste
Versorgungsspannungspotenzial VDD oder das zweite
Versorgungsspannungspotenzial GND auf die Busleitung BUS gelegt
wird oder in dem zweiten Betriebsmodus der dritte Transistor 5 und
der vierte Transistor 6 durchgeschaltet sind.
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Der
Betriebsmodus, der angibt, ob Daten über die Treiberschaltung gesendet
werden sollen, oder ob die Treiberschaltung passiv geschaltet ist, wird
durch ein Terminierungssteuersignal TERM an einem ersten Eingang
einer Ansteuerschaltung 7 angezeigt. Die Ansteuerschaltung 7 weist
ein NICHT-ODER-Gatter 8,
ein NICHT-UND-Gatter 9 und einen Inverter 10 auf.
An einen Eingang des Inverters 10 ist das Terminierungssteuersignal
TERM angelegt. Die Ansteuerschaltung 7 weist einen zweiten
Eingang auf, an den ein Datensignal DATA, das auf die Busleitung
BUS getrieben werden soll, anliegt. Das Datensignal ist in der Ansteuerschaltung 7 mit
einem ersten Eingang des NICHT-ODER-Gatters 8 und mit einem
ersten Eingang des NICHT-UND-Gatters 9 verbunden. Ein zweiter
Eingang des NICHT-ODER-Gatters 8 ist
mit dem Terminierungssteuersignal TERM und ein zweiter Eingang des
NICHT-UND-Gatters 9 ist mit einem Ausgang des Inverters 10,
an dem das invertierte Terminierungssteuersignal TERM anliegt, verbunden.
An einem Ausgang des NICHT-ODER-Gatters 8 wird das erste
Steuersignal ST1 und an einem Ausgang des NICHT-UND-Gatters 9 wird
das zweite Steuersignal ST2 ausgegeben.
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Liegt
das Terminierungssteuersignal TERM auf einer logischen "0", so entsprechen das erste Steuersignal
ST1 und das zweite Steuersignal ST2 jeweils dem invertierten Datensignal.
Das invertierte Datensignal wird durch die nachfolgende Treiberschaltung
ebenfalls invertiert, so dass das nicht invertierte Datensignal
auf die Busleitung getrieben wird. Liegt an dem Steuereingang des
dritten Transistors 5 eine logische "1" an,
so sperrt dieser. Bei einer logischen "1" an
dem Steuereingang des vierten Transistors 6 wird dieser
auf Durchlass geschaltet. Umgekehrt ist der dritte Transistor 5 auf
Durchlass geschaltet, wenn an seinem Steuereingang eine logische "0" anliegt.
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Bei
einer Reihenschaltung von zwei Transistoren, wie in 3A dargestellt
ist, erhält
man einen relativ hohen Widerstand für den ersten Betriebsmodus,
in dem Daten getrieben werden.
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Um
dies zu vermeiden, wird eine Schaltung gemäß 3B vorgeschlagen.
Dort wird eine Treiberschaltung mit zwei ersten Transistoren 31, 32 und zwei
zweiten Transistoren 41, 42 dargestellt. Selbstverständlich können auch
andere Anzahlen von ersten Transistoren und zweiten Transistoren
gewählt werden.
Bei der Treiberschaltung wird im Gegensatz zum in 3A dargestellten
Ausführungsbeispiel
auf den dritten und vierten Transistor 5, 6 verzichtet
und stattdessen das an den Steuereingängen der ersten 31, 32 und
der zweiten Transistoren 41, 42 anliegende Signal
aus den ersten Auswahlsignalen SELHi0, SELHi1 und zweiten Auswahlsignalen
SELLO0, SELLO1 sowie aus dem ersten Steuersignal ST1 und dem zweiten
Steuersignal ST2 gebildet. Dazu ist jeder Steuereingang der ersten
Transistoren 31, 32 mit einem Ausgang eines NICHT-UND-Gatters 11 verbunden.
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Die
ersten Eingänge
der an die ersten Transistoren 31, 32 angeschlossenen
NICHT-UND-Gatter 11 ist mit dem ersten Steuersignal ST1
verbunden. An jeweils einem zweiten Eingang der NICHT-UND-Gatter 11 liegt
das dem jeweiligen ersten Transistor 31, 32 zugeordnete
erste Auswahlsignal SELHi0, SELHi1 an. Somit wird das erste Steuersignal
ST1 nur dann auf den Steuereingang der ersten Transistoren 31, 32 durchgeschaltet,
wenn der jeweilige erste Transistor 31, 32 durch
das jeweilige Auswahlsignal SELHi0, SELHi1 ausgewählt ist.
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Jeder
der Steuereingänge
der zweiten Transistoren 41, 42 ist mit einem
weiteren UND-Gatter 12 verbunden. Jeweils ein erster Eingang
der weiteren UND-Gatter 12 ist mit dem zweiten Steuersignal
ST2 verbunden und an den zweiten Eingängen der UND-Gatter 12 liegt
das dem jeweiligen zweiten Transistor 41, 42 zugeordnete
zweite Auswahlsignal SELLO0, SELLO1 an. Auf diese Weise wird das zweite
Steuersignal ST2 abhängig
von den zweiten Auswahlsignalen SELLO0, SELLO1 an die Steuereingänge der
zweiten Transistoren 41, 42 angelegt.
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Mit
den dargestellten Schaltungen kann erreicht werden, dass eine verfügbare Treiberschaltung,
die im Empfangsmodus passiv geschaltet ist, zur Terminierung der
Schnittstellen an Busleitungen verwendet werden kann. Dadurch kann
ein zusätzlicher
Platzbedarf zur Realisierung einer Terminierung in der elektronischen
Schaltung vermieden werden. Darüber
hinaus besteht die Möglichkeit,
durch Auswahlsignale den Terminierungswiderstand exakt einzustellen,
insbesondere wenn der Wellenwiderstand einer Signalleitung variabel
ist.
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Die
ersten und zweiten Auswahlsignale SELHi0 bis SELHi3, SELLO0 bis
SELLO3 können
für den
ersten Betriebsmodus des Treibens und den zweiten Betriebsmodus,
in dem die Treiberschaltung passiv geschaltet ist, unterschiedlich
sein, so dass die optimale Treiberleistung und der optimale Terminierungswiderstand
RTT bzw. eine optimale Terminierungsspannung
mit einem möglichst
geringen Einfluss auf das Busleitungspotenzial erreicht werden können.
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Die
in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale
der Erfindung können
sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der
Erfindung in ihren verschiedenen Ausgestaltungen wesentlich sein.
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- 1
- Treiberschaltung
- 2
- Empfangsschaltung
- 3
- erster
Transistor
- 4
- zweiter
Transistor
- 5
- dritter
Transistor
- 6
- vierter
Transistor
- 7
- Ansteuerschaltung
- 8
- NICHT-ODER-Gatter
- 9
- NICHT-UND-Gatter
- 10
- Inverter
- 11
- NICHT-UND-Gatter
- 12
- UND-Gatter
- 13
- Einstellungsschaltung
- 31,
32, 33, 34
- erste
Transistoren
- 41,
42, 43, 44
- zweite
Transistoren
- ST1
- erstes
Steuersignal
- ST2
- zweites
Steuersignal
- VDD
- erstes
Versorgungsspannungspotenzial
- GND
- zweites
Versorgungsspannungspotenzial
- TERM
- Terminierungssteuersignal
- DATA
- Datensignal
- SELHi0
bis SELHi3
- erste
Auswahlsignale
- SELLO0
bis SELLO3
- zweite
Auswahlsignale
