DE10146306A1 - Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung - Google Patents

Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung

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DE10146306A1
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chip
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Bernd Goller
Robert-Christian Hagen
Gerald Ofner
Christian Stuempfl
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Infineon Technologies AG
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Abstract

Die Erfindung betrifft ein elektronisches Bauteil (2) mit einem Halbleiterchip (4), der auf einem Trägersubstrat (6) aufgebracht ist. Das Trägersubstrat weist auf einer ersten Oberfläche (61) Leiterbahnen (64) auf, wobei Kontaktflächen (43) des Halbleiterchips mit jeweils wenigstens einer der Leiterbahnen in elektrischer Verbindung stehen. Dabei steht jede Leiterbahn über annähernd ihre gesamte Längserstreckung zur elektrischen Kontaktierung mit einer Kontaktfläche zur Verfügung.

Description

  • Die Erfindung betrifft ein elektronisches Bauteil mit wenigstens einem Halbleiterchip und ein Verfahren zu seiner Herstellung gemäß den unabhängigen Ansprüchen.
  • Halbleiterbauelemente sind meist mit einer Umverdrahtungsschicht, einem sogenannten Interposer, sowie einem Gehäuse versehen. Die Fläche des Halbleiterbauelements sowie sein Längen-Breiten-Verhältnis sowie die Anzahl seiner elektrischen Anschlusskontakte sind je nach Art der integrierten Schaltung individuell verschieden. Dies führt insbesondere beim Aufbau von sogenannten Area Array Packages zu Schwierigkeiten. Bei diesem Packungstyp wird der Halbleiterchip auf ein Substratmaterial aufgebracht, dessen Funktion gleichzeitig darin besteht, die elektrischen Anschlusskontakte des Halbleiterchips mit einer Peripherie, beispielsweise einer Leiterplatine oder dgl., elektrisch zu verbinden. Das Layout der auf dem Trägersubstrat befindlichen elektrischen Leitungen muss im allgemeinen für jeden Halbleiterchiptyp individuell entworfen werden. Ein Verfahren zur Herstellung eines Leiterplattenlayouts eines elektronischen Halbleiterbauteils ist bspw. in der DE 199 13 367 C1 beschrieben.
  • Das Erfordernis, nahezu für jede Kombination aus Größe, Format und Anschlusszahl eines Halbleiterchips jeweils ein eigenes Substratlayout erstellen zu müssen, erhöht den Entwicklungsaufwand für ein neues Produkt erheblich. In Verbindung mit den sich aus der Produktion und der Verarbeitung jeder neuen Substratvariante ergebenden Einmalkosten entstehen darüber hinaus hohe Herstellungskosten für das Chipgehäuse. Aufgrund der relativ hohen chipspezifischen Entwicklungskosten kommt es zu einem relativ hohen Kostenanteil für die Entwicklung der Peripherie im Vergleich zu den Gesamtkosten. Die Substrate von sogenannten Area Array Packages, wie zum Beispiel BGA (Ball Grid Array), FBGA (Fine Pitch Ball Grid Array) oder LFBGA (Low Profile Fine Pitch Ball Grid Array) müssen für jeden Produktchip entsprechend dessen Größe, Längen-Seitenverhältnis und dessen Anschlusszahl maßgeschneidert entwickelt werden. Diese Vorgehensweise führt bei Halbleiterherstellern mit umfangreichem Produktportfolio jedoch zwangsläufig zu einer großen Vielfalt an zu entwickelnden und herzustellenden unterschiedlichen Substratvarianten.
  • Ein Ziel der Erfindung besteht darin, ein Standardsubstratdesign zur Verfügung zu stellen, welches für unterschiedliche Chipgrößen, -formate und Anschlusszahlen verwendet werden kann.
  • Dieses Ziel der Erfindung wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Dem gemäß weist ein elektronisches Bauteil wenigstens einen Halbleiterchip sowie ein Trägersubstrat zur Aufnahme und zur elektrischen Kontaktierung des wenigstens einen Halbleiterchips auf. Das Trägersubstrat weist auf einer ersten, dem wenigsten einen Halbleiterchip zugewandten Oberfläche eine Anzahl von zumindest abschnittsweise parallel zueinander angeordneten Leiterbahnen auf. Die Kontaktflächen des wenigstens einen Halbleiterchips stehen mit jeweils wenigstens einer der Leiterbahnen in elektrischer Verbindung. Jede Leiterbahn steht über annähernd ihre gesamte Längserstreckung zur elektrischen Kontaktierung mit einer Kontaktfläche des Halbleiterchips zur Verfügung.
  • Der Vorteil dieses erfindungsgemäßen elektronischen Bauteils liegt insbesondere darin, dass aufgrund der Kontaktierungsmöglichkeit des Halbleiterchips auf unterschiedlichen Längspositionen der Leiterbahnen auf einer einheitlichen Substratgröße unterschiedlichste Chipgrößen Platz finden können. Dies ermöglicht die Verwendung von standardisierten Trägersubstraten in nur einer Größe bzw. in nur wenigen unterschiedlichen Größen, auf denen jeweils eine große Vielzahl unterschiedlichster Halbleiterchips montiert werden können. Wichtig dabei sind lediglich die aufeinander abgestimmten Anschlußlayouts der Kontaktflächen und Leiterbahnen.
  • Es müssen dabei nicht unbedingt alle einzelnen vorhandenen Kontaktflächen des Halbleiterchips mit jeweils einer der Leiterbahnen in elektrischer Verbindung stehen, da oftmals unterschiedliche elektrische Module im Halbleiterchip je nach elektrischer Beschaltung unterschiedlich kontaktiert sind.
  • Wahlweise kann auf der ersten Oberfläche des Trägersubstrats ein weiterer Halbleiterchip in Drahtbondtechnik und/oder in Flip-Chip-Technik montiert sein, was dem erfindungsgemäßen elektronischen Bauteil zu einem sehr universellen Einsatz- und Anwendungsgebiet verhilft. D. h. es können Halbleiterchips in ganz herkömmlicher Weise auf punktuellen Kontaktanschlussflächen aufgesetzt (Flip-Chip) oder mit diesen kontaktiert sein (Drahtbondtechnik). Zusätzlich können die erfindungsgemäßen Bereiche mit den abschnittsweise parallelen Leiterbahnen vorgesehen sein, die als längliche Kontaktanschlussflächen fungieren, und auf die Halbleiterchips der verschiedensten Größen aufgesetzt werden können.
  • Gemäß einer erfindungsgemäßen Ausführungsform sind die Leiterbahnen auf der ersten Oberfläche des Trägersubstrats in wenigstens vier Gruppen mit jeweils parallelen Leiterbahnen angeordnet. Die sternförmig nach außen weisenden Leiterbahnen ermöglichen eine Montage eines quadratischen oder rechteckigen Halbleiterchips, dessen Kontaktflächen jeweils abschnittsweise mit den ihnen am nächsten stehenden Leiterbahnen elektrisch verbunden werden können. Je nach Bedarf können auch mehr als vier Gruppen von abschnittsweise parallelen Leiterbahnen vorgesehen sein, bspw. fünf, sechs, acht oder mehr.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass der Halbleiterchip mittig auf dem Trägersubstrat angeordnet ist, wodurch jeweils ein Viertel seiner Kontaktflächen mit jeweils einer der vier Gruppen von Leiterbahnen in elektrischer Verbindung stehen. Bei jeweils zueinander passend abgestimmten Abständen der Kontaktflächen mit den Abständen der Leiterbahnen steht ein sehr universell einsetzbares Trägersubstrat zur Verfügung.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass das Trägersubstrat Außenkontaktflächen aufweist, die jeweils randseitigen Endabschnitten der Leiterbahnen zugeordnet und mit diesen elektrisch verbunden sind. Die Außenkontaktflächen befinden sich vorzugsweise an einer dem wenigstens einen Halbleiterchip abgewandten Unterseite des Trägersubstrats, wodurch eine einfache Montage des elektronischen Bauteils auf einer Leiterplatte oder dergleichen ermöglicht ist. Die Außenkontaktflächen sind mit den Leiterbahnen vorzugsweise mittels Durchgangsverbindungen, sog. Vias, elektrisch leitend verbunden. Eine vorteilhafte Ausgestaltung der Erfindung kann darin bestehen, dass das Trägersubstrat eine dreidimensionale Umverdrahtungsstruktur aus sich stellenweise kreuzenden elektrischen Verbindung zwischen den Leiterbahnen auf der ersten Oberfläche und den Außenkontaktflächen auf der Rückseite umfasst. Mit dieser Ausgestaltung lassen sich sehr kompakte und hoch integrierte elektronische Bauteile realisieren.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind die elektrischen Verbindungen zwischen den Kontaktflächen des wenigstens einen Halbleiterchips und den Kontaktanschlussflächen der Leiterbahnen jeweils als Bondverbindungen ausgebildet, was zu einfach herstellbaren und damit kostengünstigen elektrischen Verbindungen führt.
  • Eine alternative Ausführungsform der Erfindung sieht vor, dass der wenigstens eine Halbleiterchip mittels Flip-Chip- Verbindungen auf dem Trägersubstrat aufgebracht ist. Eine Montage des Halbleiterchips mittels Flip-Chip-Technik führt zu besonders schnell und einfach herstellbaren elektrischen Verbindungen, da dabei die sequenzielle und damit relativ zeitintensive Herstellung von Bondverbindungen entfällt.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass die Leiterbahnen jeweils annähernd bis zur Mitte des Trägersubstrats reichen. Dies ermöglicht auch die Montage von äußerst kleinen Halbleiterchips auf dem Trägersubstrat, so dass annähernd die gesamte Oberfläche des Trägersubstrats zur Aufnahme von Halbleiterchips unterschiedlichster Größen ausgenutzt werden kann. Wahlweise können die Leiterbahnen in der Mitte des Trägersubstrats einen Bereich frei lassen, was insbesondere dann von Vorteil sein kann, wenn bereits feststeht, dass keine derartig kleinen Halbleiterchips montiert werden sollen.
  • Gemäß einer weiteren Ausführungsform der Erfindung schließen die Seitenkanten des wenigstens einen Halbleiterchips mit der Längserstreckungsrichtungen der Leiterbahnen jeweils einen Winkel von 45° bzw. 135° ein, was den Vorteil einer weitgehenden Wahlfreiheit bezüglich der verwendeten Chipformate bietet. Im Sinne der Erfindung sind jedoch auch alle anderen möglichen Werte dieser Winkel.
  • Als Material für das Trägersubstrat kommt beispielsweise organisches Laminat, Keramik, Silizium und/oder ein anderes Metall in Frage. Bei einer Ausführung des Trägersubstrats in Metall sind die Leiterbahnen vorzugsweise in Lead-Frameartiger Ausführung angebracht. Alle diese verwendbaren Materialien lassen sich einfach und kostengünstig verarbeiten.
  • Es kann weiterhin vorgesehen sein, dass die Außenkontaktflächen an der Unterseite des Trägersubstrats jeweils Außenkontakte zur Montage und elektrischen Verbindung des elektronischen Bauteils in sog. Area-Array-Technik aufweisen. Die Außenkontakte sind vorzugsweise als sogenannte Kontakthöcker (balls) ausgeführt, die sich auf einfache Weise mit einer Leiterbahn einer Leiterplatte oder dgl. verbinden lassen. Alternativ kann das elektronische Bauteil in SMD-Technik auf einer Leiterplatte montiert sein.
  • Eine Ausgestaltung der Erfindung sieht vor, dass zumindest die Oberseite des Trägersubstrats sowie der wenigstens eine Halbleiterchip von einem Kunststoffgehäuse umschlossen sind, was das elektronische Bauteil unempfindlich gegen äußere Einflüsse und Einwirkungen von Medien jeglicher Art macht.
  • Ein erfindungsgemäßes Verfahren zur Herstellung eines elektronischen Bauteils mit wenigstens einem Halbleiterchip gemäß einer der zuvor beschriebenen Ausführungsformen weist folgende Verfahrensschritte auf. Es wird ein Trägersubstrat mit Gruppen von jeweils parallelen Leiterbahnen auf der Oberfläche sowie mit Außenkontaktflächen an seiner Unterseite bereitgestellt. Es wird wenigstens ein Halbleiterchip mit nach außen geführten Kontaktflächen zur elektrischen Kontaktierung bereitgestellt. Der wenigstens eine Halbleiterchip wird auf einer Oberseite des Trägersubstrats montiert, wonach elektrische Verbindungen zwischen den Kontaktflächen des Halbleiterchips und den als Kontaktanschlussflächen fungierenden Leiterbahnen hergestellt werden.
  • Dieses Verfahren führt zu sehr universellen elektronischen Bauteilen, die auch bei Verwendung von Halbleiterchips unterschiedlicher Abmessungen und Größen immer die gleichen Trägersubstrate aufweisen können.
  • Eine erfindungsgemäße Ausführungsform des Verfahrens sieht vor, dass in einem abschließenden Verfahrensschritt zumindest die Oberseite des Trägersubstrats sowie der wenigstens eine Halbleiterchip mit einem Kunststoffgehäuse umschlossen werden, was das elektronische Bauteil unempfindlicher gegen äußere Einflüsse macht.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass die elektrischen Verbindungen zwischen Kontaktflächen des Halbleiterchips und Kontaktanschlussflächen des Trägersubstrats mittels Bondverbindungen hergestellt werden, was den Vorteil von besonders kostengünstig herstellbaren elektrischen Verbindungen hat.
  • Gemäß einer alternativen Ausführungsform des Verfahrens werden die elektrischen Verbindungen zwischen Kontaktflächen des Halbleiterchips und Kontaktanschlussflächen des Trägersubstrats in Flip-Chip-Technik hergestellt, was zu einer schnellen und einfachen Montierbarkeit des Halbleiterchips auf dem Trägersubstrat führt.
  • Zusammenfassend ergeben sich die folgenden Aspekte der Erfindung. Das erfindungsgemäße Trägersubstrat ermöglicht die Montage sowie die elektrische Kontaktierung von Halbleiterchips unterschiedlicher Baugrößen, Anschlusszahlen und Längen- Breiten-Verhältnissen auf ein und demselben Trägersubstrat. Der Einsatz eines solcher Art standardisierten Substratlayouts weist vielfältige Vorteile auf, beispielsweise reduzierten Entwicklungs- und Herstellungskosten für das Trägersubstrat infolge höherer Stückzahlen sowie ein reduzierter Produktionsaufwand bei der Einhäusung des Halbleiterchips, da ein für mehrere Produkte verwendbares Standardgehäuse verminderte Werkzeug-, Logistik- und Lagerhaltungskosten ermöglicht. Damit können die gesamten Entwicklungs- und Herstellungskosten für elektronische Bauteile reduziert werden.
  • Die Kontaktierbarkeit unterschiedlicher Chipgeometrien wird durch die Verwendung eines Substratlayouts erreicht, das sich durch eine Anordnung aus fingerförmigen Leiterstreifen mit kontaktierbarer Oberfläche auszeichnet. Der Halbleiterchip kann beispielsweise mittels eines elektrisch nicht leitenden Klebstoffes auf dem Substrat platziert und befestigt werden. Die Kontaktflächen (sog. Pads) des Halbleiterchips werden mittels Bonddrähten (sog. Wire Bonds) mit den entsprechenden Leiterbahnen des Trägersubstrats elektrisch leitend verbunden. Mit dieser erfindungsgemäßen Methode lassen sich unterschiedlichste Chipgrößen, Formate und Anschlusszahlen in ein und dasselbe Standardbauteil montieren.
  • Die Bondbarkeit des Chips auf dem Trägersubstrat kann durch geeignete Designregeln bezüglich der Platzierung der chipseitigen Anschlusskontakte gewährleistet werden. Damit kann auch sichergestellt werden, dass Leiterstreifenabstand und chipseitiger Bondpitch aufeinander abgestimmt sind. Die geometrische Forderung an das Muster der Bondpads ergibt sich daraus, dass jedes einzelne zu verbindende Pad in jeweils bondbarer Position zu einer geeigneten Substratleiterbahn steht. Als Hilfsmittel zur Bondpadplatzierung kann beispielsweise eine auch in der Designersoftware verfügbare Schablone des Substratlayouts herangezogen werden.
  • Im Sinne der Erfindung sind auch Abwandlungen des vorgesehenen Leiterstreifenlayouts, wozu beispielsweise Varianten gehören, in denen die Leiterstreifen im zentralen Bereich ausgespart bleiben. Dies kann insbesondere dann sinnvoll sein, wenn auf die Montierbarkeit besonders kleiner Chipgrößen absichtlich verzichtet werden soll. Weiterhin sind von der Erfindung auch Trägersubstrate erfasst, auf denen mehrere Halbleiterchips gleicher oder unterschiedlicher Baugröße montiert werden können.
  • Für die Herstellung der elektrischen Kontakte zwischen Halbleiterchip und Trägersubstrat gibt es unterschiedliche Möglichkeiten. Neben sogenannten Wirebonding, Tab bonding und anderen Verfahren besteht beispielsweise auch die Möglichkeit, den Chip als Flip-Chip, d. h. mit der aktiven Seite dem Substrat zugewandt, zu kontaktieren. Der Kontakt kann über Ultraschall-, Thermokompressionsbondingmethoden bzw. mittels geeigneten elektrisch leitfähigen Polymeren hergestellt werden. Dies kann auch unter Zuhilfenahme von Goldbumps bzw. sog. stud bumps oder ähnlichem erreicht werden.
  • Soll der Chip über eine Lötverbindung mit dem Substrat kontaktiert werden (Flip Chip Solder Bumps), wird als zusätzlicher Schritt das Aufbringen eines strukturierten Lötstopplacks erforderlich. Dieser weist als einzige chipspezifische Eigenschaft Öffnungen entsprechend dem Padmuster des Chips auf.
  • Als Substratmaterialien eignen sich u. a. organische Laminate, Keramiken, Silizium oder auch Metalle mit Leiterbahnen in Lead-Frameartiger Ausprägung. Die Umsetzung der Erfindung auf eine Halbleitergehäuse beschränkt sich nicht nur auf die sogenannten Area Array Packages, sondern umfasst u. a. auch Lead-Frame-basierende SMD-Gehäuseformen (Surface Mounted Device).
  • Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.
  • Fig. 1 zeigt eine schematische Draufsicht auf ein erfindungsgemäßes elektronisches Bauteil,
  • Fig. 2 zeigt eine schematische Draufsicht auf ein Trägersubstrat zur Verwendung im elektronischen Bauteil,
  • Fig. 3 bis 5 zeigen jeweils schematische Draufsichten auf verschiedene Varianten des erfindungsgemäßen elektronischen Bauteils,
  • Fig. 6 und 7 zeigen jeweils schematische Querschnittdarstellungen auf zwei verschiedene Varianten des erfindungsgemäßen elektronischen Bauteils.
  • Fig. 1 zeigt eine schematische Draufsicht auf ein erfindungsgemäßes elektronisches Bauteil 2, das ein Trägersubstrat 6 sowie einen darauf befindlichen Halbleiterchip 4 umfasst. Auf einer ersten Oberfläche 61 des Trägersubstrats 6 sind eine Vielzahl von Leiterbahnen 64 vorgesehen, die randseitig zu den Substratseitenkanten 66 jeweils in Durchgangsverbindungen 65 münden, die auf eine hier nicht erkennbare Rückseite des Trägersubstrats in Außenkontaktflächen münden.
  • Die Leiterbahnen 64 sind in Leiterbahngruppen 7 eingeteilt, innerhalb derer die Leiterbahnen 64 jeweils parallel zueinander verlaufen. Eine erste Gruppe 71 von Leiterbahnen 64 umfasst eine quadratische Fläche auf der ersten Oberfläche 61 des Trägersubstrats 6 in einem ersten Quadranten. Die Leiterbahnen 64 verlaufen innerhalb dieser ersten Gruppe 71 parallel zu einer Diagonalen von einer linken unteren Ecke des Trägersubstrats 6 zu einer rechten oberen Ecke. Die Leiterbahnen 64 innerhalb einer zweiten Gruppe 72 verlaufen parallel zu einer Diagonalen von einer linken oberen Ecke des Trägersubstrats 6 zu einer rechten unteren Ecke und bedecken ein Viertel der ersten Oberfläche 61 des Trägersubstrats 6 in einem zweiten Quadraten.
  • Die Leiterbahnen 64 einer dritten Gruppe 73 verlaufen parallel zur Diagonalen von der linken unteren Ecke des Trägersubstrats 6 zur rechten oberen Ecke und bedecken ein Viertel seiner ersten Oberfläche 61 innerhalb eines dritten Quadraten. Die Leiterbahnen 64 der vierten Gruppe 74 verlaufen parallel zur Diagonalen von der linken oberen Ecke des Trägersubstrats 6 zur rechten unteren Ecke und bedecken ein Viertel der ersten Oberfläche 61 innerhalb eines vierten Quadranten.
  • Weitgehend mittig auf der ersten Oberfläche 61 des Trägersubstrats 6 ist der Halbleiterchip 4 aufgebracht, wobei seine hier nicht erkennbare passive Rückseite 42 (vgl. Fig. 6, 7) der ersten Oberfläche 61 des Trägersubstrats 6 zugewandt ist. Kontaktflächen 43 in randnahen Bereichen auf der aktiven Chipoberfläche 41 des Halbleiterchips 4 sind über Bonddrähte 8 mit den Leiterbahnen 61 elektrisch leitend verbunden. Die gesamte Länge jeder Leiterbahn 64 steht dabei als Kontaktanschlussfläche 63 zur elektrischen Kontaktierung mit den Kontaktflächen 43 des Halbleiterchips 4 zur Verfügung, je nachdem, welche äußeren Abmessungen der jeweils montierte Halbleiterchip 4 aufweist.
  • Der Halbleiterchip 4 ist zweckmäßigerweise kantenparallel zum Trägersubstrat 6 montiert, so dass im gezeigten Ausführungsbeispiel eine Chipseitenkante 44 parallel zur Substratseitenkante 66 orientiert ist und mit den Längserstreckungsrichtungen der Leiterbahnen 64 jeweils einen Winkel α von ca. 45° bzw. von 135° einschließt.
  • Fig. 2 zeigt in einer weiteren schematischen Draufsicht ein Trägersubstrat 6 ohne darauf montiertem Halbleiterchip 4. Besonders gut erkennbar ist hierbei die in vier Quadranten unterteilte erste Oberfläche 61 des Trägersubstrats 6, wobei in jedem der Quadranten jeweils eine Leiterbahngruppe 7 angeordnet ist. Die Leiterbahnen münden nach außen hin, d. h. in Richtung der Substratseitenkanten 66 in kurzen Abschnitten, die jeweils senkrecht zu der betreffenden Substratseitenkante 66 orientiert ist und die jeweils in einer Durchgangsverbindung 65 münden. Die Leiterbahnen 64 stoßen an ihren inneren Enden nicht aneinander, so dass zwischen den verschiedenen Leiterbahngruppen 7 keinerlei elektrische Verbindung besteht. Je nach typischerweise verwendeter Chipgröße kann es auch genügen, wenn die Leiterbahnen 64 nicht bis ganz zur Mitte der ersten Oberfläche 61 des Trägersubstrats 6 reichen, sondern mittig einen mehr oder weniger großen Bereich ausgespart lassen.
  • Im gezeigten Ausführungsbeispiel schließen die Längserstreckungsrichtungen der Leiterbahnen mit der Substratseitenkante 66 jeweils einen Winkel α von 45° ein.
  • Fig. 3 zeigt eine weitere schematische Draufsicht auf ein elektronisches Bauteil 2, das ein Trägersubstrat 6 in Standardgröße sowie einen relativ großen Halbleiterchip 4 umfasst. Die Fläche des Halbleiterchips 4 bedeckt ungefähr die Hälfte der Fläche des Trägersubstrats 6 und reicht daher relativ nahe an die Substratseitenkanten 66. Bei dieser Ausgestaltung können daher die Leiterbahnen 64 einen relativ großen Bereich in der Mitte der ersten Oberfläche 61 des Trägersubstrats 6 freilassen, da dieser Bereich nicht als Kontaktanschlussflächen 63 benötigt wird.
  • Fig. 4 zeigt eine alternative Ausgestaltung eines elektronischen Bauteils 2 in schematischer Draufsicht, bei der ein relativ kleiner Halbleiterchip 4 auf die erste Oberfläche 61 des Trägersubstrats 6 aufgebracht ist. Die Leiterbahnen 64 müssen in diesem Fall annähernd bis zur Mitte des Trägersubstrats 6 reichen, da ansonsten für den Halbleiterchip 4 zu große Entfernungen zu den Leiterbahnen 64 zu überbrücken wären, was nicht sinnvoll ist.
  • Eine weitere alternative Ausführungsform der Erfindung ist in Fig. 5 in schematischer Draufsicht dargestellt. Das elektronische Bauteil 2 umfasst hier wiederum ein Trägersubstrat 6 in Standardabmessungen, auf dem ein Halbleiterchip 4 mit rechteckiger Grundfläche platziert ist. Auch dessen Kontaktflächen 43 können mit der gezeigten Anordnung der Leiterbahnen 64 problemlos kontaktiert werden.
  • Mit von der Erfindung umfasst sind weiterhin alternative Ausgestaltungen, die zwei oder mehr Halbleiterchips 4 auf einem Trägersubstrat 6 umfassen. Dessen innere Leiterbahngruppen (bspw. acht bei zwei montierten Halbleiterchips) müssen in diesem Fall auf geeignete Weise abknicken und nach außen führen, um nicht miteinander zu kollidieren. Ggf. können derartige Kollisionen bei relativ nah beabstandeten Halbleiterchips 4 auch durch geeignete Gestaltung der dreidimensionalen Umverdrahtungsstruktur im Trägersubstrat 6 vermieden werden. In diesem Fall kann die gesamte Rückseite 62 des Trägersubstrats 6 zur Platzierung von Außenkontaktflächen 67 zur Verfügung stehen.
  • Fig. 6 zeigt in schematischer Querschnittdarstellung das erfindungsgemäße elektronische Bauteil 2 gemäß der Ausführungsform entsprechend Fig. 3, bei der der Halbleiterchip 4 relativ groß aufgeführt ist. Erkennbar sind in dieser Darstellung die Bondverbindungen zwischen Kontaktflächen 43 auf der aktiven Chipoberfläche 41 und den Kontaktanschlussflächen 63 der Leiterbahnen 64 mittels Bonddrähten 8. Erkennbar sind weiterhin Außenkontaktflächen 67 an der Rückseite 62 des Trägersubstrats 6, auf denen jeweils Außenkontakte in Form von Kontakthöckern 10 angeordnet sind. Der Halbleiterchip 4 kann mit seiner passiven Rückseite 42 beispielsweise mittels nicht leitendem Kleber oder dergleichen auf der ersten Oberfläche 61 des Trägersubstrats 6 befestigt sein. Die erste Oberfläche 61 des Trägersubstrats 6, der Halbleiterchip 4 sowie die Bonddrähte 8 sind von einem Kunststoffgehäuse 12 umschlossen, das beispielsweise mittels Transfermolding, Globetop oder dergleichen aufgebracht werden kann.
  • Fig. 7 zeigt in einer weiteren Querschnittdarstellung eine alternative Ausführungsform des elektronischen Bauteils 2 gemäß Fig. 4, bei der auf dem Trägersubstrat 6 ein relativ kleiner Halbleiterchip 4 montiert ist. Die übrigen Komponenten entsprechen denen der Fig. 6.
  • Bei einem erfindungsgemäßen Verfahren zur Herstellung des elektronischen Bauteils 2 wird zunächst ein Trägersubstrat 6 mit Gruppen 7 von jeweils parallelen Leiterbahnen 64 auf der Oberfläche 61 sowie mit Außenkontaktflächen 67 an seiner Unterseite 62 bereitgestellt. Danach wird wenigstens ein Halbleiterchip 4 mit nach außen geführten Kontaktflächen 43 zur elektrischen Kontaktierung bereitgestellt. Danach wird der Halbleiterchip 4 auf der Oberseite 61 des Trägersubstrats 6 montiert und es werden elektrische Verbindungen zwischen den Kontaktflächen 43 des Halbleiterchips 4 und den als Kontaktanschlussflächen 63 fungierenden Leiterbahnen 64 mittels Bonddrähten 8 hergestellt. Anschließend kann die ersten Oberfläche 61 mitsamt dem Halbleiterchip 4 und den Bonddrähten 8von einem Kunststoffgehäuse 12 umschlossen werden, das beispielsweise mittels Spritzgieß- oder Transfermoldingverfahren aufgebracht werden kann.
  • Anstatt der in den Fig. 1 bis 7 dargestellten elektrischen Verbindungen zwischen Kontaktflächen 43 des Halbleiterchips 4 und Kontaktanschlussflächen 63 des Trägersubstrats 6 mittels Bonddrähten 8 kann der Halbleiterchip 4 auch in Flip-Chip- Technik auf dem Trägersubstrat 6 montiert werden. Hierbei befinden sich Kontakthöcker auf den Kontaktflächen 43, so dass der Halbleiterchip 4 mit seiner aktiven Chipoberfläche 41 der ersten Oberfläche 61 des Trägersubstrats 6 zugewandt ist.
  • Im Fall von elektrischen Verbindungen mittels Lotkugeln - das sog. Solder bumping - muss die erste Oberfläche 61 des Trägersubstrats 6 mit einem Lötstopplack bedeckt sein, der lediglich an den Kontaktanschlussflächen, auf denen ein Kontakthöcker des Halbleiterchips 4 platziert wird, freie Stellen aufweist.
  • Bei der Verwendung von anisotropem Leitkleber zur Herstellung von elektrisch leitenden Verbindungen oder bei sog. studbump-Verbindungen ist ein solcher Lötstopplack nicht erforderlich. Der übrige Aufbau des elektronischen Bauteils 2 entspricht dem bereits zuvor beschriebenen.

Claims (18)

1. Elektronisches Bauteil (2) mit wenigstens einem Halbleiterchip (4) und mit einem Trägersubstrat (6) zur Aufnahme und zur elektrischen Kontaktierung des wenigstens einen Halbleiterchips (4), wobei das Trägersubstrat (6) auf einer ersten, dem wenigstens einen Halbleiterchip (4) zugewandten Oberfläche (61) eine Anzahl von zumindest abschnittweise parallel zueinander angeordneten Leiterbahnen (64) aufweist, wobei Kontaktflächen (43) des wenigstens einen Halbleiterchips (4) mit jeweils wenigstens einer der Leiterbahnen (64) in elektrischer Verbindung steht, und wobei jede Leiterbahn (64) über annähernd ihre gesamte Längserstreckung zur elektrischen Kontaktierung mit einer Kontaktfläche (43) zur Verfügung steht.
2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass auf der ersten Oberfläche (61) des Trägersubstrats (6) ein weiterer Halbleiterchip in Drahtbondtechnik und/oder in Flip-Chip-Technik montiert ist.
3. Elektronisches Bauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leiterbahnen (64) auf der ersten Oberfläche (61) des Trägersubstrats (6) in wenigstens vier Gruppen (71, 72, 73, 74) mit jeweils im Wesentlichen parallelen Leiterbahnen (64) angeordnet sind.
4. Elektronisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Halbleiterchip (4) mittig auf dem Trägersubstrat (6) angeordnet ist.
5. Elektronisches Bauteil nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Trägersubstrat (6) Außenkontaktflächen (67) aufweist, die jeweils randseitigen Endabschnitten der Leiterbahnen (64) zugeordnet und mit diesen elektrisch verbunden sind.
6. Elektronisches Bauteil nach Anspruch 5, dadurch gekennzeichnet, dass die Außenkontaktflächen (67) an einer dem wenigstens einen Halbleiterchip (4) abgewandten Rückseite (62) des Trägersubstrats (6) angeordnet sind.
7. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrischen Verbindungen zwischen den Leiterbahnen (64) auf der ersten Oberfläche (61) des Trägersubstrats (6) und den Außenkontaktflächen (67) auf der Rückseite (62) des Trägersubstrats (6) in Form einer dreidimensionalen Umverdrahtungsstruktur ausgebildet sind.
8. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrischen Verbindungen zwischen den Kontaktflächen (43) des wenigstens einen Halbleiterchips (4) und den Kontaktanschlussflächen (63) der Leiterbahnen (64) jeweils als Bondverbindungen ausgebildet sind.
9. Elektronisches Bauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der wenigstens eine Halbleiterchip (4) mittels Flip- Chip-Verbindungen auf dem Trägersubstrat (6) angebracht ist.
10. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterbahnen (64) jeweils annähernd bis zur Mitte des Trägersubstrats (6) reichen.
11. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Seitenkanten des wenigstens einen Halbleiterchips (4) mit der Längserstreckungsrichtung der Leiterbahnen (64) jeweils einen Winkel von 45° bzw. von 135° einschließen.
12. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Trägersubstrat (6) organisches Laminat, Keramik, Silizium und/oder ein anderes Metall aufweist.
13. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest die erste Oberfläche des Trägersubstrats (6) sowie der wenigstens eine Halbleiterchip (4) von einem Kunststoffgehäuse (12) umschlossen sind.
14. Verfahren zur Herstellung eines elektronischen Bauteils (2) mit wenigstens einem Halbleiterchip (4) und mit einem Trägersubstrat (6) zur Aufnahme und zur elektrischen Kontaktierung des wenigstens einen Halbleiterchips (6), wobei das Trägersubstrat (6) auf einer ersten, dem wenigstens einen Halbleiterchip (4) zugewandten Oberfläche (61) eine Anzahl von zumindest abschnittweise parallel zueinander angeordneten Leiterbahnen (64) aufweist, wobei Kontaktflächen (43) des wenigstens einen Halbleiterchips (4) mit jeweils wenigstens einer der Leiterbahnen (64) in elektrischer Verbindung stehen, wobei jede Leiterbahn (64) über annähernd ihre gesamte Längserstreckung zur elektrischen Kontaktierung mit einer Kontaktfläche (43) zur Verfügung steht, und wobei das Verfahren folgende Verfahrensschritte aufweist:
- Bereitstellen eines Trägersubstrats (6) mit Gruppen (71, 72, 73, 74) von jeweils parallelen Leiterbahnen (64) auf der Oberfläche (61) sowie mit Außenkontaktflächen (67) an seiner Rückseite (62),
- Bereitstellen wenigstens eines Halbleiterchips (4) mit nach außen geführten Kontaktflächen (43) zur elektrischen Kontaktierung,
- Montage des wenigstens einen Halbleiterchips (4) auf der Oberseite (61) des Trägersubstrats (6) und Herstellen von elektrischen Verbindungen zwischen den Kontaktflächen (43) des Halbleiterchips (4) und den als Kontaktanschlussflächen (63) fungierenden Leiterbahnen (64).
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass in einem abschließenden Verfahrensschritt zumindest die Oberseite (61) des Trägersubstrats (6) sowie der wenigstens eine Halbleiterchip (4) mit einem Kunststoffgehäuse (12) umschlossen werden.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass die elektrischen Verbindungen zwischen Kontaktflächen (43) des Halbleiterchips (4) und Kontaktanschlussflächen (63) des Trägersubstrats (6) mittels Bondverbindungen hergestellt werden.
17. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass die elektrischen Verbindungen zwischen Kontaktflächen (43) des Halbleiterchips (4) und Kontaktanschlussflächen (63) des Trägersubstrats (6) in Flip-Chip-Technik hergestellt werden.
18. Verfahren nach einem der Ansprüche 14 bis 17 zur Herstellung eines elektronischen Bauteils (2) gemäß wenigstens einem der Ansprüche 1 bis 13.
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