DE10142542A1 - Anordnung eines Halbleiterchips in einem Gehäuse, Chipkarte und Chipmodul - Google Patents

Anordnung eines Halbleiterchips in einem Gehäuse, Chipkarte und Chipmodul

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DE10142542A1
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Bernhard Schulte-Doeinghaus
Kai Geyer
Harald Gundlach
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Infineon Technologies AG
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Abstract

Das Gehäuse besitzt eine rings umgebende Abschirmung nach Art eines Faradayschen Käfigs oder es sind geeignete Dämpfungselemente in den Zuleitungen vorgesehen; es können auch gleichzeitig diese beiden Mittel eingesetzt sein. Auf diese Weise kann insbesondere ein Chipkarten-Modul-Gehäuse mit einer Abschirmung versehen sein. Ein Halbleiterchip (1) ist auf einem Chipträger (2) angebracht und mit einer Vergussmasse (3) umspritzt, auf deren Außenseite eine elektrisch leitfähige Beschichtung (4) aufgebracht und mit einer Metallschicht (7) auf der Innenseite des Chipträgers verbunden ist.

Description

  • Die vorliegende Erfindung betrifft die Anordnung eines Halbleiterchips in einem Gehäuse, mit der eine elektromagnetische Emission oder Immission des Halbleiterchips verhindert wird, sowie eine damit ausgestattete Chipkarte oder ein Chipmodul.
  • In der Zukunft können bei UICC (universal integrated circuit card), insbesondere bei Chipkarten (smart cards) vermehrt elektromagnetische Störungen infolge hoher im Betrieb auftretender Frequenzen, insbesondere digitaler Schaltungen, auftreten. Die im Betrieb der Schaltung vorhandenen elektrischen Ströme und Spannungen sind die Ursache für das Auftreten der Abstrahlung hochfrequenter elektromagnetischer Wellen, die auch durch die vorhandenen elektrischen Leiter geführt sein können. Zunehmend höhere interne Taktraten bei den integrierten Schaltkreisen sind die Ursache für die Erzeugung stärkerer elektromagnetischer Felder. Es ist daher mit vermehrten Störeinflüssen zu rechnen, die sich ausgehend von dem Halbleiterchip auch auf ein Gerät, in dem der Halbleiterchip eingesetzt ist, auswirken (Terminal, Handy und dergleichen).
  • Aufgabe der vorliegenden Erfindung ist es, eine Möglichkeit zur Verminderung der Störeinflüsse durch hochfrequente elektromagnetische Abstrahlung von Halbleiterchips anzugeben.
  • Diese Aufgabe wird mit der Anordnung eines Halbleiterchips in einem Gehäuse mit den Merkmalen des Anspruches 1 bzw. des Anspruches 5 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei dieser Anordnung besitzt das Gehäuse eine rings umgebende Abschirmung nach Art eines Faraday'schen Käfigs; oder es sind geeignete Dämpfungselemente in den Zuleitungen vorgesehen; es können auch gleichzeitig diese beiden Mittel eingesetzt sein. Auf diese Weise kann insbesondere ein Chipkarten-Modul-Gehäuse mit einer Abschirmung versehen sein. Die Anordnung kann auch direkt in einer Smart-Card oder einer UICC eingesetzt sein.
  • Es folgt eine genauere Beschreibung von Beispielen dieser Anordnung an Hand der Fig. 1 bis 3.
  • Die Fig. 1 und 2 zeigen jeweils ein Ausführungsbeispiel einer Anordnung eines Halbleiterchips in einem Gehäuse.
  • Die Fig. 3 zeigt die Ausgestaltung einer als Filter vorgesehenen Leiterbahnspirale.
  • In der Fig. 1 ist ein erstes Ausführungsbeispiel einer Anordnung eines Halbleiterchips 1 in einem Gehäuse im Querschnitt dargestellt. Es ist ein Chipträger 2 vorhanden, auf dem der Chip, in diesem Beispiel mittels einer Anzahl von Flächen aus einem Silberleitkleber 11, angebracht ist. Der Chipträger und der Chip sind mit einer Vergussmasse 3 (Mold, Globetop) verkapselt. Auf der äußeren Oberseite der Vergussmasse 3, d. h. auf der von dem Halbleiterchip 1 abgewandten Außenseite, ist eine elektrisch leitende Beschichtung 4 vorhanden. Der Chipträger 2 ist mit elektrischen Leitern versehen, die in diesem Beispiel Anschlussleiter 5 umfassen, die für einen externen elektrischen Anschluss vorgesehen sind. Diese Leiter befinden sich auf der üblicherweise als Vorderseite des gehäusten Chips bezeichneten, von dem Halbleiterchip abgewandten Oberseite des Chipträgers, die in der in der Fig. 1 dargestellten Orientierung unten ist. Es sind Durchbrüche 9, 10 durch den Chipträger 2 vorhanden, die z. B. zylindrische Löcher sein können. Durch diese Durchbrüche hindurch sind Bonddrähte 8 geführt, die die Anschlussleiter 5 mit Anschlusskontakten 6 des Halbleiterchips 1 elektrisch leitend verbinden.
  • Vorzugsweise befindet sich auf der mit dem Halbleiterchip versehenen Rückseite des Chipträgers 2 eine Metallschicht 7, die elektrisch leitend mit den Leitern auf der Vorderseite verbunden ist. Dafür ist in dem Beispiel der Fig. 1 die mindestens eine Durchkontaktierung 12 auf der Wandung des Durchbruchs 10 vorhanden. Die Beschichtung 4 auf der Oberseite der Vergussmasse 3 ist in diesem Beispiel mit dieser Metallschicht 7 verbunden, so dass hier eine den Halbleiterchip 1 rings umgebende Abschirmung als Faraday-Käfig gebildet ist. Bei bevorzugten Ausgestaltungen ist der Anteil der Metallisierung 7, der mit der elektrisch leitenden Beschichtung 4 verbunden ist, auf Masse gelegt. Die Anschlussleiter 5 auf der Vorderseite der Anordnung sind so strukturiert, dass sie trotz Vorhandenseins der Durchkontaktierung 12 nicht über die Metallschicht 7 miteinander kurzgeschlossen sind. Die Anschlusskontakte 6 des Halbleiterchips 1 besitzen so elektrisch voneinander isolierte separate externe Anschlüsse. Andererseits wird eine weitgehende Abschirmung des Halbleiterchips auch von der Vorderseite des Gehäuses bewirkt. Von dem Halbleiterchip 1 im Betrieb der integrierten Schaltung ausgesandte elektromagnetische Störstrahlung kann so weitgehend abgeschirmt werden.
  • Bei dem Ausführungsbeispiel gemäß Fig. 2 ist der Halbleiterchip 1 mit der mit den Anschlusskontakten 6 versehenen Oberseite nach unten auf dem Chipträger 2 nach Art einer Flip- Chip-Montage angebracht. Die Metallschicht 7 ist zu diesem Zweck geeignet strukturiert, so dass die Anschlusskontakte 6 getrennt voneinander über die jeweils vorhandenen Durchkontaktierungen 13 mit den vorgesehenen Anschlussleitern 5 auf der gegenüberliegenden Seite des Chipträgers 2 elektrisch leitend verbunden sind. Auf der von dem Chipträger 2 abgewandten Seite des Halbleiterchips ist eine elektrisch leitende Beschichtung 4 vorhanden, die vorzugsweise auf der Außenseite einer den Halbleiterchip abdeckenden Isolationsschicht 30 aufgebracht ist. Auch bei diesem Ausführungsbeispiel ist die Beschichtung vorteilhaft mit der Metallschicht 7verbunden, so dass eine auf demselben Potenzial liegende allseitige Abschirmung des Halbleiterchips 1 bewirkt ist.
  • Die elektrisch leitende Beschichtung 4 kann z. B. eine auf die Vergussmasse 3 beziehungsweise, falls vorhanden, die Isolationsschicht 30 aufgebrachte dünne Metallisierung sein. Es kann sich dabei auch um einen elektrisch leitenden Lack handeln, der beispielsweise durch Eintauchen der Anordnung in ein entsprechendes Bad aufgebracht wird. Es wird dabei vermieden, dass die separaten Anschlüsse durch den aufgebrachten Lack kurzgeschlossen werden. Dazu wird darauf geachtet, dass vor dem Auftragen des elektrisch leitenden Lacks alle leitenden Flächen (Chip und Drähte) abgedeckt sind, wie dies bei Globe-Top-Gehäusen oder Mold-Gehäusen ohnedies der Fall ist. Bei Flip-Chip-Gehäusen kann hierzu vor dem Lack eine nichtleitende Beschichtung aufgetragen werden, vorzugsweise in Gestalt einer Isolationsschicht 30. Die Metallschicht 7 kann grundsätzlich weggelassen sein. Insbesondere bei einer Anordnung des Chips in Flip-Chip-Technologie entsprechend der Fig. 2 ist jedoch die Metallschicht 7 besonders geeignet und schirmt die in dem Halbleiterchip integrierte Schaltung besonders gut ab.
  • Auftretende so genannte Kontakt-Emissionen des Chips können durch geeignete Filter in den Zuleitungen abgeschirmt werden. Derartige Kontakt-Emissionen sind hochfrequente elektromagnetische Störungen, die über die Kontakte und Zuleitungen ausgekoppelt werden. Es können hochfrequente Störungen von den Anschlusskontakten 6 des Chips über die externen Anschlussleiter 5 und beim Einsatz des Chips in einer UICC über die externen Anschlussleiter und Kontakte der Karte auch weiter bis in ein Terminal hinein weitergeleitet werden.
  • Die Ausbreitung störender Frequenzen kann behindert werden, indem in die Zuleitungen ein Tiefpass-Filter eingebaut wird. Ein solches Tiefpass-Filter ist zum Beispiel durch eine als Induktivität wirkende Leiterspule oder Leiterspirale gegeben.
  • Eine solche Induktivität kann insbesondere in einer der Metallschichten vorgesehen sein, mit denen die Hauptseiten des Chipträgers 2 beschichtet sind. Bei bevorzugten Ausführungsbeispielen, bei denen die Innenseite des Gehäuses mit der Metallschicht 7 auf der dem Halbleiterchip 1 zugewandten Oberseite des Chipträgers 2 beschichtet ist, kann die Induktivität in dieser Metallschicht 7 ausgebildet sein. Das geschieht z. B. in der in der Fig. 3 im Schema dargestellten Weise.
  • In der Fig. 3 ist eine spiralartig strukturierte Leiterbahn dargestellt, die von einer Anschlussfläche 14 bis zu einer im Inneren vorhandenen weiteren Fläche verläuft, unterhalb der sich z. B. eine hier als verdeckte Kontur gestrichelt eingezeichnete Durchkontaktierung 13 durch den Chipträger 2 hindurch befindet. Auf der Anschlussfläche 14 kann z. B. nach Art einer Flip-Chip-Montage ein Anschlusskontakt 6 des Halbleiterchips 1 aufgebracht werden. Dieser Anschlusskontakt 6 wird daher nicht wie in dem in der Fig. 2 dargestellten Ausführungsbeispiel geradlinig mit der Durchkontaktierung 13 verbunden, sondern über die in der Fig. 3 als Induktivität wirkende strukturierte Leiterbahn. Bei geeigneter Dimensionierung und Strukturierung des Leiters ist so eine Filterwirkung gegen hochfrequente störende Kontakt-Emissionen erreicht.
  • Falls die störenden Frequenzen sehr hoch sind, kann es bereits genügen, die Zuleitungen des Chips in einem geringen Abstand zueinander zu platzieren. Bei den hohen Frequenzen genügt das Übersprechen zwischen diesen Leiterbahnen bereits, um eine ausreichende Filterwirkung der hohen Frequenzen zu bewirken. Im Einzelfall kann es auch genügen, beim Vorsehen einer Spirale oder Spule als Induktivität nur eine geringe Anzahl von Windungen auszubilden, diese Windungen aber in sehr engem Abstand zueinander herzustellen. Bezugszeichenliste 1 Halbleiterchip
    2 Chipträger
    3 Vergussmasse
    4 Beschichtung
    5 Anschlussleiter
    6 Anschlusskontakt
    7 Metallschicht
    8 Bonddraht
    9 Durchbruch
    10 Durchbruch
    11 Silberleitkleber
    12 Durchkontaktierung
    13 Durchkontaktierung
    14 Anschlussfläche
    30 Isolationsschicht

Claims (13)

1. Anordnung eines Halbleiterchips in einem Gehäuse, das einen Chipträger (2) umfasst, wobei
der Halbleiterchip (1) auf dem Chipträger (2) angebracht ist,
dadurch gekennzeichnet, dass
auf einer von dem Chipträger (2) abgewandten Seite des Halbleiterchips (1) eine elektrisch leitende Beschichtung (4) vorhanden ist.
2. Anordnung nach Anspruch 1, bei der
auf der von dem Chipträger (2) abgewandten Seite des Halbleiterchips (1) eine Vergussmasse (3) oder eine Isolationsschicht (30) vorhanden ist und
die elektrisch leitende Beschichtung (4) auf einer von dem Halbleiterchip (1) abgewandten Außenseite der Vergussmasse (3) beziehungsweise der Isolationsschicht (30) aufgebracht ist.
3. Anordnung nach Anspruch 1 oder 2, bei der die Beschichtung (4) ein Lack ist.
4. Anordnung nach einem der Ansprüche 1 bis 3, bei der die Beschichtung (4) mit einem elektrisch leitenden Teil des Chipkörpers (2) verbunden ist.
5. Anordnung nach einem der Ansprüche 1 bis 4, bei der die Beschichtung (4) mit einem als Masseanschluss vorgesehenen Leiter des Gehäuses verbunden ist.
6. Anordnung eines Halbleiterchips in einem Gehäuse, das einen Chipträger (2) mit Anschlussleitern (5) umfasst, die für externen elektrischen Anschluss vorgesehen sind, dadurch gekennzeichnet, dass mindestens eine elektrisch leitende Verbindung eines Anschlusskontaktes (6) des Halbleiterchips (1) mit einem dieser Anschlussleiter (5) des Chipträgers (2) vorhanden ist und diese Verbindung mit einem Tiefpass-Filter versehen ist.
7. Anordnung nach Anspruch 6, bei der das Tiefpass-Filter eine als Induktivität vorgesehene spulenartige Ausbildung der elektrisch leitenden Verbindung ist.
8. Anordnung nach Anspruch 6, bei der das Tiefpass-Filter durch eine Anordnung von Leiterbahnen in einem so geringen Abstand zueinander gebildet ist, dass ein Übersprechen zwischen diesen Leiterbahnen eine Filterwirkung für hohe Frequenzen bewirkt.
9. Anordnung nach einem der Ansprüche 6 bis 8, bei der das Tiefpass-Filter in einer Metallschicht (7) auf einer Oberseite des Chipträgers (2) ausgebildet ist.
10. Anordnung nach Anspruch 9, bei der das Tiefpass-Filter in einer Metallschicht (7) ausgebildet ist, die auf einer Oberseite des Chipträgers aufgebracht ist, auf der der Halbleiterchip angebracht ist.
11. Anordnung nach Anspruch 10, bei der der Halbleiterchip (1) so auf dem Chipträger angebracht ist, dass Anschlusskontakte des Halbleiterchips mit zugehörigen Anschlussflächen (14) der mit dem Tiefpass-Filter versehenen Metallschicht (7) verbunden sind.
12. Chipkarte mit einer Anordnung gemäß einem der Ansprüche 1 bis 11.
13. Chipmodul mit einer Anordnung gemäß einem der Ansprüche 1 bis 11, das für einen Einsatz in einer Smart-Card oder einer UICC vorgesehen ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005001934A2 (de) * 2003-06-30 2005-01-06 Siemens Aktiengesellschaft Hochfrequenz-package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717948A (en) * 1983-03-18 1988-01-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
DE19540647A1 (de) * 1995-04-14 1996-10-24 Mitsubishi Electric Corp Integrierte Halbleiterschaltungseinrichtung
DE19548046A1 (de) * 1995-12-21 1997-06-26 Siemens Matsushita Components Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen
DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
EP1093159A1 (de) * 1999-10-15 2001-04-18 Thomson-Csf Verfahren zum Einkapseln von elektronischen Komponenten

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214691A (ja) * 1990-01-18 1991-09-19 Fujitsu Ltd フレキシブルプリント板の集積回路実装構造
US5557142A (en) * 1991-02-04 1996-09-17 Motorola, Inc. Shielded semiconductor device package
US5311059A (en) * 1992-01-24 1994-05-10 Motorola, Inc. Backplane grounding for flip-chip integrated circuit
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
SE9600085D0 (sv) * 1996-01-08 1996-01-08 Xicon Ab Skärmning av elektroniska komponenter som plastinbakats direkt på kretskort
EP1085572A3 (de) * 1999-09-16 2006-04-19 Texas Instruments Incorporated Mit ener Halbleiterverpackung integrierterTiefpassfilter
EP1098367A2 (de) * 1999-11-05 2001-05-09 Lucent Technologies Inc. Elektronische Verpackung mit integriertem Filter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717948A (en) * 1983-03-18 1988-01-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
DE19540647A1 (de) * 1995-04-14 1996-10-24 Mitsubishi Electric Corp Integrierte Halbleiterschaltungseinrichtung
DE19548046A1 (de) * 1995-12-21 1997-06-26 Siemens Matsushita Components Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen
DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
EP1093159A1 (de) * 1999-10-15 2001-04-18 Thomson-Csf Verfahren zum Einkapseln von elektronischen Komponenten

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005001934A2 (de) * 2003-06-30 2005-01-06 Siemens Aktiengesellschaft Hochfrequenz-package
WO2005001934A3 (de) * 2003-06-30 2005-05-12 Siemens Ag Hochfrequenz-package

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