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HINTERGRUND DER ERFINDUNG
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Die
vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung
zum Testen von Halbleiterbauelementen, die ein Referenztaktsignal
und mit ihm synchronisierte Daten ausgeben.
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Unter
einer großen
Vielzahl von Halbleiterbauelementen gibt es Speicher derjenigen
Art, die zusammen mit einem eingegebenen Taktsignal Daten einlesen,
die an einen Anschluß angelegt
werden, und die ein Referenztaktsignal sowie mit diesem synchronisierte
Daten ausgeben. Beispielsweise nimmt ein DDSRDRAM (Double Data Rate
Sychnronous Dynamic Random Access Memory) Adressendaten auf, die
zusammen mit einem eingegebenen Taktsignal geliefert werden, erzeugt
dann ein Referenztaktsignal, das durch eine DLL (Delayed Locked Loop)
mit dem eingegebenen Taktsignal synchronisiert ist, und gibt von
spezifizierten Adressen ausgelesene Daten in Synchronisation mit
und zusammen mit dem Referenztaktsignal aus, wodurch auf einfache
Weise Daten durch Verwendung der Zeitlage des Referenztaktsignals
an andere Vorrichtungen weitergeleitet werden können.
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13 zeigt,
wie diese Art von Speichervorrichtung ausgelesen wird. In 13A bezeichnen die Bezugszeichen DA, DB,
DC, ... Elemente von Daten, die aus der Speichervorrichtung ausgegeben
werden (über
einen bestimmten Pin ausgegebene Daten). Die Bezugszeichen TD1,
TD2, ... bezeichnen Testzyklen. In 13B bezeichnet
das Bezugszeichen DQS ein Referenztaktsignal, das aus der Speichervorrichtung
ausgegeben wird. Die Datenelemente DA, DB, DC, ... (von denen ein
gegebenes nachstehend durch DQ typisiert wird) werden in Synchronisation
mit dem Referenztaktsignal DQS aus der Speichervorrichtung ausgegeben.
Das Referenztaktsignal DQS wird als Sync-Signal (ein Daten-Strobe-Signal)
zum Weiterleiten der Daten DA, DB, DC, ... an eine andere Vorrichtung
verwendet, wenn die Speichervorrichtung in Betrieb ist.
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Das
Testen dieser Arten von Speichervorrichtung umfaßt die Testgröße des Messens
der Zeitdifferenzen oder -intervalle (Phasendifferenzen) dl1, dl2,
dl3, ... zwischen den vorderen oder hinteren Flanken (den vorderen
Flanken in diesem Beispiel) jeweiliger Referenztaktsignale DQS und
den Punkten der Änderung
von Daten. Je kleiner beispielsweise die Zeitdifferenzen, desto
schneller die Antwort und demzufolge desto höher das Niveau der Leistungscharakteristik.
Somit müssen
die obigen Zeitdifferenzen kleiner als ein vorbestimmter Wert Tdq
sein. Des weiteren müssen
die Zeitintervalle dJ1 und dJ2 zwischen der vorderen Flanke des
Referenztaktsignals DQS und der hinteren Flanke der Daten DQ länger als
zumindest ein vorbestimmter Wert Tdr sein; dies ist ein Erfordernis
für eine
Speichervorrichtung, die hinsichtlich des Haltevermögens von
Daten hochwertig ist. Die Qualität
der im Test befindlichen Speichervorrichtung hängt von diesen Zeitdauern ab.
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Im
Betrieb wird ein externes Taktsignal an die Speichervorrichtung
angelegt, die wiederum das Referenztaktsignal DQS auf der Basis
des Taktsignals erzeugt und die Daten DQ in Synchronisation mit dem
Referenztaktsignal DQS ausgibt. Demzufolge wird auch beim Testen
der Speichervorrichtung durch einen Tester ein Taktsignal von der
Testerseite an die im Test befindliche Speichervorrichtung angelegt,
die das Referenztaktsignal DQS auf der Basis des Taktsignals erzeugt
und die Daten DQ sowie das Referenztaktsignal DQS ausgibt, das zum
Weiterleiten der Daten an eine andere Vorrichtung verwendet wird.
Da der Punkt der Änderung
der Daten DQ bezüglich
der Zeitlage der vorderen oder hinteren Flanke des Referenztaktsignals
DQS definiert ist, mißt und
evaluiert der Test der Speichervorrichtung die Zeitintervalle dl1,
dl2, dl3, ... oder dJ1, dJ2, dJ3, ... zwischen der Zeitlage der
vorderen oder hinteren Flanke des Referenztaktsignals DQS und den
Punkten der Änderung
der Datenelemente DA, DB, DC.
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Wie
oben beschrieben, wird, da das Referenztaktsignal von dem Halbleiterbauelement
in ihm erzeugt wird, die Zeitlage von dessen Erzeugung stark durch
die Temperatur des Bauelements beeinflußt; beispielsweise sind, wie
in 14 dargestellt, Referenztaktsignale DQS1, DQS2,
DQS3, ... aus einzelnen im Test befindlichen Halbleiterbauelementen A,
B, C, ... gegeneinander phasenversetzt. Des weiteren wird im Fall
von Speichervorrichtungen eine derartige Phasendifferenz nicht nur
durch eine Temperaturvariation von Vorrichtung zu Vorrichtung verursacht,
sondern auch durch den Unterschied in der Speicheradresse, auf die
in der jeweiligen Speichervorrichtung zugegriffen wird, und durch
sogenannten Jitter J in der Anstiegs- und Abfallszeitlage der einzelnen
Referenztaktsignale, der durch eine Erhöhung der Vorrichtungstemperatur
aufgrund einer verlängerten
Betriebsperiode hervorgerufen wird, wie durch gestrichelte Linien
angegeben.
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Demzufolge
ist es, um die Zeitintervalle dl1, dl2, dl3, ... oder dJ1, dJ2,
dJ3, ... zwischen der Zeitlage der vorderen oder hinteren Flanke
des Referenztaktsignals DQS und den Punkten der Änderung der Daten DA, DB, DC,
... zu messen, erforderlich, als bekannten Wert die Zeitlage der
vorderen oder hinteren Flanke des Referenztaktsignals DQS zu liefern,
das aus den einzelnen Halbleiterbauelementen ausgegeben wird.
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Die
Zeitlage der Erzeugung des Referenztaktsignals DQS könnte als
bekannter Wert gewonnen werden durch: Anlegen aller Testmuster (über alle
Testzyklen) nacheinander an jedes DUT; Messen der Zeitlage der Erzeugung
des Referenztaktsignals DQS, das zum Zeitpunkt des Auslesens der
einzelnen Testmuster erzeugt wird; Speichern der gemessenen Werte
in einem Speicher oder ähnlichem;
und Ausführen
des tatsächlichen
Tests nach dem Gewinnen von Daten über die Zeitlage der Erzeugung
des Referenztaktsignals DQS über
alle Testzyklen. D. h., die Zeitlage der Erzeugung des Referenztaktsignals DQS
und der Punkt der Änderung
der ausgegebenen Daten werden unter Bezug auf den Betriebstakt gemessen,
der den Testzyklus des Testers bestimmt.
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Beim
tatsächlichen
Test wird die in dem Speicher vorgespeicherte Zeitlage der Erzeugung
des Referenztaktsignals DQS für
jeden Testzyklus aus ihm ausgelesen, und die Zeitdifferenz (die
Phasendifferenz bezüglich
des Testzyklus) von der ausgelesenen Zeitlage der Erzeugung des
Referenztaktsignals DQS bis zur Zeitlage der vorderen oder hinteren Flanke
der einzelnen Datenelemente wird gemessen. Beim Testen der Zeitlage
der vorderen Flanke der Daten DQ wird die Zeitlage als ”gut” oder ”schlecht” in Abhängigkeit
davon beurteilt, ob die Phasendifferenz kleiner als der vorbestimmte
Wert Tdq ist oder nicht. Beim Testen der hinteren Flanke der Daten
DQ ist es nur erforderlich zu ermitteln, ob die Phasendifferenz
zwischen der Zeitlage der Erzeugung des Referenztaktsignals DQS
und der Zeitlage der hinteren Flanke der Daten DQ größer als
der vorbestimmte Wert Tdr ist.
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Im
Fall des Ausführens
des tatsächlichen Tests
nach dem Gewinnen der Zeitlage der Erzeugung des Referenztaktsignals
DQS für
alle Testzyklen gemäß obiger
Beschreibung ist die Zeit für
den Test im wesentlichen zweimal länger als gewöhnlich.
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Des
weiteren garantiert, da die Zeitlage der Erzeugung des Referenztaktsignals
DQS zufälligen Jitter
J gemäß Darstellung
in 14 enthält,
das Vor-Messen der Zeitlage der Erzeugung über alle Testzyklen keine Wiederholbarkeit
und damit Zuverlässigkeit
der gemessenen Werte. Daher weist der solche gemessenen Werte verwendende
Test unweigerlich eine geringe Genauigkeit und demzufolge Zuverlässigkeit
auf.
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Aus
der
DE 101 01 899
A1 , Stand der Technik gemäß § 3, Abs. 2 PatG, sind ein Verfahren
und eine Vorrichtung zum Testen eines Halbleiterbauelements bekannt,
das ein Datensignal und ein mit ihm synchronisiertes Referenztaktsignal
ausgibt. Daten, die aus einem im Test befindlichen Halbleiterbauelement
ausgegeben werden, und das Referenztaktsignal werden dabei von denselben
Mehrphasen-Strobe-Impulsen abgetastet. Die Phasen der Strobe-Impulse
bei denen eine Änderung
der Daten und des Referenztaktsignals auftritt, werden aus den abgetasteten
Signalen gewonnen. Dann wird die Phasendifferenz zwischen ihnen
gemessen, und es erfolgt eine Prüfung,
ob die Phasendifferenz in einen vorbestimmten Bereich fällt.
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Aus
der
US 6,016,565 ist
eine Vorrichtung zum Testen eines Halbleiterbauelements bekannt, bei
der das aus dem Halbleiterbauelement ausgelesene Datensignal innerhalb
eines Testzyklus jeweils mit mehreren gegeneinander phasenversetzten
Strobeimpulsen abgetastet wird und die abgetasteten Logikwerte mit
einem Erwartungswert verglichen werden. Aus dem Halbleiterbauelement
ausgegebene Referenztaktsignale sind bei diesem Stand der Technik
nicht erwähnt.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Aufgabe
der vorliegenden Erfindung ist es, ein Verfahren und eine zu seiner
Durchführung
geeignete Vorrichtung zum Testen eines Halbleiterbauelements zu
schaffen, das ein Datensignal und ein mit ihm synchronisiertes Referenztaktsignal
ausgibt, die ein Testen in Echtzeit erlauben und somit eine Reduzierung
der Testzeit ermöglichen
und ermitteln, ob die Phase des Datensignals relativ zu der des
Referenztaktsignals innerhalb eines vorbestimmten Bereichs liegt.
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Diese
Aufgabe wird erfindungsgemäß mit einem
Verfahren gemäß Patentanspruch
1 und einem Halbleiterbauelement-Tester gemäß Patentanspruch 4 gelöst. Vorteilhafte
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
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Das
Verfahren und der Tester ermitteln, ob eine Kombination der Ergebnisse
des Vergleichs mit Erwartungswerten des Datensignals einerseits
und des Referenztaktsignals andererseits eine vorbestimmte Logikbedingung
erfüllt,
wodurch festgestellt wird, ob die Zeitlage (Phase) der Erzeugung
der Daten um mehr als einen vorbestimmten Wert hinter der Zeitlage
(Phase) des Referenztaktsignals hinterherhinkt. Alternativ wird
ermittelt, ob die Dauer von einer Referenzflanke des Referenztaktsignals
bis zur hinteren Flanke der Daten länger als eine vorbestimmte Zeitspanne
ist.
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Somit
schafft die vorliegende Erfindung ein Verfahren und eine Vorrichtung
zum Testen von Halbleiterbauelementen, die es ermöglichen,
daß Halbleiterbauelemente
der vorgenannten Art in kurzer Zeit und mit hoher Zuverlässigkeit
durch einen relativ einfachen Aufbau getestet werden können.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist
ein Blockschaltbild zur Erläuterung einer
Ausführungsform
des Halbleiterbauelement-Testers
gemäß der vorliegenden
Erfindung;
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2 ist
ein Blockschaltbild zur Erläuterung eines
Pegelkomparators und eines Zeitlagekomparators zur Verwendung bei
der vorliegenden Erfindung;
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3 ist
ein Zeitlagediagramm zur Erläuterung
des Betriebs des in 2 dargestellten Zeitlagekomparators;
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4 ist
ein Zeitlagediagramm zur Erläuterung
der Beziehung zwischen dem Referenztaktsignal aus dem im Test befindlichen
Halbleiterbauelement und Daten;
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5A ist
ein Zeitlagediagramm zur Erläuterung,
wie die Zeitlage der vorderen Flanke von Daten mit Ta = Tdq zu testen
ist;
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5B ist
eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das
Testschema von 5A in zeitlicher Abfolge zeigt;
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6A ist
ein Zeitlagediagramm zur Erläuterung,
wie die Zeitlage der vorderen Flanke von Daten mit Ta < Tdq zu testen ist;
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6B ist
eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das
Testschema von 6A in zeitlicher Abfolge zeigt;
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7A ist
ein Zeitlagediagramm zur Erläuterung,
wie die Zeitlage der vorderen Flanke von Daten mit Ta > Tdq zu testen ist;
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7B ist
eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das
Testschema von 7A in zeitlicher Abfolge zeigt;
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8A ist
ein Zeitlagediagramm zur Erläuterung,
wie die Zeitlage der hinteren Flanke von Daten mit Tb = Tdq zu testen
ist;
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8B ist
eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das
Testschema von 8A in zeitlicher Abfolge zeigt;
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9A ist
ein Zeitlagediagramm zur Erläuterung,
wie die Zeitlage der hinteren Flanke von Daten mit Tb > Tdq zu testen ist;
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9B ist
eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das
Testschema von 9A in zeitlicher Abfolge zeigt;
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10A ist ein Zeitlagediagramm zur Erläuterung,
wie die Zeitlage der hinteren Flanke von Daten mit Tb < Tdq zu testen ist;
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10B ist eine Tabelle, die die Ergebnisse eines
Logikvergleichs durch das Testschema von 10A in
zeitlicher Abfolge zeigt;
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11A ist eine Wahrheitstabelle zur Erläuterung
des Betriebs eines Logikbedingungsermittlers auf der Basis der Ergebnisse
des Vergleichs mit der vorderen Flanke von Daten;
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11B ist eine Wahrheitstabelle zur Erläuterung
des Betriebs eines Logikbedingungsermittlers auf der Basis der Ergebnisse
des Vergleichs mit der hinteren Flanke von Daten;
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12 ist
ein Blockschaltbild zur Erläuterung
eines Beispiels einer konkreten Konfiguration des Logikbedingungsermittlers,
der den Hauptteil der vorliegenden Erfindung bildet;
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13 ist
ein Zeitlagediagramm zur Erläuterung
des durch die vorliegende Erfindung zu lösenden Problems; und
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14 ist
ein Zeitlagediagramm zur Erläuterung
von Jitter bei Ausgabedaten des im Test befindlichen Halbleiterbauelements.
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AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
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1 stellt
in Blockform eine Ausführungsform
des erfindungsgemäßen Halbleiterbauelement-Testers zum Testen
eines Halbleiterbauelements dar, das das Referenztaktsignal DQS
erzeugt.
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In 1 bezeichnet
das Bezugszeichen DUT ein im Test befindliches Halbleiterbauelement. Eine
Testerhaupteinheit 14 liefert an das DUT ein Taktsignal
CLK und Daten (Daten, Adressen), die mit ihm synchronisiert sind.
Das DUT weist einen Ausgangsanschluß TD auf, aus dem die Daten
DQ ausgegeben werden, und einen Ausgangsanschluß TQS, aus dem das Referenztaktsignal
DQS ausgegeben wird. An den Taktausgangsanschluß TQS ist eine Reihenschaltung
aus einem Pegelkomparator 10A, einem ersten Zeitlagekomparator 11A und
einem ersten Logikkomparator 12A angeschlossen.
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In ähnlicher
Weise ist an den Datenausgangsanschluß TD eine Reihenschaltung aus
einem Pegelkomparator 10B, einem Zeitlagekomparator 11B und
einem zweiten Logikkomparator 12B angeschlossen. Das DUT
ist mit nur einem Datenausgangsanschluß TD gezeigt, in der Praxis
weist es jedoch etwa 16 Ausgabeanschlüsse TD auf. Daher sind jeweils
ein Pegelkomparator, ein Zeitlagekomparator und ein Logikkomparator
in Reihe an jeden der Datenausgangsanschlüsse TD angeschlossen. Die Reihenschaltung
kann gleich sein wie die bei dem herkömmlichen Halbleiterbauelement-Tester verwendete.
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Das
Charakteristikum des Aufbaus der vorliegenden Erfindung liegt im
Vorsehen einer Analyseeinrichtung bzw. eines Logikbedingungsermittlers 13, der
ermittelt, ob eine Logikkombination der Ergebnisse PA1 und PA2 des
Vergleichs des Referenztaktsignals DQS und den einzelnen Datenelementen
DQ mit entsprechenden Erwartungswerten, die von dem ersten und dem
zweiten Logikkomparator 12A bzw. 12B geliefert
werden, eine vorbestimmte Logikbedingung erfüllen.
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Zuerst
wird unter Bezug auf 2 eine Beschreibung der Funktionsweise
des ersten und des zweiten Zeitlagekomparators 11A bzw. 11B angegeben.
Da der Pegelkomparator 10B, der zweite Zeitlagekomparator 11B und
der zweite Logikkomparator 12B den gleichen Aufbau aufweisen,
wie der Pegelkomparator 10A, der erste Zeitlagekomparator 11A bzw.
der erste Logikkomparator 12A, sind sie in 2 nicht
gezeigt.
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Der
Pegelkomparator 10A umfaßt ein Paar Spannungskomparatoren
CP1 und CP2. Ein nicht-invertierender
Eingangsanschluß des
Spannungskomparators CP1 und ein invertierender Eingangssanschluß des Spannungskomparators
CP2 sind verbunden, und das Referenztaktsignal DQS aus dem DUT wird
an den Anschlußpunkt
geliefert. Eine H-Logikreferenzspannung VOH wird an einen invertierenden
Eingangsanschluß des
Spannungskomparators CP1 angelegt, und eine L-Logikreferenzspannung VOL wird an einen
nicht-invertierenden Eingangsanschluß des Spannungskomparators
CP2 angelegt. Von dem Paar Spannungskomparatoren CP1 und CP2 wird
ermittelt, ob der Logikwert des Referenztaktsignals DQS (vgl. 8) aus dem DUT normale Spannungsbedingungen
erfüllt.
Der Spannungskomparator CP1 ermittelt, ob die H-Logik-Spannung des Referenztaktsignals
DQS oberhalb des Referenzspannungswerts VOH liegt. Der Spannungskomparator
CP2 ermittelt, ob die L-Logik-Spannung des Referenztaktsignals DQS
unterhalb des Referenzspannungswerts VOL liegt.
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Die
Ermittlungsergebnisse der Spannungskomparatoren CP1 und CP2 werden
an den Zeitlagekomparator 11A geliefert, aus dem die Zustände der Ausgangssignale
aus den Spannungskomparatoren CP1 und CP2 mit der Zeitlage des Anlegens
eines Strobe-Impulses STB1 aus der Testerhaupteinheit 14 (vgl. 1)
ausgelesen werden. Daher werden dann, wenn das Referenztaktsignal
DQS höher
als die Referenzspannung VOH ist, Ausgangssignale ”1” und ”0” aus den
Spannungskomparatoren CP1 bzw. CP2 aus dem Zeitlagekomparator 11A geliefert. Wenn
das Referenztaktsignal DQS niedriger als die Referenzspannung VOL
ist, dann werden Ausgangssignale ”0” und ”1” aus den Spannungskomparatoren CP1
bzw. CP2 aus dem Zeitlagekomparator 11A geliefert. Wenn
das Referenztaktsignal DQS zwischen den Referenzspannungen VOH und
VOL liegt, werden ”0” und ”0” ausgegeben.
Die zwei Ausgangssignale aus dem Zeitlagekomparator 11A,
der die Logikausgangssignale aus den Spannungskomparatoren CP1 und
CP2 eingelesen hat, werden nachstehend durch ”10”, ”01” oder ”00” repräsentiert.
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Der
Logikkomparator 12A führt
einen Vergleich zwischen dem vom Zeitlagekomparator 11A zum
Zeitpunkt des Strobe-Impulses STB1 ausgelesenen Ergebnis und einem
für jeden
Testzyklus vorbestimmten Erwartungswert EXV1 (logisch H = ”10” im Beispiel
von 1) aus und trifft eine Gut/Schlecht-Entscheidung,
was ein Gut/Schlecht-Ausgangssignal PA1 liefert.
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Wenn
der Erwartungswert EXV1 logisch H = ”10” ist, liefert der Logikkomparator 12A das
Gut- oder Schlecht-Ergebnis abhängig
davon, ob die Logikwerte aus den Spannungskomparatoren CP1 und CP2 ”10” oder aber ”00” oder ”01” sind.
Wenn der Erwartungswert EXV1 logisch L = ”01” ist, liefert der Logikkomparator 12A das
Gut- oder Schlecht-Ergebnis abhängig
davon, ob die Logikwerte aus den Spannungskomparatoren CP1 und CP2 ”01” oder aber ”00” oder ”10” sind.
Der Logikkomparator 12A gibt beispielsweise PA1 = ”0”, was das
Gut-Ergebnis bezeichnet, und PA1 = ”1”, was das Schlecht-Ergebnis bezeichnet,
aus. Der Aufbau und die Funktionsweisen des zweiten Pegelkomparators 10B,
des zweiten Zeitlagekomparators 11B und des zweiten Logikkomparators 12B für die Datenelemente
DQ sind gleich wie der oben beschriebene Aufbau und die Funktionsweisen
des ersten Pegelkomparators 10A, des ersten Zeitlagekomparators 11A bzw.
des ersten Logikkomparators 12A. Für die Ausgangsdatenelemente
DQ aus dem DUT liefert der Logikkomparator 12B Gut/Schlecht-Ergebnisse
PA2 auf der Basis eines Erwartungswerts EXV2.
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Anhand
von 3 wird nachstehend die Vorgehensweise der Erfassung
der Anstiegszeitlage des Referenztaktsignals DQS beschrieben. In
dem Testzyklus, in dem die Anstiegszeitlage des Referenztaktsignals
DQS erfaßt
werden soll, wird der gleiche Test unter Verzögerung des Strobe-Impulses STB1 in Schritten
von τT (vgl. 3)
wiederholt.
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D.
h., die Wiederholung des gleichen Tests unter Verzögerung des
Strobe-Impulses STB1 in Schritten von τT bedeutet, daß für jeden
Test der Strobe-Impuls STB1 in Schritten von τT verzögert und an den ersten Zeitlagekomparator 11A angelegt wird,
um die Zustände
der Ausgangssignale aus den Spannungskomparatoren CP1 und CP2 auszulesen. Bei
jedem Anlegen der Ausgangssignale aus dem ersten Zeitlagekomparator 11A an
den ersten Logikkomparator 12A vergleicht letzterer sie
mit dem Erwartungswert EXV1 und liefert die Gut/Schlecht-Ergebnisse
PA1.
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In
diesem Fall wird durch eine Änderung
des Ausgangssignals PA1 des ersten Logikkomparators 12A von ”schlecht” (”1”) auf ”gut” (”0”) erfaßt, welcher der
Strobe-Impulse STB1n (3B)
zum Zeitpunkt der Umkehrung des Ausgangssignals aus dem ersten Pegelkomparator 10A von
logisch L auf logisch H an den ersten Zeitlagekomparator 11A angelegt
war, und die Anstiegszeitlage Tn des Referenztaktsignals DQS
wird dementsprechend ermittelt.
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Im
Fall der Erfassung der Abfallszeitlage des Referenztaktsignals DQS
wird der Erwartungswert EXV1 auf logisch L = ”01” eingestellt, und wie im Fall der
Erfassung der Anstiegszeitlage wird die Abfallszeitlage auf der
Basis des Strobe-Impulses festgestellt, der angelegt war, als das
Ausgangssignal aus dem ersten Logikkomparator 12A von ”schlecht” auf ”gut” wechselte.
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Der
zweite Pegelkomparator 10B, der zweite Zeitlagekomparator 11B und
der zweite Logikkomparator 12B führen auch die gleichen Funktionen
aus wie der erste Pegelkomparator 10A, der erste Zeitlagekomparator 11A bzw.
der erste Logikkomparator 12A und stellen die Anstiegs-
und Abfallszeitlage der Datenelemente DQ in gleicher Weise wie im
Fall der Erfassung der Anstiegs- und Abfallszeitlage des Referenztaktsignals
DQS fest.
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Aus
dem Obigen sind die Funktionsweisen der Pegelkomparatoren 10A, 10B,
der Zeitlagekomparatoren 11A, 11B und der Logikkomparatoren 12A, 12B ersichtlich,
die gleich wie die Funktionswesen beim Stand der Technik sind.
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Als
nächstes
wird eine Beschreibung der Funktionsweise der Zeitlagekomparatoren 11A und 11B unter
Bezug auf die vorliegende Erfindung angegeben. Der erste Zeitlagekomparator 11A für den Vergleich
der Zeitlage der Erzeugung des Referenztaktsignals DQS wird mit
dem Strobe-Impuls STB1 beliefert, und der zweite Zeitlagekomparator 11B für den Vergleich
der Zeitlage der Erzeugung der Datenelemente DQ wird mit dem Strobe-Impuls
STB2 beliefert. Diese Strobe-Impulse
STB1 und STB2 sind um Tdq phasenversetzt. Die Phasendifferenz Tdq
ist eine vorbestimmte Verzögerungszeit,
die dazu verwendet wird festzulegen, daß der Datenanschluß, aus dem
die Datenelemente DQ geliefert werden, schlecht (fehlerhaft) ist,
wenn die Datenelemente DQ um mehr als die Phasendifferenz Tdq hinter
der vorderen Flanke (in diesem Beispiel) des Referenztaktsignals
DQS herhinken.
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Die
Strobe-Impulse STB1 und STB2 werden beispielsweise dazu verwendet,
die Anstiegszeitlage des Referenztaktsignals DQS und den Punkt der Änderung
der Datenelemente DQ zu erfassen, während der Bereich des zuvor
unter Bezug auf 14 beschriebenen Jitters des
Referenztaktsignals DQS in kleinen Schritten verschoben wird. Dieser
Vorgang wird nachstehend als Suchoperation bezeichnet.
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Unter
Bezug auf 4 wird der Bereich der Suchoperation
beschrieben. Der Jitter J des Referenztaktsignals DQS tritt zentriert
um die Zeitlage der vorderen Flanke des Taktsignals CLK auf, das
den Betrieb des DUT bestimmt. Wenn das DUT nicht-fehlerhaft ist,
variiert auch der Punkt der Änderung
der Datenelemente DQ innerhalb des Bereichs des Jitters J, der im
Referenztaktsignal DQS auftritt. Demzufolge wird, wenn der Bereich
des Auftretens des Jitters J auf ±Td bezüglich der vorderen Flanke des Taktsignals
CLK gemäß Darstellung
in 4B eingestellt wird, die Suche
unter Verschiebung der Phase des Strobe-Impulses STB1 in kleinen
Schritten (beispielsweise in Schritten von τT, die in 3 dargestellt
sind) von –Td
bis +Td und Verschiebung der Phase des Strobe-Impulses STB2 von –Td + Tdq
bis +Td + Tdq ausgeführt.
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Während der
Suchoperation wird die Zeitlage der Erzeugung des Referenztaktsignals
DQS durch den Strobe-Impuls STB1 erfaßt, und die Zeitlage der Erzeugung
der Datenelemente DQ wird mit dem Strobe-Impuls STB2 verglichen.
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Auf
der Basis davon, welche der Differenzen, der Phasendifferenz Ta
zwischen dem Referenztaktsignal DQS und den Datenelementen DS und
der Phasendifferenz zwischen den Strobe-Impulsen STB1 und STB2, größer als
die jeweils andere ist, gibt der Logikbedingungsermittler 13 das
Ergebnis seiner Ermittlung aus.
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Nachstehend
wird eine Beschreibung des Falles angegeben, in dem der Erwartungswert
logisch H ist, wenn das Referenztaktsignal DQS ”H” und das effektive Datenelement
der Datenelemente DQ ebenfalls ”H” ist.
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Der
erste und der zweite Logikkomparator 12A bzw. 12B geben
beide logisch ”0” (gut)
oder ”1” (schlecht)
abhängig
davon aus, ob logisch ”1” oder ”0” des Referenztaktsignals
DQS zum Zeitpunkt des Anlegens der Strobe-Impulse STB1 bzw. STB2
während
der Periode von logisch ”1” oder ”0” des Referenztaktsignals
DQS bzw. der Datenelemente DQ aufgenommen ist.
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5A zeigt
ein Zeitlagediagramm in dem Fall, in dem die Phasendifferenz Ta
zwischen dem Anstieg des Referenztaktsignals DQS und dem Punkt der Änderung
der Daten DQ gleich der Phasendifferenz Tdq zwischen den Strobe-Impulsen STB1
und STB2 ist. In diesem Fall geben, wenn die Strobe-Impulse STB1
und STB2 während
der Periode von logisch ”0” vor dem
Zeitpunkt des Anstiegs des Referenztaktsignals DQS und dem Punkt
der Änderung
der Daten DQ (beispielsweise dem Punkt der Änderung, wo sie auf logisch ”1” hochgehen)
angelegt werden, sowohl der erste als auch der zweite Logikkomparator 12A und 12B logisch ”1” (schlecht) aus,
wie in T1, T2 und T3 der Vergleichszeitlagespalte in 5 angegeben. Wenn die Suchoperation durch
die Strobe-Impulse STB1 und STB2 weitergeht und der Strobe-Impuls
STB1 die vordere Flanke des Referenztaktsignals DQS erreicht, kommt
auch der Strobe-Impuls STB2 am Punkt der Änderung des Datenelements DQ
an, da gilt Ta = Tdq. Als Folge geben sowohl der erste als auch
der zweite Logikkomparator 12A und 12B logisch ”0” (gut)
aus, wie in T4, T5 und T6 in 5B angegeben.
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Als
nächstes
wird eine Beschreibung des Falls angegeben, für den gilt Ta < Tdq (d. h., die
erforderlichen Spezifikationen sind erfüllt). In diesem Fall kommt
der Strobe-Impuls STB2 bei der Suchoperation früher an dem Punkt der Änderung
der Daten DQ an als der Strobe-Impuls STB1, wie in 6A gezeigt.
Als Folge gibt der zweite Logikkomparator 12B logisch ”0” (gut)
bereits zum Zeitpunkt T2 aus, wie in 6B gezeigt,
aber der erste Logikkomparator 12A gibt immer noch logisch ”1” (schlecht)
aus. Zu dem Zeitpunkt, zu dem die Suchoperation durch die Strobe-Impulse STB1 und
STB2 den Logikvergleichszeitpunkt T4 erreicht, erreicht der Strobe-Impuls
STB1 den Zeitpunkt der vorderen Flanke des Referenztaktsignals DQS.
Als Folge gibt der erste Logikkomparator 12A zum Zeitpunkt
T4 logisch ”0” (gut)
aus.
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Im
Fall von Ta > Tdq
(die erforderlichen Spezifikationen sind nicht erfüllt) erreicht
der Strobe-Impuls
STB1 den Zeitpunkt der vorderen Flanke des Referenztaktsignals DQS
früher
als der Strobe-Impuls STB2, wie in 7A dargestellt.
Als Folge hiervon gibt, wie in 7B gezeigt,
der erste Logikkomparator 12A zum Zeitpunkt T3 logisch ”0” (gut)
aus, aber der zweite Logikkomparator 12B gibt weiterhin logisch ”1” (schlecht)
aus. Wenn die Suchoperation durch die Strobe-Impulse STB1 und STB2 den Vergleichszeitpunkt
T5 erreicht, kommt der Strobe-Impuls STB2 am Punkt der Änderung
der Daten DQ an, und das Logikvergleichsausgangssignal aus dem zweiten
Logikkomparator 12B kehrt sich zu logisch ”0” um, wie
in 7B dargestellt.
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Wie
aus dem Obigen ersichtlich ist, ist es durch Erfassen des Zustands,
in dem die Ausgangssignale PA1 und PA2 aus dem ersten bzw. dem zweiten
Logikkomparator 12A bzw. 12B ”0” bzw. ”1” sind, wie durch den Vergleichszeitpunkt
T3 und T4 in 7B angegeben, möglich zu
erfassen, daß die Phasendifferenz
Ta zwischen dem Referenztaktsignal DQS und den Daten DQ den vorbestimmten
Wert Tdq übersteigt.
Demzufolge ist es durch Einstellen einer Wahrheitstabelle des Logikbedingungsermittlers 13 derart,
daß er
ein Schlecht-Ausgangssignal ”1” liefert,
wenn die Ausgangssignale PA1 und PA2 ”0” bzw. ”1” sind, und ein Gut-Ausgangssignal ”0” zu allen
anderen Zeitpunkten, möglich,
logisch ”1” (schlecht)
im Fall von Ta > Tdq
zu liefern.
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Die
obige Beschreibung wurde für
den Fall der Ermittlung angegeben, ob sich die Zeitlage der vorderen
Flanke der Daten DQ im Bereich der vorbestimmten Zeit Tdq nach der
Anstiegszeitlage des Referenztaktsignals DQS befindet, aber der
Einsatz kann es manchmal erfordern, eine Überprüfung auszuführen, um festzustellen, ob
die hintere Flanke der Daten DQ zu einem vorbestimmten Zeitpunkt
nach der Anstiegszeitlage des Referenztaktsignals DQS auftritt.
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Die 8 bis 10 zeigen,
wie eine Überprüfung ausgeführt werden
kann, um zu sehen, ob die hintere Flanke der Daten DQ zu einem vorbestimmten
Zeitpunkt Tdr nach der Anstiegszeitlage des Referenztaktsignals
DQS auftritt. Das Bezugszeichen Tb bezeichnet das Zeitintervall
zwischen der vorderen Flanke des Referenztaktsignals DQS und der
hinteren Flanke der Daten DQ, und Tdr bezeichnet die Phasendifferenz
zwischen den Strobe-Impulsen STB1 und STB2. Auch in diesem Fall
werden die Strobe-Impulse STB1 und STB2 dazu verwendet, die Suchoperation über den
Zeitbereich von T1 bis T6 auszuführen,
der dem Bereich des Jitters entspricht, der im Referenztaktsignal
DQS und den Daten DQ verursacht wird.
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8A zeigt
den Fall für
Tb = Tdr. In diesem Fall gibt, während
der zweite Logikkomparator 12B zum Vergleichszeitpunkt
T1, T2 und T3 in den 8A und 8B logisch ”0” (gut)
ausgibt, der erste Logikkomparator 12A logisch ”1” (schlecht)
aus. Bei Erfassung der Zeitlage der vorderen Flanke des Referenztaktsignals
DQS durch den Strobe-Impuls STB1 gibt der erste Logikkomparator 12A logisch ”0” (gut)
aus. Zu diesem Zeitpunkt fällt
der Strobe-Impuls STB2 mit der hinteren Flanke der Daten DQ zusammen,
und der zweite Logikkomparator 12B gibt zum Vergleichszeitpunkt
T4 den Schlecht-Logikwert ”1” aus.
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Die 9A und 9B zeigen
den Fall für Tb > Tdr (die erforderlichen
Spezifikationen sind erfüllt).
In diesem Fall geben sowohl der erste als auch der zweite Logikkomparator 12A und 12B zum
Vergleichszeitpunkt T3 und T4 in den 9A und 9B den
Gut-Logikwert ”0” aus, und
danach beginnt der zweite Logikkomparator 12B zum Zeitpunkt T5,
wenn der Strobe-Impuls STB2 die hintere Flanke der Daten DQ erfaßt, den
Schlecht-Logikwert ”1” auszugeben.
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Die 10A und 10B zeigen
den Fall für
Tb < Tdr (die erforderlichen
Spezifikationen sind nicht erfüllt).
In diesem Fall tritt ein Zustand auf, in dem der erste und der zweite
Logikkomparator 12A bzw. 12B gleichzeitig den
Schlecht-Logikwert ”1” ausgeben,
wie durch den Vergleichszeitpunkt T2 und T3 in 10B angegeben.
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Demzufolge
wird im Fall der Ausführung
einer Überprüfung, um
zu sehen, ob die Daten DQ über mehr
als eine vorbestimmte Zeitspanne nach dem Zeitpunkt der vorderen
Flanke des Referenztaktsignals DQS gültig bleiben, empfohlen, die
Wahrheitstabelle des Logikbedingungsermittlers 13 so einzustellen,
daß er
den Schlecht-Logikwert ”1” ausgibt,
wenn die Ausgangssignale PA1 und PA2 aus dem ersten und dem zweiten
Logikkomparator 12A bzw. 12B beide logisch ”1” sind,
und den Gut-Logikwert ”0” zu allen
anderen Zeiten ausgibt, wie in 11B dargestellt.
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12 stellt
in Blockform ein konkretes Beispiel des Logikbedingungsermittlers 13 dar,
der gemäß Darstellung
vier Register RG1, RG2, RG3 und RG4 sowie einen Multiplexer MUX
umfaßt,
der Zwei-Bit-Auswahlsignale
PA1 und PA2 verwendet, um in den vier Registern RG1 bis RG4 eingestellte Daten
auszuwählen
und auszulesen.
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Dem
Benutzer ist es gestattet, beliebig Gut- und Schlecht-Logikwerte
in den Registern RG1 bis RG4 nach Maßgabe der Testinhalte einzustellen.
Im Fall des Ausführens
eines Tests auf die vordere Flanke der Daten DQ beispielsweise werden
0, 0, 1, 0 in den Registern RG1 bis RG4 nach Maßgabe der in der Wahrheitstabelle
von 11A gegebenen Ermittlungsergebnisse
eingestellt, und die Ausgangssignale aus dem ersten und dem zweiten
Logikkomparator 12A und 12B werden als die Auswahlsignale PA1
und PA2 geliefert. Demzufolge wählt,
wenn eine Kombination der Ausgangssignale PA1 und PA2 aus dem ersten
bzw. dem zweiten Logikkomparator 12A bzw. 12B ”0”–”0” ist, der
Multiplexer MUX den im Register RG1 eingestellten Gut-Logikwert ”0” aus und gibt
ihn aus. Wenn die Kombination der Ausgangssignale PA1 und PA2 ”1”–”0” ist, wählt der
Multiplexer MUX den im Register RG2 eingestellten Gut-Logikwert ”0” aus und
gibt ihn aus. Wenn die Kombination der Ausgangssignale PA1 und PA2 ”0”–”1” ist, wählt der
Multiplexer MUX den im Register RG3 eingestellten Schlecht-Logikwert ”1” aus und
gibt ihn aus. Wenn die Kombination der Ausgangssignale PA1 und PA2 ”1”–”1” ist, wählt der
Multiplexer MUX den im Register RG4 eingestellten Gut-Logikwert ”0” aus und
gibt ihn aus. Diese Ermittlungsergebnisse werden beispielsweise
an die Testerhaupteinheit 14 (1) geliefert.
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Im
Fall der Ausführung
eines Tests auf die hintere Flanke der Daten DQ werden 0, 0, 0,
1 in den Registern RG1 bis RG4 nach Maßgabe der in der Wahrheitstabelle
von 11B gegebenen Ermittlungsergebnisse
eingestellt.
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Bei
dem wie oben beschrieben aufgebauten Logikbedingungsermittler 13 kann
der Benutzer seinen gewünschten
Test frei ausführen.
Des weiteren kann der Logikbedingungsermittler 13 nicht
nur für die
Zeitlage der vorderen und der hinteren Flanke der Daten DQ, sondern
auch für
andere Testgrößen verwendet
werden.
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Die
Konfiguration des Logikbedingungsermittlers 13 ist nicht
auf die Konfiguration von 12 beschränkt, sondern
es ist auch möglich,
eine Konfiguration zu verwenden, bei der ein wiederbeschreibbarer
Speicher verwendet wird, in den die Wahrheitstabellen von 11A und 11B geschrieben sind,
und die Auswahlsignale PA1 und PA2 als Adressen verwendet werden,
um aus ihm die Ermittlungsergebnisse auszulesen.
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Wie
oben beschrieben, wenn der Logikbedingungsermittler 13 den
Schlecht-Logikwert ”1” sogar
nur einmal in der Suchoperation durch die Strobe-Impulse STB1 und
STB2 ausgibt, kann der entsprechende Ausgangs-Pin als fehlerhaft
ermittelt werden. D. h., eine kleine Phasendifferenz Tdq ermöglicht die
Auswahl eines qualitativ hochwertigen Halbleiters; und eine große Phasendifferenz
Tdq liefert eine erhöhte
Erfolgsrate beim Auswählen nicht-fehlerhafter
Bauelemente und ermöglicht
die Auswahl von Halbleiterbauelementen mit einem hohen Datenhaltevermögen.
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Während vorstehend
beschrieben wurde, daß die
Zeitlage des Punkts der Änderung
der Daten unter Bezug auf die vordere Flanke des Referenztaktsignals
gemessen werden soll, ist ersichtlich, daß sie auch unter Bezug auf
die hintere Flanke des Referenztaktsignals gemessen werden kann.
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WIRKUNG DER ERFINDUNG
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Wie
oben beschrieben, ermöglicht
die vorliegende Erfindung die Reduzierung der Zeit zum Testen von
Halbleiterbauelementen, da die Erfindung das Testverfahren einsetzt,
das selbst dann, wenn die Phase des Referenztaktsignals DQS, die
als Referenz zum Messen der Zeitlage der Erzeugung der einzelnen
Datenelemente verwendet wird, variiert, einen Echtzeitvergleich
zwischen der Phase des Referenztaktsignals DQS und der Phase der
einzelnen Datenelemente für
jeden Testzyklus ausführt,
um zu erfassen, daß die
Phasendifferenz Ta größer als
der eingestellte Wert Tdq ist, und dies als schlecht ermittelt,
und das Testverfahren, das erfaßt,
daß die
Phasendifferenz Tb kleiner als der eingestellte Wert Tdr ist, und
dies als schlecht ermittelt. Außerdem
wird, da die Phasendifferenz zwischen dem Referenztaktsignal DQS
und den Daten DQ tatsächlich
unter Verwendung der Phase des beim Punkt der Ausführung jedes
Testzyklus erzeugten Referenztaktsignals DQS gemessen wird, der
Test unter Berücksichtigung
von Phasenvariationen des Referenztaktsignals DQS aufgrund einer
Temperaturänderung
oder ähnlichem ausgeführt – dies gewährleistet
eine hohe Zuverlässigkeit
der Testschlußfolgerungen.
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Es
ist ersichtlich, daß viele
Modifikationen und Variationen vorgenommen werden können, ohne den
Bereich der neuen Konzepte der vorliegenden Erfindung zu verlassen.