DE10111440C2 - Adressengenerator zur Erzeugung von Adressen zum Testen einer Schaltung - Google Patents

Description

Die Erfindung betrifft einen Adressengenerator zur Erzeugung von Adressen zum Testen einer adressierbaren Schaltung, und insbesondere zum Testen eines adressierbaren Speicherbau­ steins.

Die US 6 038 692 beschreibt ein Speichersystem zur Fehlerkor­ rektur mit einem Adressengenerator. Der Adressengenerator um­ fasst einen Basisadresszähler und mehrere Offset- Adressgeneratoren, wobei der Basisadresszähler mit einem Ein­ gang einer Additionsschaltung verbunden ist. Der Adressenge­ nerator enthält ferner eine Multiplexerschaltung, die in Ab­ hängigkeit von einem Auswahlsteuersignal einen Offset- Adressengenerator an einen weiteren Eingang der Additions­ schaltung durchschaltet. Die Additionsschaltung addiert die an dem ersten Eingang anliegende Adresse mit dem an dem zwei­ ten Eingang anliegenden Relativadressenwert.

Die DE 44 46 988 A1 beschreibt einen Testmustergenerator. Der Testmustergenerator dient zur Erzeugung von Adressen zum Tes­ ten einer adressierbaren Schaltung. Bei dem Testmustergenera­ tor werden mehrere Arithmetikeinheiten zur Erzeugung der Ad­ ressen eingesetzt. Der Testmustergenerator kann mit einer mi­ nimalen Anzahl von Steuerleitungen durch ein Testgerät be­ trieben werden.

Schaltungen werden nach dem Herstellungsvorgang im Allgemei­ nen einem Testvorgang unterzogen, um zu prüfen ob sie funkti­ onsfähig sind. Insbesondere integrierte Halbleiterschaltungen bestehen aus einer Vielzahl von Bauelementen, um deren Funk­ tionsfähigkeit in aufwendigen Testverfahren zu prüfen.

Fig. 1 zeigt eine Testanordnung nach dem Stand der Technik. Ein Testgerät ist über einen Datenbus mit der Busbreite D und einen Adressbus mit der Busbreite A an eine zu testende Schaltung DUT (DUT: Device under test) angeschlossen und ü­ berprüft dessen Funktionsfähigkeit. Bei der zu testenden Schaltung handelt es sich bspw. um einen Speicher mit einer Vielzahl von matrixförmig angeordneten Speicherzellen, die über den Adressbus adressierbar sind. Das Testgerät generiert in einem Adressengenerator die Adressen der zu testenden Speicherzellen. In einem Testmustergenerator werden Testda­ tenmuster generiert und über den Datenbus an die zu testenden Speicherzellen angelegt. Anschliessend werden die Daten aus den Speicherzellen wieder über den Datenbus ausgelesen und in einer Test-Auswertungsschaltung innerhalb des Testgeräts mit den erwarteten Daten verglichen. Bei der zu testenden Schal­ tung kann es sich um eine beliebige digitale Schaltung han­ deln, bspw. um einen Speicher, eine logische Schaltung oder eine Schaltung, die sowohl Logikelemente als auch Speicher­ zellen enthält. Stimmen die von der Testdatenauswertungs­ schaltung erfaßten Daten mit den erwarteten Datenwerten über­ ein, erkennt das Testgerät, dass die zu testende Schaltung DUT funktionsfähig ist.

Fig. 2 zeigt schematisch den Aufbau eines Speichers mit M × N- Speicherzellen SZ, die matrixförmig angeordnet sind und über Zeilenadressen X und Spaltenadressen Y adressierbar sind. Bei integrierten Speichern, bspw. DRAM-Speichern handelt es sich um komplexe Schaltungsanordnungen, bei denen Speicherzellen, die im logischen Adressraum nebeneinander liegen, in der rea­ len schaltungstechnischen Anordnung von einander entfernt liegen, bspw. in einer anderen Schicht des Halbleiterspei­ chers. Umgekehrt grenzen oft Speicherzellen aneinander, deren logische Adressen eine grosse Differenz aufweisen. Um Wech­ selwirkungen zwischen verschiedenen Speicherzellen zu testen, führt das Testprogramm definierte Sprünge von einer Speicher­ zelle SZ_A zu einer anderen Speicherzelle SZ_B durch. Die Funk­ tionalität der einzelnen Speicherzellen SZ wird durch Einschreiben von Daten und anschließendes Auslesen von Daten ge­ prüft. Zum Testen von Interaktionen zwischen den Speicherzel­ len SZ werden vorbestimmte Adressenmuster an den Speicher an­ gelegt.

Der Nachteil der in Fig. 1 dargestellten herkömmlichen Test­ anordnung besteht darin, dass die Adressbusbreite A relativ gross ist, d. h. dass viele Adressbusleitungen von dem Test­ gerät zu der zu testenden Schaltung DUT geführt werden müs­ sen. Ist die zu testende Schaltung DUT bspw. ein M × N-Speicher beträgt die Anzahl A der Adressleitungen:

A = ldM + ldN

wobei M die Anzahl der Spaltenadressleitungen und N die An­ zahl der Zeilenadressleitungen des zu testenden Speichers DUT ist.

Synchrone DRAM-Speicher arbeiten bereits bei Betriebsfrequen­ zen von einigen 100 MHz und müssen durch das Testgerät mit einer entsprechenden Taktfrequenz getestet werden. Die in Fig. 1 dargestellte Testanordnung nach dem Stand der Technik weist den Nachteil auf, dass die Anzahl der Adressleitungen bzw. die Adressbusbreite A relativ hoch ist und die Länge der von dem Testgerät zu der zu testenden Schaltungsanordnung DUT führenden Testleitungen groß ist. Um ein Testen einer hochfrequent betriebenen Schaltungsanordnung, wie bspw. eines DRAM-Speichers zu ermöglichen, müssen daher bei der in Fig. 1 dargestellten Testanordnung hochkomplexe Testgeräte einge­ setzt werden, deren Testfrequenz der Betriebsfrequenz der zu testenden Schaltungsanordnung entspricht und die eine Adress­ busbreite A aufweisen, die identisch mit der Adressbusbreite der zu testenden Schaltung (DUT) ist.

Es ist daher die Aufgabe der vorliegenden Erfindung einen Ad­ ressengenerator zur Erzeugung von Adressen zum Testen einer adressierbaren Schaltung zu schaffen, der mit einer minimalen Anzahl von Steuerleitungen durch ein Testgerät betrieben wer­ den kann.

Diese Aufgabe wird erfindungsgemäß durch einen Adressengene­ rator mit den im Patentanspruch 1 angegebenen Merkmalen ge­ löst.

Die Erfindung schafft einen Adressengenerator zur Erzeugung von Adressen zum Testen einer adressierbaren Schaltung mit: mindestens einem Basisadressregister zum Zwischenspeichern einer Basisadresse, der jeweils einer zugehörigen Offsetre­ gistergruppe zugeordnet ist, die mehrere Offsetregister zum Zwischenspeichern von Relativadresswerten aufweist, einer ersten Multiplexerschaltung, die in Abhängigkeit von einem Basisregister-Auswahlsteuersignal eine in dem Basisad­ ressregister zwischengespeicherte Adresse an einen ersten Eingang einer Additionsschaltung und an einen Adressbus, der mit der zu testenden Schaltung verbunden ist, durchschaltet, einer zweiten Multiplexerschaltung, die in Abhängigkeit von dem Basisregister-Auswahlsteuersignal, die zu dem durchge­ schalteten Basisadressregister zugehörige Offsetregistergrup­ pe an eine dritte Multiplexerschaltung durchschaltet, die in Abhängigkeit von einem Offsetregister-Auswahlsteuersignal ein Offsetregister der durchgeschalteten Offsetregistergruppe an einen zweiten Eingang der Additionsschaltung durchschaltet, wobei die Additionsschaltung, die an dem ersten Eingang an­ liegende Basisadresse mit dem an dem zweiten Eingang anlie­ genden Relativadresswert zu einer Adresse addiert, die in das Basisadressregister eingeschrieben wird.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Adressengenerators sind die Basisadressregister und die zuge­ hörigen Offsetregister über Initialisierungsleitungen durch ein externes Testgerät initialisierbar.

Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Adressengenerators ist das an den Adressbus durchgeschaltete Adressensignal durch eine steuerbare Inver­ tierschaltung invertierbar.

Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Adressengenerators ist die Anzahl der Offsetre­ gister einer Offsetregistergruppe gleich der Anzahl der zum Testen der Schaltung notwendigen Adress-Sprungvarianten.

Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Adressengenerators ist die zu testende Schaltung ein synchroner Speicher, der mit einer hohen Betriebstaktfre­ quenz betrieben wird.

Der Speicher weist vorzugsweise eine Vielzahl von Speicher­ zellen auf, die über einen mehrdimensionalen Adressraum ad­ ressierbar sind.

Dabei entspricht die Anzahl des Basisadressregister vorzugs­ weise der Dimension des Adressraumes des zu testenden Spei­ chers.

Bei einer besonders bevorzugten Ausführungsform des erfin­ dungsgemäßen Adressengenerators werden die Basisadressenre­ gister-Auswahlsteuersignale und die Offsetregister- Auswahlsteuersignale über einen Adress-Steuersignalbus von einem externen Testgerät an den Adressengenerator angelegt, wobei die Busbreite des Adress-Steuersignalbusses zwischen dem Testgerät und dem Adressengenerator kleiner ist als die Busbreite des Adressbusses zwischen dem Adressengenerator und der zu testenden Schaltung.

Die Länge der Adressbusleitungen zwischen dem Adressengenera­ tor und der zu testenden Schaltung ist vorzugsweise viel geringer als die Länge der Adress-Steuerleitungen zwischen dem Testgerät und dem Adressengenerator.

Bei einer besonders bevorzugten Ausführungsform ist der Ad­ ressengenerator in der zu testenden Schaltung integriert.

Im weiteren werden bevorzugte Ausführungsformen des erfin­ dungsgemäßen Adressengenerators unter Bezugnahme auf die bei­ gefügten Figuren zur Erläuterung erfindungswesentlicher Merk­ male beschrieben.

Es zeigen:

Fig. 1 eine Testanordnung nach dem Stand der Technik;

Fig. 2 einen zu testenden Speicher mit mehreren Speicherzel­ len;

Fig. 3 eine Testanordnung, bei der der erfindungsgemäße Ad­ ressengenerator eingesetzt wird;

Fig. 4 eine besonders bevorzugte Ausführungsform des erfin­ dungsgemäßen Adressengenerators.

Fig. 3 stellt eine Testanordnung dar, bei der der erfin­ dungsgemäße Adressengenerator 1 eingesetzt wird. Der Adres­ sengenerator 1 dient zur Erzeugung von Adressen zum Testen einer adressierbaren zu testenden Schaltung 2. Der Adressen­ generator 1 und die zu testende Schaltung 2 sind über einen Adressbus 3 miteinander verbunden. Der Adressengenerator 1 legt über den Adressbus 3 sukzessive Adressen von zu testen­ den Speicherzellen bzw. adressierbaren Bauelementen innerhalb der Schaltung 2 an. Bei der in Fig. 3 dargestellten Testan­ ordnung befindet sich der Adressengenerator 1 in einer Test­ schaltung 4, die bspw. als anwenderspezifische integrierte Schaltung (ASIC) ausgebildet ist. Die Testschaltung 4 enthält neben dem Adressengenerator 1 eine Schaltung 5 zur Erzeugung von Testdatenmustern und zu deren Auswertung. Die Schaltung 5 ist über einen Datenbus 6 mit der Datenbusbreite D ebenfalls an die zu testende Schaltung 2 angeschlossen. Der Datenmus­ tergenerator 5 erzeugt Testdatenmuster, die über den Datenbus 6 in die adressierten Speicherzellen eingeschrieben und anschliessend wieder über den Datenbus 6 ausgelesen werden. Die ausgelesenen Daten werden mit den erwarteten Daten durch Testdaten der Auswertungsschaltung 5 verglichen. Die Testda­ tenmustergenerator- und Auswerteschaltung 5 werden über einen Datensteuerleitungsbus 7 mit der Busbreite Z_D von einem ex­ ternen herkömmlichen Testgerät 8 angesteuert. Das Testgerät 8 steuert über einen Adress-Steuerleitungsbus 9 den erfindungs­ gemäßen Adressgenerator 1 innerhalb der Testschaltung 4 an. Darüber hinaus ist das Testgerät 8 über Initialisierungslei­ tungen 10 und über eine Invertierungssteuerleitung 11 mit dem Adressengenerator 1 verbunden.

Die Testschaltung 4 ist bei einer ersten Ausführungsform in einer anwenderspezifischen integrierten Schaltung ASIC als eigenständige Halbleiterschaltung zwischen dem eigentlichen Testgerät 8 und der zu testenden Schaltungsanordnung 2 vorge­ sehen. Bei einer alternativen Ausführungsform ist die Testan­ ordnung 4 in die zu testende Schaltungsanordnung 2 integ­ riert. Bei beiden Ausführungsformen ist die Länge der Adress­ busleitungen des Adressbusses 3 zwischen dem Adressengenera­ tor 1 und der zu testenden Schaltungsanordnung 2 wesentlich geringer als die Länge der Adress-Steuerleitungen zwischen dem Testgerät 8 und dem Adressengenerator 1. Hierdurch sind die auf dem Adressbus 3 anliegenden Adress-Testsignale we­ sentlich robuster gegenüber hochfrequenten Störsignalen, die bspw. von anderen Adressleitungen stammen. Die Adress- Testsignale werden ferner in weitaus geringeren Ausmaß durch die Adressleitungen verschliffen, so dass die Signalflanken der Adress-Signale, die an der zu testenden Schaltung 2 an­ kommen, relativ steil sind, wodurch Fehler beim Testen der Schaltungsanordnung 2 vermieden werden.

Fig. 4 zeigt eine besonders bevorzugte Ausführungsform des erfindungsgemäßen Adressengenerators 1. Der Adressengenerator 1 enthält mehrere Basisadressregister 12a, 12b, . . .. Die Ba­ sisadressregister 12 dienen zum Zwischenspeichern einer Ba­ sisadresse, die über die Initialisierungsleitungen 10 durch das externe Testgerät 8 initialisierbar ist. Jedem der Basis­ adressregister 12 ist eine Offsetregistergruppe 13 zugeord­ net. Mit der in Fig. 4 dargestellten Ausführungsform ist dem Basisadressregister 12a für die X-Adresse bzw. Zeilenadresse des zu testenden Speichers 2 die Offsetregistergruppe 13a zu­ geordnet, die mehrere Offsetregister 13a-1, 13a-2, 13a-3, 13a-4 zum Zwischenspeichern von Relativadresswerten aufweist. Dem zweiten Basisadressregister 12b zum Zwischenspeichern der Y-Adresse bzw. Spaltenadresse des Speichers 2 ist eine zweite Offsetregistergruppe 13b zugeordnet, die aus mehreren Offset­ registern 13b-1, 13b-2, 13b-3, 13b-4 besteht. Die Relativad­ resswerte der verschiedenen Offsetregister einer Offsetregis­ tergruppe 13a, 13b sind ebenfalls über Initialisierungslei­ tungen 10 durch das Testgerät 8 einstellbar bzw. programmier­ bar.

Die Anzahl der Offsetregister innerhalb einer Offsetregister­ gruppe 13a, 13b beträgt bei dem in Fig. 4 dargestellten Aus­ führungsbeispiel vier und entspricht der Anzahl der notwendi­ gen Sprungvarianten zum Testen der Schaltungsanordnung 2. Verschiedenste Testsprungvarianten können über die Initiali­ sierungsleitungen 10 durch das Testgerät 8 in den erfindungs­ gemäßen Adressengenerator 1 einprogrammiert werden. Soll bspw. bei einer Test-Sprungvariante die gleiche Speicherzelle nochmals getestet werden, betragen die Relativadresswerte, die in die entsprechenden Offsetregister 13a-i, 13b-i der Offsetregistergruppen 13a, 13b eingeschrieben werden jeweils null. Soll in einer weiteren Test-Sprungvariante die Spei­ cherzelle der nächsten Spalte innerhalb des Speichers 2 ge­ testet werden, beträgt der Relativadressenwert in dem Offset­ register 13a-i null und in dem Offsetregister 13b-i eins. Soll bei einer weiteren Test-Sprungvariante bspw. die Spei­ cherzelle der übernächsten Spalte und der nächsten Zeile ge­ testet werden, beträgt der Relativadressenwert des Offsetre­ gisters 13a-i eins und der Relativadressenwert des Offsetre­ gisters 13b-i zwei.

Bei dem in Fig. 4 dargestellten Ausführungsbeispiel können vier verschiedene Test-Sprungvarianten programmiert werden. Bei weiteren nicht dargestellten Ausführungsformen des erfin­ dungsgemäßen Adressengenerators 1 sind entsprechend mehr Off­ setregister zur Erhöhung der möglichen Testsprungvarianten vorgesehen.

Die Offsetregister der Offsetregistergruppen 13a, 13b sind über Leitungen 14a, 14b mit Eingängen 15a, 15b von Multiple­ xern 16 innerhalb einer ersten steuerbaren Multiplexerschal­ tung 17 verbunden. Die Multiplexer 16-1 bis 16-4 innerhalb der ersten Multiplexerschaltung 17 weisen jeweils Steuerein­ gänge 18 auf, die über Leitungen 19 mit einem Steuereingang 20 der ersten Multiplexerschaltung 17 verbunden sind. Die Multiplexer 16-1 bis 16-4 innerhalb der ersten Multiplexer­ schaltung 17 besitzen ferner Ausgänge 21, die über Leitungen 22 mit Eingängen 23 von Multiplexer 24 innerhalb einer Mul­ tiplexerschaltung 25 verbunden sind. Die Multiplexer 24-1 bis 24-2 innerhalb der Multiplexerschaltung 25 weisen Steuerein­ gänge 26 auf, die über Steuerleitungen 27 mit einem Steuer­ eingang 28 der Multiplexerschaltung 25 verbunden sind. Die Multiplexer 24-1, 24-2 weisen ferner Ausgänge 29 auf, die ü­ ber Leitungen 30 an Eingänge 31 eines weiteren kaskadenförmig nachgeschalteten Multiplexers 32 innerhalb der Multiplexer­ schaltung 25 angeschlossen sind. Der nachgeschaltete Multi­ plexer 32 weist einen Steuereingang 33 auf, der über eine Steuerleitung 34 mit einem weiteren Steuereingang 28-2 der Multiplexer 25 verbunden ist. Der Multiplexer 32 besitzt ei­ nen Ausgang 35, der über eine Leitung 36 an einen Ausgang 37 der Multiplexerschaltung 25 angeschlossen ist.

Neben der Multiplexerschaltung 17 und der Multiplexerschal­ tung 25 enthält der erfindungsgemäße Adressengenerator 1, wie er in Fig. 4 dargestellt ist, eine weitere Multiplexerschal­ tung 38, die in Abhängigkeit von dem an der Steuerleitung 9 anliegenden Basisregister-Auswahlsteuersignal eine in den Ba­ sisadressregistern 12-1, 12-2 zwischengespeicherte Adresse von einem ersten Eingang einer Additionsschaltung an einen Adressbus der zu testenden Schaltung 2 durchschaltet. Hierzu weist die Multiplexerschaltung 38 einen Steuereingang 39 auf, der an die Steuerleitung 9 angeschlossen ist. Die Mul­ tiplexerschaltung 38 weist einen ersten Eingang 40 auf, der über eine Leitung 41 mit dem ersten Basisadressregister 12a zum Zwischenspeichern der Zeilenadresse X verbunden ist und einen zweiten Eingang 42, der über eine Leitung 43 mit dem zweiten Basisadressregister 12b zum Zwischenspeichern der Spaltenadresse Y verbunden ist. Die Steuereingänge 39 der Multiplexerschaltung 38 und der Steuereingang 20 der Mul­ tiplexerschaltung 17 empfangen über die Steuerleitung 9 das gleiche Basisregister-Auswahlsteuersignal. Der Steuereingang 20 der Multiplexerschaltung 17 ist hierzu zu einer Steuerlei­ tung 44 ebenfalls an die Steuerleitung 9 angeschlossen. Wird ein Basisadressregister 12-1 in Abhängigkeit von dem an der Steuerleitung 9 anlegenden Basisregister-Auswahlsteuersignal durch die erste Multiplexerschaltung 38 an dessen Ausgang 45 durchgeschaltet, werden gleichzeitig alle Offsetregister der zu dem durchgeschalteten Basisregister 12 zugehörigen Offset­ registergruppe 13 durch die Multiplexerschaltung 17 an die Multiplexerschaltung 25 durchgeschaltet.

Die Steuereingänge 28-1, 28-2 der Multiplexerschaltung 25 sind über Leitungen 46 mit einem Steueranschluss 47 des Ad­ ressengenerators 1 verbunden. Der Steuereingang 20 der Mul­ tiplexerschaltung 17 ist über eine Leitung 44 und der Steuer­ eingang 39 der Multiplexerschaltung 38 ist über eine Leitung 48 mit einem weiteren Steueranschluss 49 des erfindungsgemä­ ßen Adressengenerators 1 verbunden. Die Steuereingänge 47, 49 werden über Adress-Steuerleitungen des Adress-Steuerleitungs­ busses 9 durch das externe Testgerät 8 angesteuert. Das Test­ gerät 8 ist ferner über Initialisierungsleitungen 10 an einen Initialisierungsanschluss 50 des Adressengenerators 1 ange­ schlossen. Der Initialisierungsanschluss 50 ist über interne Initialisierungsleitungen 51 mit den Basisadressregistern 12a, 12b sowie über internen Initialisierungsleitungen 52 mit den Offsetregistern 13 verbunden.

Der Ausgang 55 der Multiplexerschaltung 38 ist bei der in Fig. 4 dargestellten Ausführungsform über Leitungen 53 mit ei­ ner Invertierschaltung 54 verbunden. Die Invertierschaltung 54 ist bspw. eine XOR-Logikschaltung, die über interne Lei­ tungen 55 an einen Steueranschluss 56 des erfindungsgemäßen Adressengenerators 1 angeschlossen ist. Der Steueranschluss 56 erhält durch Leitungen 11 ein Invertierungssteuersignal von dem externen Testgerät 8. Durch die Invertierungschaltung 54 ist es möglich bei Bedarf Adressensignale zum Testen der Schaltungsanordnung 2 bitweise zu invertieren.

An dem Abzweigungsknoten 57 wird die durch die Multiplexer­ schaltung 45 durchgeschaltete Adresse über Leitungen 58 an einen ersten Eingang 59 einer Additionsschaltung 60 angelegt. Die Additionsschaltung 60 weist einen zweiten Eingang 61 auf, der über Leitungen 62 mit dem Ausgang 37 der Multiplexer­ schaltung 25 verbunden ist. Die Additionsschaltung 60 addiert die an dem ersten Eingang 59 anliegende durchgeschaltete Ba­ sisadresse mit dem an dem zweiten Eingang 61 anliegenden Re­ lativadressenwert, der durch die Multiplexerschaltung 25 in Abhängigkeit von dem Offsetregister-Auswahlsteuersignal durchgeschaltet wird, zu einem Summenadressenwert, der über einen Ausgang 63 und Leitungen 64 in die Basisadressregister 12 zur Erzeugung der nächsten Adresse eingeschrieben wird. Die steuerbare Invertierungsschaltung 54 weist einen Ausgang 65 auf, der über interne Leitungen 66 an einem Ausgang 67 des erfindungsgemäßen Adressengenerators 1 angeschlossen ist.

Zum Testen der Schaltungsanordnung 2 werden zunächst die Ba­ sisadressen über die Initialisierungsleitungen 10 durch das Testgerät 8 initialisiert und in die Basisadressregister 12 eingeschrieben. Ferner werden die Relativsprungwerte der ver­ schiedenen zu testenden Test-Sprungvarianten durch Einschrei­ ben von Relativadressenwerten in die Offsetregister 13 initialisiert. Durch Anlegen eines Basisregister- Auswahlsteuersignals an den Steueranschluss 49 über Adress- Steuerleitungen 9 wird eine Basisadresse selektiert. An­ schliessend wird durch Anlegen eines Offsetregister- Auswahlsteuersignals an den Steuereingang 47 des Adressenge­ nerators 1 die gewünschte Testsprungvariante bzw. der ge­ wünschte Relativadressenwert selektiert. Die adressierte Speicherzelle wird anschliessend durch Anlegen und Auslesen von Daten geprüft. Der Vorgang wiederholt sich solange bis erkannt wird, das der Testvorgang beendet ist.

Bei dem in Fig. 4 dargestellten Ausführungsbeispiel beträgt die Anzahl Z_A der notwendigen Steuerleitungen 9 des Adress- Steuersignalbusses 9 zur Steuerung der Adressensprünge drei.

Allgemein beträgt die Anzahl Z_A der notwendigen Steuerleitun­ gen durch Steuerung des Adressengenerators 1 durch das exter­ ne Testgerät 8:

Z_A = ldd + ldp

wobei d die Dimension des Adressraumes der zu testenden Schaltungsanordnung 2 und
p die Anzahl von gewünschten Testsprungvarianten ist.

Bei den in Fig. 4 dargestellten Beispiel wird ein matrixför­ mig angeordneter Speicher Z mit einem zweidimensionalen Ad­ ressraum d = 2 getestet, wobei die Anzahl der möglichen Test­ sprungvarianten p in dem dargestellten Beispiel vier beträgt. Die Anzahl der notwendigen Steuerleitungen zur Ansteuerung des Adressengenerators beträgt somit drei.

Bei einem Speicher 2 mit 1024 (= 2¹⁰) Spaltenadressen und 1024 (= 2¹⁰) Zeilenadressen ist die Adressbusbreite A des Adress­ busses zwischen dem Adressengenerator 1 und dem Speicher min­ destens zehn, während die Anzahl Z_A der notwendigen Steuer­ leitungen zur Ansteuerung des Adressengenerators 1 durch das externe Testgerät 8 lediglich drei Leitungen umfasst. Die An­ zahl Z_A der notwendigen Adress-Steuerleitungen zur Ansteue­ rung des Adressengenerators 1 durch das Testgerät 8 ist somit wesentlich geringer als die Breite des Adressbusses 3. Wird die Testanordnung 4, die den Adressgenerator 1 beinhaltet, als anwenderspezifische integrierte Schaltung (ASIC) räumlich nahe an die Schaltungsanordnung 2 plaziert oder wird die Testanordnung 4 sogar in die Schaltungsanordnung 2 integ­ riert, ist die Länge der Adress-Steuerleitungen des Adress- Steuerleitungsbusses 9 wesentlich höher als die Länge der Ad­ ressleitungen zwischen dem erfindungsgemäßen Adressengenera­ tor 1 und der zu testenden Schaltungsanordnung 2. Die Steuer­ signale auf den Adress-Steuerleitungen, die von dem Testgerät 8 an den erfindungsgemäßen Adressengenerator 1 abgegeben wer­ den, weisen eine wesentlich geringere Taktfrequenz auf als die Taktfrequenz, mit der die generierten Adressen von dem Adressengenerator 1 an die Schaltungsanordnung 2 zum Testen angelegt werden.

Bei der in Fig. 3 dargestellten erfindungsgemäßen Testanord­ nung ist es daher möglich ein externes Testgerät 8 mit einer relativ niedrigen Betriebsfrequenz zu verwenden, wobei das Testgerät 8 zudem nur eine sehr geringe Anzahl von Adress- Steuerleitungen aufweisen muss. Bei der in Fig. 3 darge­ stellten erfindungsgemäßen Testanordnung können daher her­ kömmliche Testgeräte 8, die mit einer relativ niedrigen Be­ triebsfrequenz arbeiten, zum Testen von Speicherbausteinen 2 eingesetzt werden, die mit einer erheblich höheren Taktfre­ quenz von einigen 100 MHz arbeiten, ohne dass ein erheblicher zusätzlicher Schaltungsaufwand notwendig wird.

Bezugszeichenliste

1

Adressengenerator

2

zu testende Schaltung

3

Adressbus

4

Testschaltung

5

Testmustergenerator und Auswerteschaltung

6

Datenbus

7

Daten-Steuerleitungsbus

8

Testgerät

9

Adress-Steuerleitungsbus

10

Initialisierungsleitungen

11

Invertierungssteuerleitung

12

Basisadressregister

13

Offsetregister

14

Leitung

15

Multiplexereingang

16

Multiplexer

17

Multiplexerschaltung

18

Steuereingänge

19

Steuerleitung

20

Steuereingang

21

Ausgang

22

Leitungen

23

Multiplexereingang

24

Multiplexer

25

Multiplexerschaltung

26

Steuereingang

27

Steuerleitung

28

Steuereingang

29

Ausgang

30

Leitung

31

Eingang

32

Multiplexer

33

Steuereingang

34

Steuerleitung

35

Ausgang

36

Leitung

37

Ausgang

38

Multiplexerschaltung

39

Steuereingang

40

Eingang

41

Leitung

42

Eingang

43

Leitung

44

Steuerleitung

45

Ausgang

46

Steuerleitungen

47

Steuereingang

48

Steuerleitung

49

Steuereingang

50

Initialisierungsanschluss

51

Initialisierungsleitungen

52

Initialisierungsleitungen

53

Leitung

54

Invertierungsschaltung

55

Steuerleitung

56

Steuereingang

57

Zweigungsknoten

58

Leitung

59

Eingang

60

Additionsschaltung

61

Eingang

62

Leitung

63

Ausgang

64

Leitungen

65

Ausgang

66

Leitung

67

Adressausgang

Claims (10)

1. Adressengenerator zur Erzeugung von Adressen zum Testen einer adressierbaren Schaltung (2) mit:

• a) mindestens einem Basisadressregister (12) zum Zwischen­ speichern einer Basisadresse, wobei dem Basisadressregister (12) jeweils eine zugehörige Offsetregistergruppe (13) zuge­ ordnet ist, die mehrere Offsetregister zum Zwischenspeichern von Relativadressenwerten aufweist;
• b) einer ersten Multiplexerschaltung (38), die in Abhängig­ keit von einem Basisregister-Auswahlsteuersignal eine in dem Basisadressregister (12) zwischengespeicherte Adresse an ei­ nen ersten Eingang (59) einer Additionsschaltung (60) und an einen Adressbus (3), der mit der zu testenden Schaltung (2) verbunden ist, durchschaltet;
• c) einer zweiten Multiplexerschaltung (17), die in Abhängig­ keit von dem Basisregister-Auswahlsteuersignal die zu dem durchgeschalteten Basisadressregister (12) zugehörige Offset­ registergruppe (13) an eine dritte Multiplexerschaltung (25) durchschaltet, die in Abhängigkeit von einem Offsetregister- Auswahlsteuersignal ein Offsetregister der durchgeschalteten Offsetregistergruppe (13) an einen zweiten Eingang (61) der Additionsschaltung (60) durchschaltet;
• d) wobei die Additionsschaltung (60), die an dem ersten Ein­ gang anliegende Adresse mit dem an dem zweiten Eingang (61) anliegenden Relativadressenwert zu einer Adresse addiert, die in dem Basisadressregister (12) zwischengespeichert wird.

2. Adressengenerator nach Anspruch 1 dadurch gekennzeichnet, dass das Basisadressregister (12) und die zugehörigen Offset­ register (13) über Initialisierungsleitungen (10) durch ein externes Testgerät (8) initialisierbar sind.

3. Adressengenerator nach Anspruch 1 oder 2 dadurch gekennzeichnet, dass das an den Adressbus (3) durchgeschaltete Adress-Signal durch eine steuerbare Invertierschaltung (54) invertierbar ist.

4. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die Anzahl der Offsetregister einer Offsetregistergruppe (13) gleich der Anzahl der zum Testen der Schaltung (2) not­ wendigen Adress-Test-Sprungvarianten ist.

5. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die zu testende Schaltung (2) ein synchroner RAM- Speicher mit einer hohen Betriebstaktfrequenz ist.

6. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass der RAM-Speicher eine Vielzahl von Speicherzellen auf­ weist, die über einen mehrdimensionalen Adressraum (X, Y) ad­ ressierbar sind.

7. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die Anzahl der Basisadressregister (12) der Dimension (d) des Adressraumes des zu testenden Speichers (2) ent­ spricht.

8. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet,
dass die Basisregister-Auswahlsteuersignale und die Offsetre­ gister-Auswahlsteuersignale über einen Adress-Steuersignalbus (9) von einem externen Testgerät (8) an den Adressgenerator (1) angelegt werden,
wobei die Busbreite des Adress-Steuersignalbusses (9) kleiner ist als die Busbreite des Adressbusses (3) der zu testenden Schaltung (2).

9. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die Leitungslängen der Adressbusleitungen zwischen dem Adressgenerator (1) und der zu testenden Schaltung (2) gerin­ ger sind als die Leitungslängen der Adress-Steuerleitungen zwischen dem Testgerät (8) und dem Adressgenerator (1).

10. Adressengenerator nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass der Adressengenerator (1) in der zu testenden Schaltung (2) integriert ist.