DE10101630A1 - Halbleiterspeicherbauelement mit Eingabe-/Ausgabeleitungsstruktur - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherblöcken (MB0, MB1, MB2) und einer Mehrzahl von mit diesen verknüpften Eingabe/Ausgabe-Leitungen. DOLLAR A Erfindungsgemäß sind die Eingabe/Ausgabe-Leitungen in wenigstens eine erste und zweite Gruppe unterteilt, wobei erste Teile der Eingabe/Ausgabe-Leitungen der ersten Gruppe (IOi, /IOi, IOj, /IOj) zwischen benachbarten Speicherblöcken angeordnet sind, während erste Teile der Eingabe/Ausgabe-Leitungen der zweiten Gruppe (IOk, /IOk, IOl, /IOl) auf Schaltkreisblöcken um die benachbarten Speicherblöcke herum angeordnet sind, und zweite Teile der Eingabe/Ausgabe-Leitungen der ersten Gruppe auf den Schaltkreisblöcken um die Speicherblöcke herum angeordnet sind, während zweite Teile der Eingabe/Ausgabe-Leitungen der zweiten Gruppe zwischen den benachbarten Speicherblöcken angeordnet sind Verwendung z. B. für Rambus-DRAMs.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment mit einer Mehrzahl von Speicherblöcken und einer Mehrzahl von mit den Speicherblöcken verknüpften Eingabe-/Ausgabe­ leitungen.

Fig. 1 zeigt schematisch eine allgemeine Anordnung eines Halb­ leiterspeicherbauelementes, die geteilte Speicherbänke und ei­ nen peripheren Schaltkreis umfasst. Wenn das Halbleiterspei­ cherbauelement angenommen auf einem Halbleiterchip 1 mit einer Speicherkapazität von 128 Mb gebildet ist, sind vier Bänke BANK1 bis BANK4 mit je 32 Mb vorhanden. Der periphere Schalt­ kreis, der zwischen den Speicherbänken im Mittenbereich des Chips 1 angeordnet ist, beinhaltet Schaltungen zum Decodieren, Puffern, sowie Eingeben und Ausgeben von Daten.

Fig. 2 zeigt den Aufbau der Bank 1 mit einer Kapazität von 32 Mb. Wie aus Fig. 2 zu erkennen, sind an den Seiten der Spei­ cherbank ein Zeilendecoder 20 und ein Spaltendecoder 30 posi­ tioniert, und Wortleitungen mit 8 K (K = 2¹⁰) und Bitleitungspaare mit 4 K sind in Matrixform angeordnet. Das Speicherfeld von 32 Mb in der Speicherbank ist hierarchisch in sechzehn Spei­ cherblöcke 40, mit MB0 bis MB15 bezeichnet, entlang einer Zei­ lenrichtung aufgeteilt, wobei jeder Speicherblock eine Spei­ cherkapazität von 2 Mb mit 512 Wortleitungen und 4 K Bitleitun­ gen aufweist. Eine Anzahl von 1 K Spaltenauswahlleitungen CSL0 bis CSL1023 führen vom Spaltendecoder 30 ab und sind auf und über dem Speicherfeld angeordnet, wobei jede zu vier Bitlei­ tungen gehört. Wenn einem Wiederauffrischzyklus 4 K zugewiesen werden, werden zwei Wortleitungen pro Speicherbank aktiviert. Beispielsweise wählt der Zeilendecoder 20 einen Speicherblock, wie den Block MB1, aus den Speicherblöcken MB0 bis MB7 sowie einen Speicherblock, wie MB9, aus den Speicherblöcken MB8 bis MB15 aus, wonach er eine Wortleitung in jedem der ausgewählten Speicherblöcke MB1, Mb9 auswählt. Mit anderen Worten werden zwei Wortleitungen ausgewählt, wenn eine Speicherbank ausge­ wählt wird, während die anderen Speicherblöcke in der ausge­ wählten Speicherbank nicht ausgewählt werden.

Der gestrichelt umrahmte Teil A in Fig. 2, der den Speicher­ block MB1 und die Umgebung hiervon darstellt, ist in Fig. 3 detaillierter gezeigt. Wie daraus zu erkennen, ist zwischen benachbarten Speicherblöcken ein Abtastverstärkerblock positi­ oniert. Beispielsweise ist zwischen den Speicherblöcken MB0 und MB1 bzw. zwischen den Speicherblöcken MB1 und MB2 je ein Abtastverstärkerblock SABLK0 und SABLK1 angeordnet. Der jewei­ lige Abtastverstärkerblock besteht aus Bitleitungsisolations­ bereichen 50 und 60, einem Bitleitungs-Vorspannungs-/Entzer­ rungsbereich 70, einem p-Kanal-Abtastverstärkerbereich 80, ei­ nem n-Kanal-Abtastverstärkerbereich 90 und einem Eingabe/Aus­ gabe-Torsteuerungsbereich 100. Bezüglich Schaltkreiselementen, die für die Bitleitungsisolationsbereiche, den Vorspannungs- /Entzerrungsbereich und die Abtastverstärkerbereiche vorgese­ hen sind, sei auf die Patentschrift US 5.761.123 verwiesen.

Im Eingabe/Ausgabe-Torsteuerungsbereich 100 sind vier Paare von Eingabe/Ausgabe-Leitungen IOi und /IOi, IOj und /IOj, IOk und /IOk, IOl und /IOl senkrecht zu den Bitleitungen angeord­ net, und Spaltenauswahlgatter GT sind zwischen Bitleitungspaa­ re und Eingabe/Ausgabe-Leitungspaare eingeschleift. Wenn eine Zeile des Speicherblocks MB1 durch den Zeilendecoder 20 ausge­ wählt ist und eine Spaltenauswahlleitung, z. B. CSL0, durch den Spaltendecoder 30 ausgewählt ist, ist das Bitleitungspaar BL0 und /BL0 über das zugehörige Paar von Spaltenauswahlgattern, die mit der betreffenden Spaltenauswahlleitung CSL0 gekoppelt sind, mit dem auf der linken Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi verbunden. Außerdem ist das Bitleitungspaar BL2 und /BL2 über das zugehörige Paar von Spaltenauswahlgattern, die mit CSL0 gekoppelt sind, mit dem auf der linken Seite des Blocks MB1 angeordneten Einga­ be/Ausgabe-Leitungspaar IO und /IOj verbunden. Gleichzeitig sind BL1 und /BL1 mit dem auf der rechten Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi sowie BL3 und /BL3 mit dem auf der rechten Seite des Blocks MB1 an­ geordneten Eingabe/Ausgabe-Leitungspaar IOj und /IOj verbun­ den, jeweils über deren zugehöriges Paar von Spaltenauswahl­ gattern, die mit CSL0 gekoppelt sind. Folglich kann jeweils eine Spaltenauswahlleitung vier Bitleitungspaare mit vier al­ ternierend an den beiden Seiten des Speicherblocks MB1 ange­ ordneten Eingabe/Ausgabe-Leitungspaaten verbinden. Wie oben erwähnt, werden bei Auswahl des Blocks MB1 zwei Wortleitungen aktiviert, und es werden Daten mit vier Bit für eine Wortlei­ tung zu vier Eingabe/Ausgabe-Leitungspaaren übertragen. Als Ergebnis werden aus einer ausgewählten Speicherbank acht Bit ausgelesen, was bedeutet, dass ein solches Speicherbauelement mit einer Datenstruktur von acht Bit betreibbar ist.

Wenn zwei Spaltenauswahlleitungen, z. B. CSL0 und CSL512, gleichzeitig ausgewählt werden, werden Daten von acht Bit aus dem ausgewählten Speicherblock MB1 durch den zugehörigen Ab­ tastverstärkerblock ausgelesen. Genauer gesagt werden, wenn CSL0 ausgewählt wird, vier Bitleitungspaare BL0 und /BL0, BL1 und /BL1, BL2 und /BL2, BL3 und /BL3 mit ihren zugehörigen Eingabe/Ausgabe-Leitungen IOi, /IOi, IOj, /IOj verbunden. In gleicher Weise werden die Bitleitungspaare BL2048 und /BL2048 sowie BL2050 und /BL2050 mit den Eingabe/Ausgabe-Leitungs­ paaren IOk und /IOk bzw. IOl und /IOl verbunden, und zwar über ihre zugehörigen, mit CSL512 gekoppelten Spaltenauswahlgatter GT, wobei die Eingabe/Ausgabe-Leitungspaare an der linken Sei­ te des Blocks MB1 angeordnet sind. Analog werden die Bitlei­ tungspaare BL2049 und /BL2049 sowie BL2051 und /BL2051 mit den Eingabe/Ausgabe-Leitungspaaren IOk und /IOk bzw. IOl und /IOl verbunden, und zwar jeweils über die zugehörigen, mit CSL512 gekoppelten Spaltenauswahlgatter GT, wobei die Eingabe/Aus­ gabe-Leitungspaare an der rechten Seite des Blocks MB1 ange­ ordnet sind.

Dementsprechend ist aus Fig. 3 ersichtlich, dass, wenn zwei Spaltenauswahlleitungen, wie CSL0 und CSL512, gleichzeitig ak­ tiviert werden, acht Bitleitungspaare jeweils mit acht Einga­ be/Ausgabe-Leitungspaaren verbunden werden, die alternierend an den beiden Seiten des ausgewählten Speicherblocks MB1 ange­ ordnet sind. Da zwei Wortleitungen in einer Speicherbank aus­ gewählt werden, wobei jeweils eine Wortleitung in jedem von zwei ausgewählten Speicherblöcken aktiviert ist, gibt die Ak­ tivierung von zwei Spaltenauswahlsignalen das Auslesen von 16- Bit-Daten aus den ausgewählten Speicherbänken frei.

Es ist möglich, zwischen den Datenauslesemustern mit acht Bit und sechzehn Bit in der Speicherfeldarchitektur von Fig. 3 zu alternieren, und es kann außerdem vorgesehen sein, eine 4-Bit- Datenstruktur durch Multiplexen der Eingabe/Ausgabe-Leitungs­ paare mit zusätzlichen Spaltenadressbits zu konstruieren. An­ dere Bitleitungen und Auswahlgatter, die in die Aktivierung anderer Spaltenauswahlleitungen involviert sind, sind funktio­ nell in derselben Konfiguration angeordnet, wie sie oben be­ schrieben wurde. Fig. 4 zeigt eine Entwurfsstruktur der Schaltkreisanordnung von Fig. 3, wobei Gate-Leitungen 102 aus Polysiliciumschichten über n⁺-leitenden Bereichen 101 gebildet sind. Die Bitleitungen und aktive Bereiche 101 sind an einem Kontaktbereich 11 verbunden, und die aktiven Bereiche und Ein­ gabe/Ausgabe-Leitungen, die aus einem Metall oder einem ande­ ren leitfähigen Material bestehen, sind an einem Kontaktbe­ reich 13 verbunden.

Die Breite L des Eingabe/Ausgabe-Torsteuerungsbereich ist durch eine Integrationsdichte bestimmt, die von der Anzahl an darin angeordneten Eingabe/Ausgabe-Leitungen abhängt. Auf dem zwischen benachbarten Speicherblöcken angeordneten Torsteue­ rungsbereich sind acht Eingabe/Ausgabe-Leitungen angeordnet, um einen effektiven Datenzugriffsbetrieb bereitzustellen, wo­ bei sie alternierend auf den beiden Seiten eines Speicher­ blocks positioniert sind. Bekanntermaßen besteht jedoch die Anforderung einer kleiner werdenden Chipabmessung von Spei­ cherbauelementen, da Elektronikkomponenten, in denen die Spei­ cherbauelemente verwendet werden, immer kleiner werden. Des­ halb erhöht sich die topologische Dichte von Speicherbauele­ menten in stärkerem Maß, wobei sie primär durch sich wiederho­ lende Strukturen der Signalleitungen, wie Bitleitungen oder Eingabe/Ausgabe-Leitungen, beeinflusst ist, wenn sich das Speicherbauelement in Richtung höherer Kapazität und höherer Integration entwickelt. Angesichts der horizontalen Anordnung. der Eingabe/Ausgabe-Leitungen gibt es inoperable Gebiete, die ohne Kontakt zu aktiven Bereichen sind und gerade über den ak­ tiven Bereichen und den Bitleitungen angeordnet sind, wodurch eine Vergrößerung der Breite L verursacht wird.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art zugrunde, das eine effiziente Eingabe/Ausgabe-Leitungsan­ ordnung und eine optimierte Eingabe/Ausgabe-Leitungsstruktur aufweist, die hinsichtlich Reduzierung der topologischen Ab­ messung des Halbleiterspeicherbauelementes und hinsichtlich Reduzierung des durch eine wiederholte Anordnung der Einga­ be/Ausgabe-Leitungen belegten Schaltkreisgebietes vorteilhaft ist.

Die Erfindung löst dieses Problem durch die Bereitstellung ei­ nes Halbleiterspeicherbauelementes mit den Merkmalen des An­ spruchs 1.

Eine vorteilhafte, nachfolgend beschriebene Ausführungsform der Erfindung und das zu deren besserem Verständnis oben er­ läuterte, herkömmliche Ausführungsbeispiel sind in den Zeich­ nungen dargestellt, in denen zeigen:

Fig. 1 eine schematische Darstellung einer allgemeinen An­ ordnung in einem Halbleiterspeicherbauelement,

Fig. 2 eine schematische Darstellung der internen Anordnung innerhalb einer Speicherbank des in Fig. 1 gezeigten Bauelements,

Fig. 3 eine interne Schaltkreisansicht eines gestrichelt umrahmten Teils von Fig. 2 zur Veranschaulichung ei­ nes herkömmlichen Aufbaus mit einem Eingabe/Ausgabe- Torsteuerungsbereich,

Fig. 4 eine Draufsicht auf eine Entwurfsstruktur über dem Eingabe/Ausgabe-Torsteuerungsbereich von Fig. 3,

Fig. 5 eine interne Schaltkreisansicht des in Fig. 2 ge­ strichelt umrahmten Teils für einen weiterentwickel­ ten Aufbau mit einem Eingabe/Ausgabe-Torsteuerungs­ bereich gemäß der Erfindung und

Fig. 6A bis 6C Draufsichten auf Entwurfsstrukturen über dem Eingabe/Ausgabe-Torsteuerungsbereich von Fig. 5.

Im gezeigten erfindungsgemäßen Beispiel ist ein Halbleiter­ speicherbauelement in Form eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) hoher Dichte verwendet, der für Da­ tenstrukturen sowohl von sechzehn Bit als auch von acht Bit verfügbar ist. In den Figuren bezeichnet das vorangestellte Symbol "/" vor Bezugszeichen von Bitleitungen und Einga­ be/Ausgabe-Leitungen jeweils das Komplement der Leitung zu dem Bezugszeichen ohne den vorangestellten Schrägstrich.

Fig. 5 zeigt eine Anordnung von Eingabe/Ausgabe-Leitungen zwi­ schen Speicherblöcken mit den Bitisolationsblöcken 50 und 60, den Bitleitungs-Vorspannungs-/Entzerrerblöcken 70 sowie den Abtastverstärkerblöcken 80 und 90. Das Strukturelement von Fig. 5 ist symmetrisch an der linken und rechten Seite eines Speicherblocks, z. B. des Blocks MB1, ebenso wie zu einem obe­ ren und unteren Feld eines Schnittstellenbereichs 200 ausgerichtet, so dass die Blöcke 60 bis 90 und die Speicherblöcke in zwei Teile unterteilt sind, einen oberen und einen unteren Teil.

Die Eingabe/Ausgabe-Leitungen sind im Torsteuerungsbereich zwischen den Abtastverstärkerblöcken 80 und 90 in zwei Paare gruppiert. Das i-te Paar IOi und /IOi und das j-te Paar IOj und /IOj, nachfolgend als "erste Eingabe/Ausgabe-Leitungs­ gruppe" bezeichnet, sind zwischen den oberen Abtastverstärker­ blöcken angeordnet, die mit den oberen Speicherblöcken ver­ knüpft sind, bzw. in den unteren Abtastverstärkerblöcken posi­ tioniert, die mit den unteren Speicherblöcken verknüpft sind. Im oberen Feld UA sind die Gate-Elektroden von vier Spalten­ auswahltransistoren GT, die dementsprechend mit den beiden i­ ten und j-ten Eingabe/Ausgabe-Leitungspaaren verbunden sind, gemeinsam an CSL0 angekoppelt, so dass sie die iten und j-ten Eingabe/Ausgabe-Leitungspaäre mit einem jeweiligen der Bitlei­ tungspaare BL0's (BL0 und/Bl0) bis BL2047's (BL2047 und /BL2047) verbinden. Jeder Spaltenauswahltransistor verbindet eine Eingabe/Ausgabe-Leitung mit einer Bitleitung. Das obere Feld UA ist 512 Spaltenauswahlleitungen CSL0 bis CSL511 zuge­ wiesen.

Im Gegensatz dazu sind im unteren Feld LA das k-te Einga­ be/Ausgabe-Leitungspaar IOk und /IOk und das l-te Einga­ be/Ausgabe-Leitungspaar IOl und /IOl, nachfolgend als die "zweite Eingabe/Ausgabe-Leitungsgruppe" bezeichnet, zwischen den mit den unteren Speicherblöcken verknüpften unteren Ab­ tastverstärkerblöcken angeordnet und in den mit den oberen Speicherblöcken verknüpften oberen Abtastverstärkerblöcken po­ sitioniert. Die Art der Verbindung mit den Spaltenauswahllei­ tungen und Transistoren GT ist identisch zu derjenigen im obe­ ren Feld LA, wobei die k-ten und l-ten Eingabe/Ausgabe- Leitungspaare mit Bitleitungspaaren der Bitleitungspaare BL2048's (BL2048 und /BL2048) bis BL4095's (BL4095 und /BL4095) verbunden sind. Das untere Feld LA weist ebenfalls 512 Spaltenauswahlleitungen CSL512 bis CSL1023 auf.

Die erste und die zweite Eingabe/Ausgabe-Leitungsgruppe sind bezüglich derselben Spaltenachse ausgerichtet, damit kein wei­ terer Platz entlang der Zeilenrichtung benötigt wird, was die Breite des Eingabe/Ausgabe-Torsteuerungsbereichs, wie sie in Fig. 4 gezeigt ist, verringern kann.

Wenn eine Wortleitung in einem Speicherblock, z. B. MB1, und eine Spaltenauswahlleitung, z. B. CSL0, ausgewählt sind, ist das erste Bitleitungspaar BL0 und /BL0 mit dem auf der linken Seite des ausgewählten Speicherblocks MB1 angeordneten Einga­ be/Ausgabe-Leitungspaar IOi und /IOi über seine Spaltenaus­ wahltransistoren GT verbunden, und das dritte Bitleitungspaar BL2 und /BL2 ist mit dem auf der linken Seite des ausgewählten Speicherblocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOj und /IOj über seine zugehörigen Spaltenauswahltransistoren GT verbunden. Gleichzeitig ist das Bitleitungspaar BL1 und /BL1 mit dem auf der rechten Seite des ausgewählten Speicher­ blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi verbunden, und das Bitleitungspaar BL3 und /BL3 ist mit dem auf der rechten Seite des Blocks MB1 angeordneten Einga­ be/Ausgabe-Leitungspaar IOj und /IOj verbunden. Somit stellt eine Spaltenauswahlleitung eine Verbindung von vier Bitlei­ tungspaaren mit vier Eingabe/Ausgabe-Leitungspaaren bereit, die alternierend an den beiden Seiten des ausgewählten Spei­ cherblocks MB1 angeordnet sind. Da zwei Wortleitungen jeweils für zwei Speicherblöcke in einer Speicherbank aktiviert wer­ den, eine Wortleitung pro Speicherblock, werden jeweils 4-Bit- Daten zu den auf den beiden Seiten jedes der zwei Speicherblö­ cke angeordneten vier Eingabe/Ausgabe-Leitungspaaren übertra­ gen. Daher werden 8-Bit-Daten aus einer ausgewählten Speicher­ bank ausgelesen, wobei das Speicherbauelement mit einer Daten­ struktur von acht Bit betreibbar ist.

Wenn zwei Spaltenauswahlleitungen, z. B. CSL0 und CSL512, gleichzeitig aktiviert werden, werden 8-Bit-Daten durch den Abtastverstärkerblock aus dem ausgewählten Speicherblock MB1 entnommen. Auf eine Aktivierung von CSL0 werden vier Bitlei­ tungspaare BL0 und /BL0, BL1 und /BL1, BL2 und /BL2 sowie BL3 und /BL3 mit ihren zugehörigen, alternierend auf den beiden Seiten des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungs­ paaren IOi und /IOi, IOj und /IOj, IOk und /IOk sowie IOl und /IOl über die Spaltenauswahltransistoren GT verbunden, deren Gate-Elektroden mit CSL0 gekoppelt sind. Auf eine Aktivierung von CSL512 werden vier Bitleitungspaare BL2048 und /BL2048, BL2049 und /BL2049, BL2050 und /BL2050 sowie BL2051 und /BL2051 mit ihren zugehörigen, alternierend auf den beiden Seiten des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungs­ paaren IOi und /IOi, IOj und /IOj, IOk und /IOk sowie IOl und /IOl über die Spaltenauswahltransistoren GT verbunden, deren Gate-Elektroden mit CSL512 gekoppelt sind. Da 8-Bit-Daten aus einer Speicherbank ausgelesen werden und zwei Wortleitungen für jeweils zwei Speicherblöcke aktiviert werden, werden aus den ausgewählten Speicherblöcken, z. B. MB1 und MB9, 16-Bit- Daten ausgelesen, wobei das Speicherbauelement in einer Daten­ struktur von sechzehn Bit betreibbar ist.

Die Fig. 6A bis 6C zeigen mögliche Entwurfsstrukturen bzgl. der Anordnung der Eingabe/Ausgabe-Leitungen, mit denen eine reduzierte Breite des Eingabe/Ausgabe-Torsteuerungsbereichs ermöglicht wird. Die Eingabe/Ausgabe-Leitungen werden aus den ersten Metallschichten hergestellt. In den Fig. 6 A bis 6C ist die erste Eingabe/Ausgabe-Leitungsgruppe IOi, /IOi, IOj und /IOj im oberen Feld UA zwischen den Abtastverstärkerblöcken 80 und 90 angeordnet, während sie im unteren Feld LA auf den Ab­ tastverstärkerblöcken 80 und 90 angeordnet ist. Die zweite Eingabe/Ausgabe-Leitungsgruppe IOk, /IOk, IOl und /IOl ist im unteren Feld LA zwischen den Abtastverstärkerblöcken 80 und 90 angeordnet. Es versteht sich, dass in Fig. 6A der nicht ge­ zeigte, andere Teil der zweiten Eingabe/Ausgabe-Leitungsgruppe auf den Abtastverstärkerblöcken 80 und 90 im benachbarten Feld in der gleichen Weise angeordnet ist wie die erste Gruppe im unteren Feld LA. Daher ist die Breite L' des Eingabe/Ausgabe- Torsteuerungsbereichs gegenüber der in Fig. 4 gezeigten her­ kömmlichen Breite L verringert. Es ist ersichtlich, dass die vorliegende Breite L' nur ungefähr die Hälfte der herkömmli­ chen Breite L betragen kann.

Während der Schnittstellenbereich 200a in Fig. 6 A als Grenze fungiert, welche das obere und das untere Feld trennt, bzw. als Passierzone, in der die Eingabe/Ausgabe-Leitungen ihre An­ ordnungseigenschaften ändern, stellen die Schnittstellenberei­ che 200b und 200c in den Fig. 6B und 6C Platz zur Verfügung, um die separat im oberen und unteren Feld angeordneten Einga­ be/Ausgabe-Leitungen miteinander zu verbinden. Die beiden je­ weiligen Abschnitte jeder Eingabe/Ausgabe-Leitung IOi bis /IOl sind in dem Schnittstellenbereich miteinander über Kontaktbe­ reiche 15 und die zweiten Metallschichten 17 verbunden.

Spezieller ist in Fig. 6B ein Teil von IOi, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, mit dem anderen Teil von IOi verbunden, der auf dem Ab­ tastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von IOj, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von IOj verbunden, der auf dem Abtastverstärkerblock 90 im un­ teren Feld LA angeordnet ist. Ein Teil von /IOi, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA ange­ ordnet ist, ist mit dem anderen Teil von /IOi verbunden, der auf dem Abtastverstärkerblock 80 im unteren Feld angeordnet ist. Ebenso ist ein Teil von /IOj, der zwischen den Abtastver­ stärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, mit dem anderen Teil von /IOj verbunden, der auf dem Abtastver­ stärkerblock 80 im unteren Feld LA angeordnet ist.

Fig. 6C zeigt eine vollständige Umkehrung bzgl. der ersten und zweiten Eingabe/Ausgabe-Leitungsgruppen über dem oberen und unteren Feld, einschließlich des Schnittstellenbereichs 200c, in welchem die Eigenverbindungen der Eingabe/Ausgabe-Leitungen durch die Kontaktbereiche 15 und die zweiten Metallschichten 17 hergestellt sind. Ein Teil von IOi, der zwischen den Ab­ tastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von IOi verbunden, der auf dem Abtastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von IOj, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil IOj verbunden, der auf dem Abtastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von /IOi, der zwi­ schen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von /IOi verbunden, der auf dem Abtastverstärkerblock 80 im unteren Feld LA ange­ ordnet ist. Ebenso ist ein Teil von /IOj, der zwischen den Ab­ tastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, mit dem anderen Teil von /IOj verbunden, der auf dem Ab­ tastverstärkerblock 80 im unteren Feld LA angeordnet ist.

Ein Teil von IOk, der zwischen den Abtastverstärkerblöcken 80 und 90 im unteren Feld LA angeordnet ist, ist mit dem anderen Teil von IOk verbunden, der auf dem Abtastverstärkerblock 90 im oberen Feld UA angeordnet ist. Ein Teil von IOl, der zwi­ schen den Abtastverstärkerblöcken 80 und 90 im unteren Feld LA angeordnet ist, ist mit dem anderen Teil von IOl verbunden, der auf dem Abtastverstärkerblock 90 im oberen Feld UA ange­ ordnet ist. Ein Teil von /IOk, der zwischen den Abtastverstär­ kerblöcken 80 und 90 im unteren Feld LA angeordnet ist, ist mit dem anderen Teil von /IOk verbunden, der auf dem Abtast­ verstärkerblock 80 im oberen Feld UA angeordnet ist. Ebenso ist ein Teil von /IOl, der zwischen den Abtastverstärkerblö­ cken 80 und 90 im unteren Feld LA angeordnet ist, mit dem an­ deren Teil von /IOl verbunden, der auf dem Abtastverstärker­ block 80 im oberen Feld UA angeordnet ist. Im, Unterschied zu den Verbindungsstrukturen der ersten Gruppe benutzt die zweite Gruppe zusätzliche Schichten des ersten Metalls, um ihre obe­ ren und unteren Teile zu verbinden. Solche zusätzlichen Me­ tallschichten im Schnittstellenbereich 200c sind optionale Komponenten, um die Anordnungstopologie im Torsteuerungsbe­ reich adaptiv einzustellen.

Wie oben beschrieben, ergibt sich gegenüber der herkömmlichen Technik für das erfindungsgemäße Halbleiterspeicherbauelement eine höhere Entwurfstoleranz, und die Gesamtabmessung des Chips kann kleiner gehalten werden, da die Breite des Einga­ be/Ausgabe-Torsteuerungsbereichs, wo sich wiederholende Muster von Eingabe/Ausgabe-Leitungen die Entwurfsdichte bestimmen, um wenigstens die Hälfte gegenüber dem herkömmlichen Bauelement reduziert werden kann.

Es versteht sich, dass außer dem gezeigten und beschriebenen Ausführungsbeispiel weitere Realisierungen der Erfindung, wie sie durch die Patentansprüche definiert wird, für den Fachmann möglich sind. So sind die Teile der Eingabe/Ausgabe-Leitungen im beschriebenen Beispiel auf den Abtastverstärkerblöcken an­ geordnet, es ist aber alternativ auch möglich, die Anordnungs­ positionen dieser Leitungsteile in anderen erlaubbaren Berei­ chen um ihre zugehörigen Speicherblöcke herum zu wählen.

Claims (1)

1. Halbleiterspeicherbauelement mit

   • - einer Mehrzahl von Speicherblöcken (MB0, MB1,. . .) und
   • - einer Mehrzahl von mit den Speicherblöcken verknüpften Eingabe/Ausgabe-Leitungen (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl),

   dadurch gekennzeichnet, dass

   • - die Eingabe/Ausgabe-Leitungen in wenigstens eine erste und eine zweite Gruppe unterteilt sind, wobei erste Teile der Eingabe/Ausgabe-Leitungen der ersten Gruppe (IOi, /IOi, IOj, /IOj) zwischen benachbarten Speicherblöcken angeordnet sind, während erste Teile der Eingabe/Ausgabe-Leitungen der zweiten Gruppe (IOk, /IOk, IOl, /IOl) auf Schaltkreisblöcken um die benachbarten Speicherblöcke herum angeordnet sind, und zweite Teile der Eingabe/Ausgabe-Leitungen der ersten Gruppe auf den Schaltkreisblöcken um die Speicherblöcke herum angeordnet sind, während zweite Teile der Eingabe/Ausgabe-Leitungen der zweiten Gruppe zwischen den benachbarten Speicherblöcken an­ geordnet sind.