DE10055446A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu seiner Herstellung

Info

Publication number
DE10055446A1
DE10055446A1 DE10055446A DE10055446A DE10055446A1 DE 10055446 A1 DE10055446 A1 DE 10055446A1 DE 10055446 A DE10055446 A DE 10055446A DE 10055446 A DE10055446 A DE 10055446A DE 10055446 A1 DE10055446 A1 DE 10055446A1
Authority
DE
Germany
Prior art keywords
layer
main side
substrate
dopant concentration
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10055446A
Other languages
English (en)
Other versions
DE10055446B4 (de
Inventor
Manabu Takei
Tatsuhiko Fujihira
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP33613099A external-priority patent/JP4862207B2/ja
Priority claimed from JP34238299A external-priority patent/JP3684962B2/ja
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE10055446A1 publication Critical patent/DE10055446A1/de
Application granted granted Critical
Publication of DE10055446B4 publication Critical patent/DE10055446B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Halbleiterbauelement mit einem Substrat niedriger Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, welches eine Driftschicht niedriger Konzentration des ersten Leitfähigkeitstyps bildet und mit einem aktiven Elementbereich sowie einer ersten Elektrode desselben an einer ersten Hauptseite des Substrats sowie einer Schicht hoher Dotierstoffkonzentration und einer zweiten Elektrode für dieselbe unmittelbar an einer zweiten Hauptseite des Substrats, zeichnet sich dadurch aus, daß die Schicht hoher Dotierstoffkonzentration eine n-leitende Defektschicht, eine Sauerstoffdonator-Dotierungsschicht oder durch Implantation von Dotierstoffionen von der zweiten Hauptseite her und Bestrahlen der zweiten Hauptseite mit Licht- oder Laserstrahlen unter Kühlung der ersten Hauptseite gebildete Schicht ist.

Description

Die vorliegende Erfindung betrifft allgemein Leistungs-Halbleiterbauelemente wie Dioden, MOSFETs (Feldeffekttransistoren mit isoliertem Gate) und IGBTs (Transistoren mit Leitfähigkeits­ modulation) zur Verwendung in Stromrichtern oder ähnlichem. Insbesondere betrifft die Erfindung ein Halbleiterbauelement, das für den Einsatz eines sogenannten FZ-Wafers, d. h. eines Wafers mit schwimmender Zone, geeignet ist, sowie ein Verfahren zur Herstellung solch eines Halbleiter­ bauelements.
Fig. 6 zeigt in einer Teilquerschnittsansicht den Aufbau einer herkömmlichen Epitaxialdiode. Sie umfaßt ein Epitaxialwafer, bei dem eine n-leitende Epitaxialschicht geringer Dotierstoffkonzentra­ tion als n- Driftschicht 3 auf einem n-leitenden Siliciumsubstrat hoher Dotierstoffkonzentration, das eine n+ Kathodenschicht 1 darstellt, aufgewachsen ist. Auf der Driftschicht 3 befindet sich eine p+ Anodenschicht 4, auf der wiederum eine Anodenelektrode 8 ausgebildet ist. Eine Kathodenelektrode 9 befindet sich auf der anderen Seite der Kathodenschicht 1. Die Driftschicht 3 führt im Einschaltzustand einen Driftstrom. Im Ausschalt- oder Sperrzustand dehnt sich eine Verarmungsschicht von dem pn-Übergang zwischen der Driftschicht 3 und der Anodenschicht 4 in die Kathodenschicht 1 hinein aus, um eine bestimmte Durchbruchsspannung zu gewährleisten. Die Kathodenschicht 1 soll dabei verhindern, daß die Verarmungsschicht die Kathodenelektrode 9 erreicht, und außerdem für einen guten ohmschen Kontakt mit der Kathodenelektrode 9 sorgen. Aufgrund des beschriebenen Aufbaus dieser Epitaxialdiode mit dem Siliciumsubstrat hoher Dotierstoffkonzentration (Kathodenschicht 1) und der Epitaxialschicht geringer Dotierstoffkonzen­ tration (Driftschicht 3) tritt am Übergang von der Kathodenschicht 1 zur Driftschicht 3 eine steile Änderung der Dotierstoffkonzentration auf, wie aus der graphischen Darstellung des Dotierstoff­ profils in Fig. 6 ersichtlich ist. Dies führt zu einem günstigen Kompromiß zwischen der Durchlaß­ spannung und der Durchbruchsspannung. Das Epitaxialwafer ist jedoch teuer, so daß die Epitaxialdiode hohe Herstellungskosten erfordert.
Fig. 7 zeigt einen Teilquerschnitt des Aufbaus einer sogenannten DW-Diode. Diese Diode enthält ein sogenanntes DW-Wafer, das von einem n-leitenden Siliciumsubstrat geringer Konzentration (FZ-Wafer), das als n Driftschicht 3 dient, gebildet wird, in das von der Rückseite her Phosphor in hoher Konzentration zur Bildung einer n+ Kathodenschicht 1a eindiffundiert ist. Das DW-Wafer ist billiger als ein Epitaxialwafer, weil bei dem DW-Wafer der Schritt des epitaxialen Aufwachsens entfällt. Die Verwendung eines DW-Wafers kann daher die Herstellungskosten der Diode verringern. Wie in der graphischen Darstellung des Dotierungsprofils in Fig. 7 gezeigt, besteht ein allmählicher Übergang der Dotierstoffkonzentration in der Kathodenschicht 1a und an ihrer Grenze mit der Driftschicht 3. Daher ergibt sich ein ungünstiger Kompromiß zwischen der Durchlaßspannung und der Durchbruchsspannung.
Fig. 8 zeigt einen Teilquerschnitt des Aufbaus eines herkömmlichen durchgriffsfreien IGBT. Er ist unter Verwendung eines preiswerten FZ-Wafers, welches eine n- Driftschicht 33 bildet, herge­ stellt. Ein aktiver Elementbereich (z. B. eine p+ Basiszone 34, eine n+ Emitterzone 3b, ein Gateoxidfilm 36 und eine Gateelektrode 37) sowie eine Emitterelektrode 38 sind an der Oberseite des FZ-Wafers ausgebildet. Die Rück- bzw. Unterseite des Wafers wurde zur Erzielung einer bestimmten Dicke abgetragen, wonach Borionen in diese Unterseite implantiert wurden und ein Teil der implantierten Ionen durch Erwärmen bzw. Glühen bei niedriger Temperatur von nicht mehr als 400°C aktiviert wurde. Dies bildet eine p+ Kollektorschicht 31. Zur Erzielung einer ausreichenden Durchbruchsspannung im Vorwärtssperrmodus, muß die Driftschicht 33 ausrei­ chend dick sein, um zu verhindern, daß eine sich von dem pn-Übergang zwischen der Basiszone 34 und der Driftschicht 33 ausdehnende Verarmungsschicht die Kollektorschicht 31 erreicht. Wenn die Driftschicht 33 jedoch zu dick ist, steigt der Widerstand an, was die Durchlaßspannung des IGBTs deutlich erhöht. Dies macht es schwierig, eine große Leistung zu erzielen und erhöht die Anzahl von in der Driftschicht 33 angesammelten Ladungsträgern. Außerdem ergibt sich ein großer Abschaltverlust. Dieser durchgriffsfreie IGBT kann zwar preiswert hergestellt werden, erreicht aber auch keine hohe Leistungsfähigkeit.
Fig. 9 ist eine Teilquerschnittsansicht eines bekannten Durchgriffs-IGBT. Dieser IGBT ist unter Verwendung eines Epitaxial-Wafers hergestellt, welches von einem p-leitenden Substrat hoher Dotierstoffkonzentration als p+ Kollektorschicht 31a ausgeht, auf dem eine n-leitende Epitaxial­ schicht mit hoher Dotierstoffkonzentration aufgewachsen ist, auf welche wiederum eine n- leitende Epitaxialschicht mit niedriger Dotierstoffkonzentration als n- Driftschicht 33a aufgewach­ sen ist. Im Vorwärtssperrmodus breitet sich eine Verarmungsschicht langsam in die n+ Puffer­ schicht 32 aus, weshalb eine hohe Durchbruchsspannung selbst in einer dünnen Driftschicht 33a erreicht wird. Andererseits ergibt sich bei dem Durchgriffs-IGBT eine geringere Absenkung der Durchlaßspannung im Vergleich mit dem durchgriffsfreien IGBT bei gleicher Durchbruchsspan­ nung. Außerdem stellen sich bei dem Durchgriffs-IGBT ein höheres Stromleitvermögen und ein geringerer Abschaltverlust ein. Aufgrund der Verwendung eines Epitaxialwafers sind aber die Herstellungskosten des Durchgriffs-IGBT höher.
In letzter Zeit konnten Leistungs-Halbleiterbauelemente wie Diode und MOSFET mit guten Eigenschaften hergestellt werden, es besteht allerdings noch der Wunsch nach Kostenreduzie­ rung. Zur Verringerung der Kosten bietet sich der Einsatz eines preiswerten FZ-Wafers an. Zur Erzielung der guten Eigenschaften, könnte man erwägen, die Rückseite des FZ-Wafers, welches die oberflächenaktive Zone, etwa die p+ Anodenschicht 4 und deren Anodenelektrode 8 aufweist, auf eine vorbestimmte Dicke abzutragen und Phosphor und Arsenionen von der Rückseite her zu implantieren und dann ein Glühprozeß auszuführen, um den Dotierstoff zu aktivieren und eine n+ Kathodenschicht zu bilden. Da der Punkt maximaler Konzentration durch Ionenimplantation tief gelegt werden kann, kann erreicht werden, daß sich die Dotierstoffkonzen­ tration in der n+ Kathodenschicht und an deren Übergang zur n- Driftschicht steil ändert. Daher kann man erwarten, daß ein solches Halbleiterbauelement ähnlich gute Eigenschaften wie eine Epitaxialdiode erreicht.
Tatsächlich darf jedoch die Glühtemperatur nicht unter 1000°C liegen, wenn die Phosphor- oder Arsenatome im Siliciumwafer ausreichend aktiviert werden sollen. Daher muß das Glühen abgeschlossen sein, bevor die Anodenelektrode 8 aus Aluminium mit niedrigem Schmelzpunkt (etwa 700°C) auf der Oberfläche des Wafers ausgebildet wird. Wenn aber das Glühen vor dem Anbringen der Anodenelektrode 8 ausgeführt wird, verbiegt sich das dünne Wafer stark, wenn es nach dem Abtragen (Dünnermachen) bei einer so hohen Temperatur von nicht weniger als 1000°C geglüht wird. Es ist daher unmöglich, nachfolgend einen fotolithografischen Prozeß zur Ausbildung der Anodenelektrode 8 auszuführen. Aus diesem Grund kann das preiswerte FZ- Wafer nicht im Waferprozeß eingesetzt werden. Dieses Problem trifft nicht nur auf die Kathoden­ schicht der longitudinalen Diode sondern auch auf die Ausbildung einer ohmschen Kontaktschicht (Schicht mit hoher Dotierstoffkonzentration) an der äußersten Stelle der Rückseite ganz allgemein zu, wie etwa der Drainschicht eines longitudinalen MOSFET oder der Kollektorschicht eines durchgriffsfreien IGBT.
Aufgabe der Erfindung ist es, ein Halbleiterbauelement zu schaffen, das unter Verwendung eines preiswerten FZ-Wafers im Waferprozeß ohne Probleme hergestellt werden kann und einen steilen Dotierstoffkonzentrationsverlauf in einer Schicht hoher Dotierstoffkonzentration an der äußersten Rückseite und an der Grenze zwischen dieser Schicht hoher Dotierstoffkonzentration und einer Driftschicht niedriger Dotierstoffkonzentration aufweist, um geringe Kosten und hohes Leistungs­ vermögen zu erreichen.
In den vergangenen Jahren ist es gelungen, ein Leistungs-Halbleiterbauelement, wie etwa einen IGBT, mit guten Eigenschaften herzustellen. Es besteht jedoch der Wunsch nach weiterer Reduzierung der Herstellungskosten. Für die Senkung der Kosten wäre die Verwendung eines preiswerten FZ-Wafers im Waferprozeß vorteilhaft. Zur Erzielung der guten Eigenschaften muß die n+ Pufferschicht 32 ausgebildet werden. Hierfür könnte man daran denken, die Rückseite des FZ-Wafers, welches die oberflächenaktiven Zonen wie etwa die p+ Basiszone 34 und die Emitterelektrode 38 aufweist, bis zu einer vorbestimmten Dicke abzutragen, Phosphor- und Arsenionen von der Rückseite her zu implantieren und einen Glühprozeß zur Aktivierung des implantierten Dotierstoffs auszuführen.
Dabei muß jedoch die Glühtemperatur wenigstens 1000°C betragen, damit die Phosphor- oder Arsenatome in dem Siliciumwafer ausreichend aktiviert werden, weshalb das Glühen abgeschlos­ sen sein muß, bevor die Emitterelektrode 38 aus Aluminium mit niedrigem Schmelzpunkt an der Oberfläche des Wafers angebracht wird. Wenn aber geglüht wird, bevor die Emitterelektrode 38 ausgebildet wird, ergibt sich eine starke Verbiegung des dünnen Wafers, wenn dieses nach dem Abtragen (Dünnermachen) bei einer so hohen Temperatur von mindestens 1000°C geglüht wird. Es ist deshalb unmöglich, nachfolgend einen fotolithografischen Prozeß zur Ausbildung der Emitterelektrode 38 durchzuführen. Aus diesem Grund kann das preiswerte FZ-Wafer nicht im Waferprozeß eingesetzt werden. Folglich muß die p+ Kollektorschicht 31 durch Glühen bei niedriger Temperatur wie im Fall des durchgriffsfreien IGBT von Fig. 8 ausgebildet werden.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement zu schaffen, das unter Verwendung eines preiswerten FZ-Wafers im Waferprozeß ohne Probleme hergestellt werden kann und bei dem eine Pufferschicht mit hoher Dotierstoffkonzentration eines Leitfähig­ keitstyps und eine Schicht mit hoher Dotierstoffkonzentration des entgegengesetzten Leitfähig­ keitstyps an der äußersten Rückseite ohne Probleme selbst nach Ausbildung des aktiven Elementbereichs und deren Elektroden an der Vorderseite des Wafers ausgebildet werden können, um niedrige Kosten und hohes Leistungsvermögen zu erreichen.
Diese Aufgaben werden durch ein Halbleiterbauelement bzw. einem Verfahren gemäß einem der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegen­ stand der Unteransprüche.
Die Lösung gemäß der Erfindung umfaßt das Ausbilden einer Schicht hoher Dotierstoffkonzentra­ tion an der äußersten Rückseite (zweite Hauptseite) eines Substrats mittels eines Niedrigtempera­ turprozesses. Weitere Vorteile und Merkmale der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beiliegenden Zeichnungen. Es zeigen:
Eine Ausführungsform der vorliegenden Erfindung zeichnet sich durch Ausbildung einer ersten Schicht hoher Dotierstoffkonzentration unmittelbar an einer (zweiten) Hauptseite (Rück- bzw. Unterseite) eines FZ-Wafers aus, an deren (erster) Hauptseite (Vorder- bzw. Oberseite) sich ein aktiver Elementbereich und eine erste Elektrode befinden. Die erste Schicht stellt eine ohmsche Kontaktschicht, etwa die Kathodenschicht einer longitudinalen Diode, die Drainschicht eines longitudinalen MOSFETs oder die Kollektorschicht eines druchgriffsfreien IGBT dar, und ihre Herstellung erfolgt mittels eines Niedertemperaturprozesses. Mit der Erfindung werden daher die folgenden Wirkungen und Vorteile erzielt.
  • 1. Ein Verfahren zur Herstellung des Halbleiterbauelements, bei dem eine n-leitende Defektschicht unmittelbar an der zweiten Hauptseite als die erste Schicht verwendet wird, umfaßt die folgen­ den Schritte: Ausbilden des aktiven Elementbereichs und der ersten Elektrode an der ersten Hauptseite des Substrats, Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbe­ stimmten Dicke, Bestrahlen der zweiten Hauptseite mit Protonen und Durchführen des Glühpro­ zesses zur Ausbildung der Defektschicht. Die Glühtemperatur (nicht mehr als 700°C) zum Aktivieren der Defektschicht, kann niedriger als der Schmelzpunkt des Aluminiums oder derglei­ chen der ersten Elektrodenschicht sein, weshalb es möglich ist, die Defektschicht an der zweiten Hauptseite problemlos nach Anbringen der ersten Elektrode an der ersten Hauptseite herzustellen. Dieses Halbleiterbauelement kann mit niedrigen Kosten hergestellt werden, da ein preiswertes n- leitendes FZ-Wafer mit geringer Dotierstoffkonzentration eingesetzt werden kann. Darüber hinaus nimmt die Dotierstoffkonzentration in der Defektschicht sowie an der Grenze zwischen ihr und der Driftschicht mit niedriger Dotierstoffkonzentration steil ab. Dies führt zu gleich guten Eigenschaften wie bei einem Halbleiterbauelement, das unter Verwendung eines Epitaxialwafers hergestellt wird.
  • 2. Ein Verfahren zur Herstellung des Halbleiterbauelements, bei dem als die n-leitende erste Schicht eine Sauerstoffdonator-Dotierungsschicht verwendet wird, umfaßt die folgenden Schritte: Ausbilden des aktiven Elementbereichs sowie der ersten Elektrode an der ersten Hauptseite des Substrats, Implantieren von Sauerstoffionen von der zweiten Hauptseite her und Durchführen des Glühprozesses zur Ausbildung der ersten Schicht. Dieses Halbleiterbauelement kann mit niedrigen Kosten hergestellt werden, da ein preiswertes n-leitendes FZ-Wafer mit geringer Dotierstoffkonzentration eingesetzt werden kann. Darüber hinaus nimmt die Dotierstoff­ konzentration in der Sauerstoffdonator-Dotierungsschicht sowie an der Grenze zwischen ihr und der Driftschicht mit niedriger Dotierstoffkonzentration steil ab. Dies führt zu gleich guten Eigenschaften wie bei einem Halbleiterbauelement, das unter Verwendung eines Epitaxialwafers hergestellt wird.
  • 3. Wenn das Halbleiterbauelement mit einem Verfahren hergestellt wird, bei dem der aktive Elementbereich und die erste Elektrode an der ersten Hauptseite des Substrats ausgebildet werden, Dotierstoffionen von der zweiten Hauptseite her implantiert werden und ein Glühprozeß durch Bestrahlen der zweiten Hauptseite mit Licht- oder Laserstrahlen unter Kühlung der ersten Hauptseite durchgeführt wird, um die erste Schicht zu bilden, kann die Glühtemperatur an der zweiten Hauptseite höher als der Schmelzpunkt von Aluminium sein, wenn ein Temperaturgra­ dient über die Dicke des Substrats sichergestellt wird. Dies ermöglicht die ausreichende Aktivie­ rung von implantiertem Dotierstoff mit kurzer Eindringtiefe (kurzer Entfernung) und ermöglicht die Verwendung von Phosphor, Arsen oder ähnlichem als Donatordotierstoff und die Verwendung von Bor oder ähnlichem als Akzeptordotierstoff. Das Halbleiterbauelement kann mit niedrigen Kosten hergestellt werden, da ein preiswertes FZ-Wafer mit geringer Dotierstoffkonzentration verwendet werden kann. Darüber hinaus ändert sich die Dotierstoffkonzentration in der ersten Schicht und an der Grenze zwischen ihr und der Driftschicht steil. Dies führt zu gleich guten Eigenschaften, wie sie ein Halbleiterbauelement aufweist, das unter Verwendung eines Epitaxial­ wafers hergestellt wird.
Eine andere Ausführungsform der vorliegenden Erfindung zeichnet sich durch die Bildung einer ersten Schicht hoher Dotierstoffkonzentration unmittelbar an der zweiten Hauptseite des Substrats und einer Pufferschicht als einer zweiten Schicht mit hoher Dotierstoffkonzentration mittels eines Niedrigtemperaturprozesses aus. Die Pufferschicht weist einen gegenüber der ersten Schicht entgegengesetzten (zweiten) Leitfähigkeitstyp auf und befindet sich an der der ersten Hauptseite des Substrats zugewandten Seite der ersten Schicht. Mit dieser Ausführungsform der Erfindung lassen sich die folgenden Wirkungen und Vorteile erreichen.
  • 1. Ein Verfahren zur Herstellung des Halbleiterbauelements umfaßt die Schritte der Ausbildung eines aktiven Elementbereichs und einer ersten Elektrode an der ersten Hauptseite des Substrats, das Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, die Bestrahlung der zweiten Hauptseite mit Protonen und die Durchführung eines Glühprozesses, um dadurch die Pufferschicht zu erzeugen, sowie das Implantieren von Akzeptordotierstoffionen von der zweiten Hauptseite her und das Durchführen eines Glühprozesses zur Ausbildung der ersten Schicht.
Die Bestrahlung mit Protonen und der Glühprozeß bei niedriger Temperatur bilden eine n-leitende Defektschicht, die als Pufferschicht fungiert. Die Bestrahlung der zweiten Hauptseite mit Energiestrahlen mit oder ohne Kühlung der ersten Hauptseite kann im Glühprozeß zur Ausbildung der ersten Schicht durchgeführt werden. Dies stellt einen Temperaturgradienten längs der Dicke des Substrats sicher und ermöglicht, daß die Glühtemperatur an der zweiten Hauptseite höher werden kann als der Schmelzpunkt von Aluminium oder dergleichen. Dies ermöglicht die ausreichende Aktivierung der implantierten Dotierstoffe mit kurzer Eindringtiefe. Das Halbleiter­ bauelement kann mit niedrigen Kosten hergestellt werden, da es die Verwendung eines preiswer­ ten FZ-Wafers niedriger Dotierstoffkonzentration erlaubt. Das mit der n-leitenden Pufferschicht hoher Dotierstoffkonzentration versehene Halbleiterbauelement erhöht das Stromleitvermögen und verringert den Abschaltverlust. Es ist daher möglich, ein Halbleiterbauelement mit hohem Leistungsvermögen zu schaffen.
  • 1. Ein Verfahren zur Herstellung des Halbleiterbauelements umfaßt die folgenden Schritte: Ausbilden eines aktiven Elementbereichs und einer ersten Elektrode an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, Implantieren von Sauerstoffionen von der zweiten Hauptseite her und Durchführen eines Glühprozesses, um dadurch die Pufferschicht auszubilden, Implantieren von Akzeptordotierstoff­ ionen von der zweiten Hauptseite her und Durchführen eines Glühprozesses, um dadurch die erste Schicht auszubilden.
Die Implantation von Sauerstoffionen und der Glühprozeß bei niedriger Temperatur bilden die Sauerstoffdonator-Dotierungsschicht als Pufferschicht. Der Glühprozeß zur Ausbildung der ersten Schicht kann unter Sicherstellung eines Temperaturgradienten längs der Dicke des Substrats ausgeführt werden. Daher kann die Glühtemperatur an der zweiten Hauptseite höher werden als der Schmelzpunkt von Aluminium oder ähnlichem, was eine ausreichende Aktivierung der implantierten Dotierstoffe mit kurzer Eindringtiefe ermöglicht. Das Halbleiterbauelement kann mit niedrigen Kosten hergestellt werden, da es den Einsatz eines FZ-Wafers niedriger Dotierstoffkon­ zentration erlaubt. Das Halbleiterbauelement, das mit der n-leitenden Pufferschicht hoher Dotierstoffkonzentration versehen ist, weist ein erhöhtes Stromleitvermögen und einen geringe­ ren Abschaltverlust auf. Es ist somit möglich, ein Halbleiterbauelement mit hoher Leistungsfähig­ keit zu schaffen.
  • 1. Ein Verfahren zur Herstellung des Halbleiterbauelements umfaßt die Schritte des Ausbildens eines aktiven Elementbereichs und einer ersten Elektrode an der ersten Hauptseite des Substrats sowie das Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, das Implantieren von Donatordotierstoffionen von der zweiten Hauptseite her, das Durchführen eines Glühprozesses mittels Energiestrahlen auf die zweite Hauptseite unter Kühlung der ersten Hauptseite zur Ausbildung der Pufferschicht, sowie das Implantierens von Akzeptordotierstoff­ ionen von der zweiten Hauptseite her und das Durchführen eines Glühprozesses, um dadurch die erste Schicht auszubilden. Bei beiden Glühprozessen kann die Glühtemperatur an der zweiten Hauptseite höher als der Schmelzpunkt von Aluminium oder dergleichen eingestellt werden, was die ausreichende Implantation bzw. Aktivierung der implantierten Dotierstoffe mit kurzer Eindringtiefe ermöglicht. Das Halbleiterbauelement kann mit niedrigen Kosten hergestellt werden, da es die Verwendung eines preiswerten FZ-Wafers mit niedriger Dotierstoffkonzentration ermöglicht. Das mit einer n-leitenden Pufferschicht mit hoher Dotierstoffkonzentration versehene Halbleiterbauelement weist eine erhöhte Stromleitfähigkeit und einen geringeren Abschaltverlust auf. Es ist daher möglich, ein Halbleiterbauelement mit hohem Leistungsvermögen zu schaffen.
  • 2. Ein Verfahren zur Herstellung des Halbleiterbauelements umfaßt die Schritte: Ausbilden eines aktiven Elementbereichs und einer ersten Elektrode auf der ersten Hauptseite des Substrats, Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, Implantieren von Dotierstoffionen des ersten oder des zweiten Leitfähigkeitstyps von der zweiten Hauptseite her und Durchführen eines Glühprozesses durch Bestrahlen der zweiten Hauptfläche mit Energie­ strahlen unter Kühlung der ersten Hauptfläche zur Ausbildung der Schicht hoher Dotierstoffkon­ zentration. Die Glühtemperatur an der zweiten Hauptfläche kann daher auf einen höheren Wert als den Schmelzpunkt von Aluminium oder dergleichen eingestellt werden, wenn ein Temperatur­ gradient längs der Dicke des Substrats sichergestellt ist. Dies verhindert das Schmelzen der ersten Elektrode und dergleichen und ermöglicht das ausreichende Implantieren bzw. Aktivieren der implantierten Dotierstoffe mit geringer Eindringtiefe. Das Halbleiterbauelement kann infolge der Verwendung eines preiswerten FZ-Wafers mit niedriger Dotierstoffkonzentration mit niedrigen Kosten hergestellt werden.
Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsformen anhand der beiliegenden Zeichnungen. Es zeigen:
Fig. 1 eine Teilquerschnittsansicht einer longitudinalen Diode gemäß einer ersten Ausfüh­ rungsform der Erfindung,
Fig. 2 eine Teilquerschnittsansicht eines longitudinalen MOSFETs gemäß einer zweiten Ausführungsform der Erfindung,
Fig. 3 eine Teilquerschnittsansicht eines longitudinalen MOSFETs gemäß einer dritten Ausführungsform der Erfindung,
Fig. 4 eine Teilquerschnittsansicht eines Durchgriffs-IGBT gemäß einer vierten Ausführungs­ form der Erfindung,
Fig. 5 eine Teilquerschnittsansicht eines Durchgriffs-IGBT mit einem sogenannten Trench- Gate gemäß einer fünften Ausführungsform der Erfindung,
Fig. 6 eine Teilquerschnittsansicht einer herkömmlichen Epitaxialdiode,
Fig. 7 eine Teilquerschnittsansicht einer herkömmlichen DW-Diode,
Fig. 8 eine Teilquerschnittsansicht eines herkömmlichen durchgriffsfreien IGBT, und
Fig. 9 eine Teilquerschnittsansicht eines herkömmlichen Durchgriffs-IGBT.
Erste Ausführungsform
Zunächst wird die in Fig. 1 dargestellte longitudinale Diode beschrieben, bei der es sich um eine Diode mit einer Durchbruchsspannung von 1200 V handelt, die unter Verwendung eines n- leitenden FZ-Wafers niedriger Dotierstoffkonzentration, welches eine n- Driftschicht 3b bildet, hergestellt ist. Ein aktiver Elementbereich und eine Anodenelektrode 8 aus Aluminium sind an der Vorder- bzw. Oberseite des FZ-Wafers ausgebildet. Der Elementbereich (Kernteil) der Diode ist ein pn-Übergang zwischen einer p+ Anodenschicht 4 und der n Driftschicht 3b. Eine n+ Kathoden­ schicht 1b ist unmittelbar (im äußersten Bereich) der Rück- oder Unterseite des FZ-Wafers ausgebildet. Auf der Kathodenschicht 1b befindet sich eine Kathodenelektrode 9 aus Aluminium.
Diese Diode wird unter Verwendung eines FZ-Wafers mit niedriger Dotierstoffkonzentration auf folgende Weise hergestellt. Der Elementbereich und die Anodenelektrode 8 werden an der Oberseite des Wafers ausgebildet, und die Unterseite des Wafers wird bis zu einer vorbestimmten Dicke abgetragen. Unter "Abtragen" ist im Rahmen des vorliegenden Textes jedes denkbare Verfahren zu verstehen, mit dem das Wafer auf eine vorbestimmte Dicke gebracht werden kann, beispielsweise mechanisches Schleifen oder Schneiden, chemisches Ätzen oder dergleichen sowie Kombinationen dieser Verfahren.
Später näher erläuterte Dotierstoffionen werden dann von der Unterseite her implantiert, wonach ein bestimmter Glühprozeß zur Bildung der Kathodenschicht 1b ausgeführt wird. Die Kathoden­ elektrode 9 wird dann auf der Kathodenschicht 1b ausgebildet.
Beispiel 1
Bei der Diode des ersten Beispiels ist die n+ Kathodenschicht 1b eine n-leitende Defektschicht. Diese Defektschicht ist eine Einkristallgitter-Defektschicht und fungiert im wesentlichen als hochkonzentrierte n-leitende Halbleiterschicht. Die Herstellung der Diode erfolgt wie oben beschrieben, wobei als "Ionenimplantation" eine Bestrahlung der Unterseite des FZ-Wafers mit Protonen erfolgt und der Glühprozeß (bei beispielsweise 300°C bis 500°C) zur Ausbildung der Defektschicht ausgeführt wird. Die Bestrahlungsenergie bei der Bestrahlung mit Protonen braucht nicht größer als 1 MeV zu sein, da die Protonen eine große Eindringtiefe besitzen. Als Glühtempe­ ratur zur Aktivierung der Defektschicht kann ein Wert niedriger als der Schmelzpunkt der aus Aluminium hergestellten Anodenelektrode 8, also ein Wert nicht größer als 700°C gewählt werden. Daher kann die Defektschicht als Kathodenschicht 1b ohne Probleme nach Ausbilden der Anodenelektrode 8 hergestellt werden.
Aufgrund der Verwendung des preiswerten FZ-Wafers kann die Diode mit relativ niedrigen Kosten hergestellt werden. Da die Kathodenschicht 1b durch ein Protonenimplantationsverfahren ausgebildet wird, ergibt sich eine große Eindringtiefe und der Punkt maximaler Konzentration kann in einem tiefen Teil eingestellt werden. Wie die graphische Darstellung der Dotierstoffkon­ zentration in Fig. 1 zeigt, weist die Konzentration einen steilen Verlauf in der Kathodenschicht 1b und an der Grenze zur Driftschicht 3b auf. Daher besitzt diese Diode die gleichen guten Eigen­ schaften wie eine unter Verwendung eines Epitaxialwafers hergestellte Diode.
Beispiel 2
Bei diesem zweiten Beispiel ist die n+ Kathodenschicht 1b eine Sauerstoffdonator-Dotierungs­ schicht. Auch eine solche Schicht ermöglicht die Durchführung des Glühprozesses bei einer niedrigeren Temperatur als dem Schmelzpunkt des Aluminiums der Anodenelektrode 8. Daher kann auch in diesem Fall die Kathodenschicht 1b problemlos nach Ausbildung der Anodenelek­ trode 8 hergestellt werden.
Die Herstellung der Diode erfolgt auf die eingangs in Verbindung mit Fig. 1 beschriebene Weise, wobei nach dem Abtragen an der Unterseite des FZ-Wafers von dieser Unterseite her Sauer­ stoffionen implantiert werden und dann der Glühprozeß (bei z. B. 300°C bis 500°C) ausgeführt wird. Die Implantationsenergie zur Implantation der Sauerstoffionen braucht nicht größer als 1 MeV zu sein, da die Eindringtiefe der Ionen groß ist. Als Glühtemperatur zur Aktivierung der Defektschicht kann ein Wert niedriger als der Schmelzpunkt der aus Aluminium hergestellten Anodenelektrode 8, also ein Wert nicht größer als 700°C gewählt werden. Daher kann die Sauerstoffdonator-Dotierungsschicht als Kathodenschicht 1b ohne Probleme nach Ausbilden der Anodenelektrode 8 hergestellt werden. Aufgrund der Verwendung des preiswerten FZ-Wafers kann die Diode mit relativ niedrigen Kosten hergestellt werden. Da die Kathodenschicht 1b durch ein Sauerstoffionenimplantationsverfahren ausgebildet wird, ergibt sich eine große Eindringtiefe und der Punkt maximaler Konzentration kann in einem tiefen Teil eingestellt werden. Wie die graphische Darstellung der Dotierstoffkonzentration in Fig. 1 zeigt, weist die Konzentration einen steilen Verlauf in der Kathodenschicht 1b und an der Grenze zur Driftschicht 3b auf. Daher weist diese Diode die gleichen guten Eigenschaften wie eine unter Verwendung eines Epitaxialwafers hergestellte Diode auf.
Beispiel 3
Die longitudinale Diode dieses dritten Beispiels zeichnet sich durch die Art des Glühens bei ihrem Herstellungsverfahren aus. Genauer gesagt umfaßt das Verfahren wiederum die eingangs in Verbindung mit Fig. 1 erläuterten Schritte, wobei nach dem Abtragen der Unterseite des FZ- Wafers Phosphor- oder Arsenionen von der Unterseite des Wafers her implantiert werden und dann die Unterseite mit Licht- oder Laserstrahlen bestrahlt wird, während die Oberseite des Wafers gekühlt wird. Die Implantationsenergie bei der Implantation der Phosphor- oder Arsen­ ionen braucht nicht größer als 1 MeV zu sein. Die Dosismenge des Phosphors oder Arsens beträgt zwischen 1 × 1012 cm-2 und 1 × 1016 cm-2. Die Oberseite des Wafers wird beispielsweise mittels eines Kühlgasstroms oder einer Wärmesenke (eines Kühlkörpers) gekühlt.
Das Glühverfahren ist ein Lampen oder Laserglühverfahren, dem die Unterseite des Substrats für kurze Zeit ausgesetzt wird, während die Oberseite des Substrats gekühlt wird. Während des Glühens kann die Glühtemperatur an der Unterseite daher höher werden als der Schmelzpunkt des Aluminiums (also höher als 700°C), solange ein ausreichender Temperaturgradient über die Dicke des FZ-Wafers sichergestellt ist. Somit können auch implantierte Dotierstoffe mit kurzer Eindringtiefe ausreichend aktiviert werden. Deshalb können beispielsweise Phosphor oder Arsen als Donatordotierstoff eingesetzt werden.
Die Ausführungen zum Konzentrationsverlauf und zu den guten Eigenschaften der Beispiele 1 und 2 gelten für das Beispiel 3 in gleicher Weise, so daß zur Vermeidung unnötiger Wiederholungen darauf verwiesen wird.
Zweite Ausführungsform
Fig. 2 zeigt eine Teilquerschnittsansicht eines longitudinalen MOSFETs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Bei diesem MOSFET handelt es sich um einen solchen mit einer Durchbruchsspannung von 600 V, der unter Verwendung eines n-leitenden FZ-Wafers mit niedriger Dotierstoffkonzentration zur Bildung einer n Driftschicht 13b hergestellt ist. Ein aktiver Elementbereich (Kernteil) und eine Sourceelektrode 18 aus Aluminium sind an der Oberseite des FZ-Wafers ausgebildet. Der Elementereich des MOSFETs umfaßt eine wannenförmige p+ Basiszone 14, die an der Oberseite der Driftschicht 13b ausgebildet ist, eine n+ Sourcezone 15, die an der Oberseite der Basiszone 14 ausgebildet ist, eine Gateelektrode 17 aus polykristallinem Silicium, die sich auf einem Gateoxidfilm 16 befindet und durch einen Zwischenschichtisolierfilm von der darüberliegenden Sourceelektrode 18 isoliert ist, und ähnliches. Eine n+ Drainschicht 11b ist unmittelbar an der Unterseite des FZ-Wafers ausgebildet, und eine Drainelektrode 19 aus Aluminium ist an der Drainschicht 11b ausgebildet.
Wie schon ausgeführt, wird dieser longitudinale MOSFET unter Verwendung eines n-leitenden FZ- Wafers niedriger Dotierstoffkonzentration hergestellt, indem zunächst der Elementbereich und die Sourceelektrode 18 an der Oberseite des Wafers ausgebildet werden, dann die Unterseite des Wafers bis zu einer vorbestimmten Dicke abgetragen wird, später erläuterte Dotierstoffionen von der Unterseite des Wafers her implantiert werden, ein vorbestimmter Glühprozeß zur Ausbildung der n+ Drainschicht 11b ausgeführt wird und schließlich die Drainelektrode 19 an der Drain­ schicht 11b angebracht wird.
Beispiel 4
Bei dem longitudinalen MOSFET des vierten Beispiels umfaßt die n+ Drainschicht 11b eine n- leitende Defektschicht. Alle diesbezüglichen Ausführungen im Zusammenhang mit der Diode des Beispiels 1 treffen hier in gleicher Weise zu, so daß zur Vermeidung von Wiederholungen auf das Beispiel 1 verwiesen wird, wobei die Kathodenschicht 1b, die Driftschicht 3b und die Anoden­ elektrode 8 in Fig. 1 der Drainschicht 11b, der Driftschicht 13b bzw. der Sourceelektrode 18 in Fig. 2 entsprechen. Aus den gleichen Gründen wie sie für die Diode in Beispiel 1 erläutert wurden, ergibt sich bei diesem vierten Beispiel ein MOSFET mit gleich guten Eigenschaften wie bei einem unter Verwendung eines Epitaxialwafers hergestellten MOSFET.
Beispiel 5
Bei dem longitudinalen MOSFET des fünften Beispiels wird die n+ Drainschicht 11b von einer Sauerstoffdonator-Dotierungsschicht gebildet. Alle diesbezüglichen Ausführungen im Zusammen­ hang mit der Diode des Beispiels 2 treffen hier in gleicher Weise zu, so daß zur Vermeidung von Wiederholungen auf das Beispiel 2 verwiesen wird, wobei die Kathodenschicht 1b, die Drift­ schicht 3b und die Anodenelektrode 8 in Fig. 1 der Drainschicht 11b, der Driftschicht 13b bzw. der Sourceelektrode 18 in Fig. 2 entsprechen. Aus den gleichen Gründen wie sie für die Diode in Beispiel 2 erläutert wurden, ergibt sich bei diesem fünften Beispiel ein MOSFET mit gleich guten Eigenschaften wie bei einem mit einem Epitaxialwafer hergestellten MOSFET.
Beispiel 6
Der longitudinale MOSFET dieses sechsten Beispiels zeichnet sich durch den Glühprozeß bei seinem Herstellungsverfahren aus. Alle diesbezüglichen Ausführungen im Zusammenhang mit der Diode des Beispiels 3 treffen hier in gleicher Weise zu, so daß zur Vermeidung von Wiederholun­ gen auf das Beispiel 3 verwiesen wird, wobei die Kathodenschicht 1b, die Driftschicht 3b und die Anodenelektrode 8 in Fig. 1 der Drainschicht 11b, der Driftschicht 13b bzw. der Sourceelektrode 18 in Fig. 2 entsprechen. Mit den im Beispiel 3 erläuterten Maßnahmen und aus den dort erläuterten Gründen läßt sich somit auch ein MOSFET mit gleich guten Eigenschaften wie im Fall der Verwendung eines Epitaxialwafers herstellen.
Dritte Ausführungsform
Fig. 3 zeigt eine Teilquerschnittsansicht eines longitudinalen MOSFETs mit einem sogenannten Trench-Gate Aufbau gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
Auch dieser MOSFET wird unter Verwendung eines n-leitenden FZ-Wafers mit geringer Dotier­ stoffkonzentration, das hier eine n- Driftschicht 13b bildet, hergestellt. Der MOSFET mit Trench- Gate Aufbau unterscheidet sich von dem MOSFET gemäß Fig. 2 hinsichtlich des aktiven Elementbereichs. Bei dem Trench-Gate-MOSFET weist der Elementbereich einen Trench-Gate Aufbau (die Gateelektrode 27 befindet sich in einem Graben (= Trench)) und umfaßt eine p+ Basiszone 24, die an der Oberseite der Driftschicht 13b ausgebildet ist, eine n+ Sourcezone 25, die an der Oberseite der Basiszone 24 ausgebildet ist, die Gateelektrode 27 aus polykristallinem Silicium, die sich in dem mit einem Gateoxidfilm 26 ausgekleideten Graben befindet, eine Sourceelektrode 28, die auf einem Zwischenschichtisolierfilm ausgebildet ist, und ähnliches. Eine n+ Drainschicht 11b ist unmittelbar an der Unterseite des FZ-Wafers ausgebildet, und eine Drainelektrode 19 aus Aluminium ist an der Drainschicht 11b angebracht.
Der longitudinale MOSFET mit dem Trench-Gate Aufbau wird mit denselben Verfahren herge­ stellt, wie sie für die erste bzw. die zweite Ausführungsform beschrieben wurden, und weist die gleichen Wirkungen und Vorteile auf. Mit dem Trench-Gate Aufbau kann der Durchlaßwiderstand weiter verringert werden.
Vierte Ausführungsform
Fig. 4 zeigt eine Teilquerschnittsansicht eines Durchgriffs-IGBTs gemäß einer vierten Ausfüh­ rungsform der Erfindung.
Bei diesem IGBT handelt es sich um einen solchen mit einer Durchbruchsspannung von 1200 V, der unter Verwendung eines n-leitenden FZ-Wafers niedriger Dotierstoffkonzentration zur Bildung einer n-Driftschicht 33 hergestellt wird. Ein aktiver Elementbereich und eine Emitterelektrode 38 aus Aluminium sind an der Oberseite des FZ-Wafers ausgebildet. Der Elementbereich (Kernteil) des MOSFETs umfaßt eine wannenförmige p+ Basiszone 34, die an der Oberseite der n- Driftschicht 33 ausgebildet ist, eine n+ Emitterzone 35, die an der Oberseite der Basiszone 34 ausgebildet ist, eine Gateelektrode 37 aus polykristallinem Silicium, die auf einem Gateoxidfilm 36 ausgebildet ist, eine Emitterelektrode 38, die über einem Zwischenschichtisolierfilm ausgebil­ det ist und ähnliches. Eine p+ Kollektorschicht 31b ist unmittelbar an der Unterseite des FZ- Wafers ausgebildet, und eine Kollektorelektrode 39 aus Aluminium ist an der Kollektorschicht 31b angebracht. Eine n+ Pufferschicht-32b ist zwischen der Driftschicht 33 und der Kollektor­ schicht 31b ausgebildet.
Dieser MOSFET wird dadurch hergestellt, daß zunächst der Elementbereich und die Emitterelek­ trode 38 an der Oberseite des FZ-Wafers ausgebildet werden, dann die Unterseite des Wafers bis zu einer vorbestimmten Dicke abgetragen wird, von der Unterseite des Wafers her dann nachfol­ gend erläuterte Dotierstoffionen implantiert werden, ein vorbestimmter Glühprozeß zur Ausbil­ dung der Pufferschicht 32b und der Kollektorschicht 31b ausgeführt wird und schließlich die Kollektorelektrode 39 ausgebildet wird.
Beispiel 7
Bei dem MOSFET des siebten Beispiels besteht die Pufferschicht 32b aus einer n-leitenden Defektschicht. Nach dem Abtragen der Rückseite des FZ-Wafers auf eine vorbestimmte Dicke, wird die Unterseite des Wafers in gleicher Weise wie beim Beispiel 1 mit Protonen bestrahlt. Danach folgt ein Glühprozeß (z. B. 300°C bis 500°C) zur Ausbildung der n-leitenden Defekt­ schicht. Dann werden ähnlich dem Beispiel 3 Borionen von der Unterseite des Wafers her implantiert und mittels eines Glühprozesses aktiviert. Der Glühprozeß erfolgt durch Bestrahlung der Unterseite des Wafers mit Licht- oder Laserstrahlen für eine kurze Zeitspanne, während die Oberseite des Wafers gekühlt wird, um die p+ Kollektorschicht 31b auszubilden.
Die Bestrahlungsenergie bei der Bestrahlung mit den Protonen braucht nicht größer als 1 MeV zu sein, da die Eindringtiefe der Protonen groß ist. Die Implantationsenergie bei der Implantation der Borionen braucht nicht größer als 1 MeV zu sein, da die Borionen in die äußerste Schicht der Substratunterseite implantiert werden. Die Dosismenge des Bors beträgt vorzugsweise nicht weniger als 1 × 1012 cm-2 und nicht mehr als 1 × 1015 cm-2. Die Kühlung der Substratoberseite bei dem Glühprozeß zur Aktivierung der implantierten Boratome kann in gleicher Weise wie beim Beispiel 3 durch einen Kühlgasstrom oder Verwendung einer Wärmesenke erfolgen.
Die Glühtemperatur zur Aktivierung der Defektschicht kann niedriger (nicht mehr als 700°C) als der Schmelzpunkt des Aluminiums der Emitterelektrode 38 sein. Daher kann die Pufferschicht 32b als Defektschicht problemlos nach Anbringen der Emitterelektrode 38 ausgebildet werden. Im übrigen treffen bezüglich der Ausbildung der Defektschicht die Ausführungen des Beispiels 1 in entsprechender Weise zu.
Das Glühen zur Aktivierung der implantierten Boratome ist ein Lampenglühverfahren oder ein Laserglühverfahren, dem die Unterseite des Substrats für kurze Zeit ausgesetzt wird, während die Oberseite auf nicht mehr als 450°C gekühlt wird um zu verhindern, daß der Kontaktwiderstand zwischen der Emitterelektrode 38 aus Aluminium und dem Silicium an der Oberseite des Wafers ansteigt. Bei diesem Glühprozeß kann die Glühtemperatur an der Unterseite höher werden als der Schmelzpunkt von Aluminium, da ein Temperaturgradient über die Dicke des FZ-Wafers gewähr­ leistet ist. Somit können auch implantierte Dotierstoffe mit kurzer Eindringtiefe ausreichend aktiviert werden, so daß beispielsweise Bor als Donatordotierstoff eingesetzt werden kann.
Die sich aus der Verwendung des preiswerten FZ-Wafers ergebenden Vorteile bezüglich der Herstellungskosten gelten bei diesem Beispiel in gleicher Weise wie bei den vorhergehenden.
Entweder die Pufferschicht 32b oder die Kollektorschicht 31b kann als erste ausgebildet werden. Der Glühprozeß zur Ausbildung der Pufferschicht 32b kann zugleich zur Ausbildung der Kollektor­ schicht 31b verwendet werden, was die Anzahl der Glühschritte vermindern würde.
Beispiel 8
Bei dem Durchgriffs-IGBT dieses achten Beispiels besteht die n+ Pufferschicht 32b aus einer Sauerstoffdonator-Dotierungsschicht. Die Ausführungen zur Ausbildung der n+ Kathodenschicht 1b beim Beispiel 2 gelten in gleicher Weise für die Herstellung der n+ Pufferschicht 32b bei diesem achten Beispiel, wobei zu berücksichtigen ist, daß die Kathodenschicht 1b, die Drift­ schicht 3b und die Anodenelektrode 8 in Fig. 1 der Pufferschicht 32b, der Driftschicht 33 bzw. der Emitterelektrode 38 in Fig. 4 entsprechen. Die p+ Kollektorschicht 31b des achten Beispiels kann auf gleiche Weise wie beim siebten Beispiel hergestellt werden.
Auch für das achte Beispiel gilt, daß entweder zuerst die Pufferschicht 32b und dann die Kollektorschicht 31b oder umgekehrt hergestellt werden können. Der Glühprozeß zur Ausbildung der Kollektorschicht 31b kann zugleich für die Ausbildung der Pufferschicht 32b herangezogen werden, um die Anzahl von Glühschritten zu verringern. Alle Vorteile und Wirkungen der vorgenannten Beispiele gelten für dieses achte Beispiel in gleicher Weise.
Beispiel 9
Das Beispiel 9 betrifft ein Verfahren zur Herstellung des Durchgriffs-IGBT, bei dem nach Ausbil­ den des aktiven Elementbereichs und der Emitterelektrode 38 auf der Oberseite des FZ-Wafers und Abtragen von dessen Unterseite bis zu einer vorbestimmten Dicke zunächst Phosphor- oder Arsenionen von der Unterseite des Wafers her implantiert und unter Kühlung der Waferoberseite ein Glühprozeß durch Bestrahlung der Waferunterseite mit Licht- oder Laserstrahlen ausgeführt wird. Außerdem werden Borionen von der Unterseite des Wafers her implantiert und unter Kühlung der Waferoberseite ein Glühprozeß durch Bestrahlung der Waferunterseite mit Licht- oder Laserstrahlen ausgeführt. Das Kühlen der Waferoberseite erfolgt beispielsweise mittels eines Kühlgasstroms oder einer Wärmesenke. Die Implantationsenergie beim Implantieren der Borionen braucht nicht größer als 1 MeV zusein, da die Borionen in die äußerste Schicht der Waferunter­ seite implantiert werden. Die Dosismenge an Bor sollte nicht weniger als 1 × 1012 cm-2 und nicht mehr als 1 × 1015 cm-2 betragen.
Bei diesem neunten Beispiel wird die p+ Kollektorschicht 31b in gleicher Weise wie beim Beispiel 7 oder Beispiel 8 hergestellt, während die n+ Pufferschicht 32b durch Implantation von Phosphor- oder Arsenionen mit anschließender Licht- oder Laserglühbehandlung der Unterseite für kurze Zeit unter Kühlung der Oberseite des Wafers ausgebildet wird. Während des Glühens kann die Glühtemperatur an der Waferunterseite höher werden als der Schmelzpunkt von Aluminium, da ein Temperaturgradient über die Dicke des FZ-Wafers gewährleistet ist. Auf diese Weise können selbst Phosphor- oder Arsenionen mit kurzer Eindringtiefe ausreichend aktiviert werden. Mit dem neunten Beispiel werden die gleichen Wirkungen und Vorteile wie mit den Beispielen 7 und 8 erzielt.
Fünfte Ausführungsform
Fig. 5 zeigt eine Teilquerschnittsansicht eines Durchgriffs-IGBT mit einem Trench-Gate Aufbau.
Dieser IGBT mit Trench-Gate Aufbau gemäß der fünften Ausführungsform wird ebenfalls unter Verwendung eines n-leitenden FZ-Wafers niedriger Dotierstoffkonzentration als n- Driftschicht 33 hergestellt und mit einer n+ Pufferschicht 32b versehen. Der IGBT der fünften Ausführungsform unterscheidet sich von dem der vierten Ausführungsform hinsichtlich des Aufbaus des aktiven Elementbereichs (Kernteils). Der Elementbereich dieses IGBT mit Trench-Gate Aufbau umfaßt eine p+ Basiszone 44, die an der Oberseite der n- Driftschicht 33 ausgebildet ist, eine n+ Emitterzone 45, die an der Oberseite der Basiszone 44 ausgebildet ist, eine Gateelektrode 47 aus polykristallinem Silicium, die in einem Trench eingebettet ist, dessen Tiefe größer als die der Basiszone 44 ist, und der mit einem Gateoxidfilm 46 ausgekleidet ist, eine Emitterelektrode 48, die auf einem Zwischenschichtisolierfilm ausgebildet ist, und ähnliches. Eine p+ Kollektorschicht 31b ist unmittelbar an der Unterseite des FZ-Wafers ausgebildet, und eine Kollektorelektrode 39 aus Aluminium ist an der Kollektorschicht 31b angebracht. Die n+ Pufferschicht 32b ist zwischen der Driftschicht 33 und der Kollektorschicht 31b ausgebildet.
Mit Ausnahme des Elementbereichs wird der MOSFET dieser fünften Ausführungsform auf gleiche Weise hergestellt wie der der vierten Ausführungsform (entsprechend einem der Beispiele 7 bis 9) und weist dieselben Wirkungen und Vorteile auf. Durch den Trench-Gate Aufbau des Elementbereiches wird der Durchlaßwiderstand weiter verringert.

Claims (23)

1. Halbleiterbauelement mit einem Substrat niedriger Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, welches eine Driftschicht (3b) niedriger Konzentration des ersten Leitfähigkeitstyps bildet, und mit einem aktiven Elementbereich sowie einer ersten Elektrode (8) desselben an einer ersten Hauptseite des Substrats sowie einer Schicht (1b) hoher Dotierstoff­ konzentration und einer zweiten Elektrode (9) für dieselbe unmittelbar an einer zweiten Haupt­ seite des Substrats, dadurch gekennzeichnet, daß die Schicht (1b) hoher Dotierstoffkonzentration eine n-leitende Defektschicht ist.
2. Verfahren zur Herstellung eines Halbleiterbauelements gemäß Anspruch 1, umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode (8) auf der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, und
  • b) Bestrahlen der zweiten Hauptseite mit Protonen und Durchführen eines Glühprozes­ ses zur Ausbildung der Defektschicht (1b).
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Bestrahlungsenergie bei der Bestrahlung mit Protonen nicht größer als 1 MeV ist.
4. Halbleiterbauelement mit einem Substrat geringer Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, das eine Driftschicht (3b) geringer Dotierstoffkonzentration des ersten Leitfähigkeitstyps bildet, und mit einem aktiven Elementbereich sowie einer ersten Elektrode (8) desselben an einer ersten Hauptseite des Substrats sowie einer Schicht (1b) hoher Dotierstoff­ konzentration und einer zweiten Elektrode (9) für diese unmittelbar an einer zweiten Hauptseite des Substrats, dadurch gekennzeichnet, daß die Schicht (1b) hoher Dotierstoffkonzentration eine Sauerstoffdonator-Dotierungsschicht ist.
5. Verfahren zur Herstellung eines Halbleiterbauelements gemäß Anspruch 4, umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode (8) an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, und
  • b) Implantieren von Sauerstoffionen in die zweite Hauptseite und Durchführen eines Glühprozesses zur Ausbildung der Sauerstoffdonator-Dotierungsschicht.
6. Verfahren nach einem der Ansprüche 2, 3 oder 5, dadurch gekennzeichnet, daß der Glühprozeß in Schritt (b) bei einer Temperatur von nicht weniger als 300°C und nicht mehr als 500°C ausgeführt wird.
7. Verfahren zur Herstellung eines Halbleiterbauelements mit einem Substrat geringer Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, das eine Driftschicht (3b) niedriger Dotierstoffkonzentration des ersten Leitfähigkeitstyps bildet, und mit einem aktiven Elementbe­ reich und einer ersten Elektrode (8) desselben an einer ersten Hauptseite des Substrats und einer Schicht hoher Dotierstoffkonzentration und einer zweiten Elektrode (9) für dieselbe unmittelbar an einer zweiten Hauptseite des Substrats, umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode (8) an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, und
  • b) Implantieren von Dotierstoffionen von der zweiten Hauptseite her und Bestrahlen der zweiten Hauptseite mit Licht- oder Laserstrahlen unter Kühlung der ersten Hauptseite zur Ausbildung der Schicht (1b) hoher Dotierstoffkonzentration.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Dotierstoffionen Phosphor- oder Arsenionen sind.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Implanta­ tionsenergie im Schritt (b) nicht größer als 1 MeV ist.
10. Verfahren nach einem der Ansprüche 7 bis 9 dadurch gekennzeichnet, daß die Dosismenge des Dotierstoffs im Schritt (b) nicht weniger als 1 × 1013 cm-2 und nicht mehr als 1 × 1016 cm-2 beträgt.
11. Verfahren zur Herstellung eines Halbleiterbauelements mit einem Substrat niedriger Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, welches eine Driftschicht (33) niedriger Dotierstoffkonzentration bildet, einem aktiven Elementbereich und einer ersten Elektrode (38) desselben an einer ersten Hauptseite des Substrats, einer ersten Schicht (31b) hoher Dotierstoffkonzentration eines zweiten Leitfähigkeitstyps und einer zweiten Elektrode (39) für diese unmittelbar an einer zweiten Hauptseite des Substrats, und mit einer zweiten Schicht hoher Dotierstoffkonzentration des ersten Leitfähigkeitstyps als Pufferschicht (32b) zwischen der Driftschicht (33) und der ersten Schicht (31b), umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode (38) an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke,
  • b) Bestrahlen der zweiten Hauptseite mit Protonen und Durchführen eines Glühprozes­ ses, um dadurch die zweite Schicht (32b) auszubilden, und
  • c) Implantieren von Akzeptordotierstoffionen von der zweiten Hauptseite her und Durchführen eines Glühprozesses, um dadurch die erste Schicht (31b) auszubilden.
12. Verfahren nach Ansprüche 11, dadurch gekennzeichnet, daß die Bestrahlungs­ energie bei der Bestrahlung mit Protonen nicht mehr als 1 MeV beträgt.
13. Verfahren zur Herstellung eines Halbleiterbauelements mit einem Substrat niedriger Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, welches eine Driftschicht (33) niedriger Dotierstoffkonzentration bildet, mit einem aktiven Elementbereich und einer ersten Elektrode (38) desselben an einer ersten Hauptseite des Substrats, einer ersten Schicht (31b) hoher Dotierstoffkonzentration eines zweiten Leitfähigkeitstyps und einer zweiten Elektrode (39) für diese unmittelbar an einer zweiten Hauptseite des Substrats, und mit einer zweiten Schicht (32b) hoher Dotierstoffkonzentration des ersten Leitfähigkeitstyps als Pufferschicht zwischen der Driftschicht (33) und der ersten Schicht (31b), umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode (38) an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke,
  • b) Implantieren von Sauerstoffionen von der zweiten Hauptseite her und Durchführen eines Glühprozesses zur Ausbildung der zweiten Schicht (32b) und
  • c) Implantieren von Akzeptordotierstoffionen von der zweiten Hauptseite her und Durchführen eines Glühprozesses zur Ausbildung der ersten Schicht (31b).
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Glühprozeß zur Ausbildung der zweiten Schicht (32b) bei einer Temperatur von nicht weniger als 300°C und nicht mehr als 500°C ausgeführt wird.
15. Verfahren zur Herstellung eines Halbleiterbauelements mit einem Substrat niedriger Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, welches eine Driftschicht (33) niedriger Dotierstoffkonzentration bildet, mit einem aktiven Elementbereich und einer ersten Elektrode (38) desselben an einer ersten Hauptseite des Substrats, einer ersten Schicht (31b) hoher Dotierstoffkonzentration eines zweiten Leitfähigkeitstyps und einer zweiten Elektrode (39) für diese unmittelbar an einer zweiten Hauptseite des Substrats, und mit einer zweiten Schicht (32b) hoher Dotierstoffkonzentration des ersten Leitfähigkeitstyps als Pufferschicht zwischen der Driftschicht (33) und der ersten Schicht (31b), umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode (38) an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke,
  • b) Implantieren von Donatordotierstoffionen von der zweiten Hauptseite her und Durch­ führen eines Glühprozesses durch Bestrahlen der zweiten Hauptseite mit Energiestrahlen unter Kühlung der ersten Hauptseite zur Ausbildung der zweiten Schicht (32b), und
  • c) Implantieren von Akzeptordotierstoffionen von der zweiten Hauptseite her und Durchführen eines Glühprozesses, um dadurch die erste Schicht (31b) auszubilden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Donatordotier­ stoffionen Phosphor- oder Arsenionen sind.
17. Verfahren nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, daß die Implantationsenergie im Schritt (b) nicht größer als 1 MeV ist.
18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß die Dosismenge des Dotierstoffs im Schritt (b) nicht weniger als 1 × 1012 cm-2 und nicht mehr als 1 × 15 cm-2 beträgt.
19. Verfahren nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, daß die Akzeptordotierstoffionen im Schritt (c) Borionen sind.
20. Verfahren nach einem der Ansprüche 11 bis 19, dadurch gekennzeichnet, daß die Implantationsenergie im Schritt (c) nicht mehr als 1 MeV beträgt.
21. Verfahren nach einem der Ansprüche 11 bis 20, dadurch gekennzeichnet, daß die Dosismenge des Dotierstoffs im Schritt (c) nicht weniger als 1 × 1012 cm-2 und nicht mehr als 1 × 1015 cm-2 beträgt.
22. Verfahren nach einem der Ansprüche 11 bis 21, dadurch gekennzeichnet, daß der Glühprozeß zur Ausbildung der ersten Schicht (31b) auch zur Ausbildung der zweiten Schicht (32b) verwendet wird.
23. Verfahren zur Herstellung eines Halbleiterbauelements mit einem Substrat niedriger Dotierstoffkonzentration eines ersten Leitfähigkeitstyps, welches eine ~ Driftschicht niedriger Dotierstoffkonzentration des ersten Leitfähigkeitstyps bildet, und mit einem aktiven Elementbe­ reich und einer ersten Elektrode desselben an einer ersten Hauptseite des Substrats sowie einer Schicht hoher Dotierstoffkonzentration und einer zweitem Elektrode für diese unmittelbar an einer zweiten Hauptseite des Substrats, umfassend die Schritte:
  • a) Ausbilden des aktiven Elementbereichs und der ersten Elektrode an der ersten Hauptseite des Substrats und Abtragen der zweiten Hauptseite des Substrats bis zu einer vorbestimmten Dicke, und
  • b) Implantieren von Dotierstoffionen des ersten oder des zweiten Leitfähigkeitstyps von der zweiten Hauptseite her und Durchführen eines Glühprozesses durch Bestrahlen der zweiten Hauptseite mit Energiestrahlen unter Kühlung der ersten Hauptseite, um dadurch die Schicht hoher Dotierstoffkonzentration auszubilden.
DE10055446A 1999-11-26 2000-11-09 Halbleiterbauelement und Verfahren zu seiner Herstellung Expired - Lifetime DE10055446B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP33613099A JP4862207B2 (ja) 1999-11-26 1999-11-26 半導体装置の製造方法
JP336130/99 1999-11-26
JP34238299A JP3684962B2 (ja) 1999-12-01 1999-12-01 半導体装置の製造方法
JP342382/99 1999-12-01

Publications (2)

Publication Number Publication Date
DE10055446A1 true DE10055446A1 (de) 2001-07-05
DE10055446B4 DE10055446B4 (de) 2012-08-23

Family

ID=26575372

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10055446A Expired - Lifetime DE10055446B4 (de) 1999-11-26 2000-11-09 Halbleiterbauelement und Verfahren zu seiner Herstellung

Country Status (2)

Country Link
US (3) US6610572B1 (de)
DE (1) DE10055446B4 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1220322A2 (de) * 2000-12-27 2002-07-03 Kabushiki Kaisha Toshiba Halbeiterbauelement mit hoher Durchbruchspannung
EP1315213A3 (de) * 2001-11-23 2007-10-03 Robert Bosch Gmbh MIS-Halbleiteranordnungen mit einer Graben-Gateelektrode
DE102007014038A1 (de) * 2007-03-23 2008-09-25 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US7615847B2 (en) 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1138307C (zh) * 2000-12-21 2004-02-11 北京工业大学 低功耗半导体功率开关器件及其制造方法
US20030183369A1 (en) * 2002-04-02 2003-10-02 John Makaran Heat sink and method of removing heat from power electronics components
DE102004030268B4 (de) * 2003-06-24 2013-02-21 Fuji Electric Co., Ltd Verfahren zum Herstellen eines Halbleiterelements
US20050074985A1 (en) * 2003-10-01 2005-04-07 Yoo Woo Sik Method of making a vertical electronic device
DE102004012818B3 (de) 2004-03-16 2005-10-27 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauelements
DE102004013932A1 (de) * 2004-03-22 2005-10-27 Infineon Technologies Ag Verfahren zur Wärmebehandlung eines Halbleitersubstrats
DE102004039208B4 (de) * 2004-08-12 2014-01-16 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungsbauelements mit einer vergrabenen n-dotierten Halbleiterzone und Leistungsbauelement
DE102005039564B4 (de) * 2004-09-02 2011-03-31 Fuji Electric Systems Co., Ltd. Verfahren zum Herstellen eines Halbleiterbauteils
DE102005040624A1 (de) 2004-09-02 2006-03-09 Fuji Electric Holdings Co., Ltd., Kawasaki Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102005043913B4 (de) * 2004-09-22 2011-06-30 Infineon Technologies AG, 81669 Verfahren zur Herstellung einer dotierten Zone in einem Halbleiterkörper
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
JP4919700B2 (ja) * 2005-05-20 2012-04-18 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5087828B2 (ja) * 2005-08-26 2012-12-05 富士電機株式会社 半導体装置の製造方法
CN101305470B (zh) * 2005-11-14 2010-12-08 富士电机***株式会社 半导体器件及其制造方法
JP5358189B2 (ja) * 2006-01-20 2013-12-04 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト 酸素含有半導体ウェハの処理方法
JP2008085050A (ja) * 2006-09-27 2008-04-10 Renesas Technology Corp 半導体装置の製造方法
DE102007063786B3 (de) 2007-04-16 2022-09-15 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper
DE102007017788A1 (de) 2007-04-16 2008-10-30 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper sowie damit hergestelltes Halbleiterbauelement
JP5365009B2 (ja) 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP2009194197A (ja) * 2008-02-15 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
US7745845B2 (en) * 2008-04-23 2010-06-29 Fairchild Semiconductor Corporation Integrated low leakage schottky diode
US7842590B2 (en) * 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
JP5436231B2 (ja) 2009-01-16 2014-03-05 昭和電工株式会社 半導体素子の製造方法及び半導体素子、並びに半導体装置
US8330214B2 (en) * 2009-05-28 2012-12-11 Maxpower Semiconductor, Inc. Power semiconductor device
JP5641055B2 (ja) 2010-12-17 2014-12-17 富士電機株式会社 半導体装置およびその製造方法
JP2012256628A (ja) 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
KR20120140411A (ko) * 2011-06-21 2012-12-31 (주) 트리노테크놀로지 전력 반도체 소자 및 그 제조 방법
CN103748689B (zh) 2011-09-08 2017-02-15 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP5817686B2 (ja) 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
WO2013100155A1 (ja) 2011-12-28 2013-07-04 富士電機株式会社 半導体装置および半導体装置の製造方法
CN103999225B (zh) 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
EP2793267B1 (de) 2012-03-23 2020-11-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und halbleitervorrichtungsherstellungsverfahren
JP5880690B2 (ja) 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法
JP2013235891A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
US10211433B2 (en) 2012-11-27 2019-02-19 Apple Inc. Battery packaging
US10033029B2 (en) 2012-11-27 2018-07-24 Apple Inc. Battery with increased energy density and method of manufacturing the same
US9711770B2 (en) 2012-11-27 2017-07-18 Apple Inc. Laminar battery system
US9899661B2 (en) 2013-03-13 2018-02-20 Apple Inc. Method to improve LiCoO2 morphology in thin film batteries
US9601751B2 (en) * 2013-03-15 2017-03-21 Apple Inc. Annealing method for thin film electrodes
US10141600B2 (en) 2013-03-15 2018-11-27 Apple Inc. Thin film pattern layer battery systems
US9570775B2 (en) 2013-03-15 2017-02-14 Apple Inc. Thin film transfer battery systems
US9887403B2 (en) 2013-03-15 2018-02-06 Apple Inc. Thin film encapsulation battery systems
DE112014003712T5 (de) 2013-12-16 2016-04-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US10930915B2 (en) 2014-09-02 2021-02-23 Apple Inc. Coupling tolerance accommodating contacts or leads for batteries
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
DE102015122833A1 (de) 2015-12-23 2017-06-29 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung
DE112018000050T5 (de) * 2017-01-17 2019-02-28 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP6833038B2 (ja) 2017-07-19 2021-02-24 三菱電機株式会社 半導体装置の製造方法および半導体装置
CN110528061A (zh) * 2018-05-23 2019-12-03 中国科学院金属研究所 一种激光辅助加热生长大尺寸晶体的方法及专用设备
GB2584698B (en) * 2019-06-12 2022-09-14 Mqsemi Ag Non-punch-through reverse-conducting power semiconductor device and method for producing same
US11824220B2 (en) 2020-09-03 2023-11-21 Apple Inc. Electronic device having a vented battery barrier
JP2022092731A (ja) 2020-12-11 2022-06-23 株式会社東芝 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3339393C2 (de) * 1983-10-29 1986-12-18 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zur Herstellung einer unterhalb einer äußeren hochdotierten Zone liegenden s-n-Zonenfolge einer Halbleiterstruktur aus Silicium
JPH0722198B2 (ja) 1987-07-15 1995-03-08 富士電機株式会社 絶縁ゲ−ト形バイポ−ラトランジスタ
JPH07107935B2 (ja) * 1988-02-04 1995-11-15 株式会社東芝 半導体装置
JP2890519B2 (ja) 1989-09-08 1999-05-17 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
DE4013626C1 (en) * 1990-04-27 1991-05-29 Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh & Co Kg, 4788 Warstein, De Semiconductor component - with weakly-doped N(-) and more highly-doped N partial zones
JPH04274368A (ja) * 1991-03-01 1992-09-30 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH0582791A (ja) 1991-09-24 1993-04-02 Fuji Electric Co Ltd 電力用ｍｏｓｆｅｔおよびその製造方法
US5841197A (en) * 1994-11-18 1998-11-24 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5541122A (en) * 1995-04-03 1996-07-30 Motorola Inc. Method of fabricating an insulated-gate bipolar transistor
US5589408A (en) * 1995-07-05 1996-12-31 Motorola, Inc. Method of forming an alloyed drain field effect transistor and device formed
US5883403A (en) * 1995-10-03 1999-03-16 Hitachi, Ltd. Power semiconductor device
JP3488772B2 (ja) * 1996-01-16 2004-01-19 三菱電機株式会社 半導体装置
JP3427609B2 (ja) 1996-02-27 2003-07-22 富士電機株式会社 半導体装置の製造方法
JP3352592B2 (ja) * 1996-05-16 2002-12-03 三菱電機株式会社 半導体装置およびその製造方法
US6274892B1 (en) * 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
DE19829614B4 (de) * 1998-07-02 2004-09-23 Semikron Elektronik Gmbh Verfahren zur Herstellung eines Leistungshalbleiterbauelementes

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1220322A2 (de) * 2000-12-27 2002-07-03 Kabushiki Kaisha Toshiba Halbeiterbauelement mit hoher Durchbruchspannung
EP1220322A3 (de) * 2000-12-27 2004-09-15 Kabushiki Kaisha Toshiba Halbeiterbauelement mit hoher Durchbruchspannung
EP1315213A3 (de) * 2001-11-23 2007-10-03 Robert Bosch Gmbh MIS-Halbleiteranordnungen mit einer Graben-Gateelektrode
DE102007014038A1 (de) * 2007-03-23 2008-09-25 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US7615847B2 (en) 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
DE102007014038B4 (de) * 2007-03-23 2015-02-12 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements

Also Published As

Publication number Publication date
US6759301B2 (en) 2004-07-06
US20030211693A1 (en) 2003-11-13
US6610572B1 (en) 2003-08-26
US20030211694A1 (en) 2003-11-13
US6762097B2 (en) 2004-07-13
DE10055446B4 (de) 2012-08-23

Similar Documents

Publication Publication Date Title
DE10055446B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102009014583B4 (de) Siliziumcarbid-MOS-Halbleitervorrichtung
DE102005026408B3 (de) Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
DE10330571B4 (de) Vertikales Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Randbereich und Herstellungsverfahren dafür
DE102005009020B4 (de) Verfahren zur Erzeugung eines Leistungstransistors und damit erzeugbare integrierte Schaltungsanordnung
DE19704996C2 (de) Verfahren zur Herstellung eines IGBT-Bauelementes
EP1979934B1 (de) Verfahren zur behandlung eines sauerstoff enthaltenden halbleiterwafers und halbleiterbauelement
DE102007030805B4 (de) Halbleitervorrichtung und Herstellungsverfahren derselben
DE112006001791B4 (de) Non-Punch-Through Hochspannungs-IGBT für Schaltnetzteile und Verfahren zur Herstellung derselben
DE102018215731B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102008003953A1 (de) Verfahren zur Herstellung eines Halbleiterelements
DE102018205274B4 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102009019278A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Laserausheilung
DE112015000610T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102006002903A1 (de) Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
DE102015108929A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Feldstoppzone
DE102013106795B4 (de) Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112015006631T5 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE10240107B4 (de) Randabschluss für Leistungshalbleiterbauelement und für Diode sowie Verfahren zur Herstellung einer n-leitenden Zone für einen solchen Randabschluss
DE102004039209B4 (de) Verfahren zur Herstellung einer n-dotierten Feldstoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Feldstoppzone
DE112013000866B4 (de) Siliziumkarbid (SiC)-Halbleitervorrichtungen
DE102005032074B4 (de) Halbleiterbauelement mit Feldstopp
DE19544725A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102007019551B9 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102004039208A1 (de) Verfahren zur Herstellung einer vergrabenen n-dotierten Halbleiterzone in einem Halbleiterkörper und Halbleiterbauelement

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

8128 New person/name/address of the agent

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN, 80336 MUENCHE

R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD., KAWASAKI-SHI, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110927

Owner name: FUJI ELECTRIC CO., LTD., JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110927

R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20121124

R082 Change of representative

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN PATENTANWA, DE

R071 Expiry of right