DE10042312A1 - Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein - Google Patents

Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein

Info

Publication number
DE10042312A1
DE10042312A1 DE10042312A DE10042312A DE10042312A1 DE 10042312 A1 DE10042312 A1 DE 10042312A1 DE 10042312 A DE10042312 A DE 10042312A DE 10042312 A DE10042312 A DE 10042312A DE 10042312 A1 DE10042312 A1 DE 10042312A1
Authority
DE
Germany
Prior art keywords
holes
carrier element
conductive
producing
element according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10042312A
Other languages
English (en)
Inventor
Carsten Senge
Ruediger Mentzer
Frank Osterwald
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemia Germany GmbH
Original Assignee
Orga Kartensysteme GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Orga Kartensysteme GmbH filed Critical Orga Kartensysteme GmbH
Priority to DE10042312A priority Critical patent/DE10042312A1/de
Priority to AU2001283791A priority patent/AU2001283791A1/en
Priority to PCT/DE2001/002991 priority patent/WO2002019425A1/de
Priority to EP01962609A priority patent/EP1340259A1/de
Publication of DE10042312A1 publication Critical patent/DE10042312A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07743—External electrical contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Wire Bonding (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

Es wird ein Verfahren zur Herstellung eines Trägerelementes für einen zum Einbau in Datenträgerkarten vorgesehenen IC-Baustein vorgestellt, bei dem erfindungsgemäß die in das Trägerelement eingestanzten Durchgangslöcher mit einem einseitig angeordneten leitenden Randbereich versehen werden und in einem weiteren Arbeitsschritt mit einer aushärtbaren Leitpaste verfüllt werden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Trägerelementes für einen zum Einbau in Datenträgerkarten vorgesehenen IC-Baustein, wobei das Trägerelement auf beiden Flachseiten aus einem leitenden Mate­ rial bestehende Leiterbahnen und Kontaktflächen aufweist, die mindestens auf der einen Flachseite zur Außenkontaktierung des IC-Bausteines vorge­ sehen sind, mit den im Anspruch 1 genannten gattungsgemäßen Verfah­ rensschritten.
Trägerelemente der oben beschriebenen Art werden im Stand der Technik aus so genannten Endlosfilmen hergestellt, bei denen üblicherweise wähend des Herstellungs- und Bestückungsvorganges zwei Trägerelemente neben­ einander und eine Vielzahl von Trägerelementen hintereinander einen Film­ streifen bilden. Die einzelnen Trägerelemente des Filmstreifens werden hierbei mit den IC-Bausteinen und mit elektrischer Kontaktierung zwischen IC-Bausteinen und Kontaktflächen versehen, bevor eine Vereinzelung der Trägerelemente vorgenommen wird. Ein herkömmlicher Herstellungsprozess sieht hierbei vor, dass ein mit einer seitlichen Perforierung versehenes elektrisch nicht leitendes Kunststoffband (Filmstreifen) auf beiden Seiten mit Leiterbahnen und Kontaktflächen versehen wird, nachdem in einem vorausgegangenen Arbeitsschritt an vorgegebenen Positionen Durchgangslöcher in das Kunststoffband eingebracht worden sind. Das Aufbringen der Leiterbahnen und Kontaktflächen kann auf unterschiedliche Art und Weise, beispielsweise durch einen Ätzprozess oder durch Aufbringen mittels eines Siebdruckvorganges erfolgen.
Die aufgebrachten Kontaktflächen sind herkömmlich so angeordnet, dass sie die Durchgangslöcher einseitig an der zur Außenkontaktierung vorgesehe­ nen Seite überdecken, so dass an der den Kontaktflächen abgewandten Seite des Kunststoffbandes, an der die IC-Bausteine in einem nachfolgen­ den Arbeitsschritt festgelegt werden, mit Hilfe von Bonddrähten eine Verbindung zwischen IC-Bausteinen und Kontaktflächen durch die Durch­ gangslöcher des Kunststoffbandes hindurch, erfolgen kann.
Heutzutage in vielen Bereichen übliche Montageverfahren für IC-Bausteine oder andere elektronische Bauelemente - wie beispielsweise die Flip-Chip- Technik oder andere face-down-Montagetechnologien - erfordern eine so genannte Durchkontaktierung der die Basis der Trägerelemente bildenden Kunststoffschicht.
Aufgabe der vorliegenden Erfindung ist es daher, für den Einsatz dieser kostengünstigen Montagetechnologien ein Verfahren zur Herstellung der dafür notwendigen Trägerelemente bereitzustellen, mit dem eine Durch­ kontaktierung der verwendeten Kunststoffbänder möglich ist.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, dass an der Anschlussseite für den IC-Baustein die Durchgangslöcher mit einem leiten­ den Randbereich versehen werden, und dass in einem anschließenden Verfahrensschritt die Durchgangslöcher mit einer aushärtbaren Leitpaste verfüllt werden. Durch diese erfindungsgemäße Gestaltung ist eine elektri­ sche Verbindung der dem IC-Baustein abgewandten Seite des Kunststoff­ bandes bzw. des hieraus erstellten Trägerelementes, auf der die Kontakt­ flächen zur Außenkontaktierung liegen, und derjenigen Seite, an der der IC- Baustein durch eine face-down-Montagetechnologie angeordnet wird, gege­ ben, wobei die erfindungsgemäßen Verfahrensschritte kostengünstig und zuverlässig durchgeführt werden können. Durch die Durchkontaktierung der Trägerelemente und der daraus resultierenden Möglichkeit, face-down- Montage-Techniken einzusetzen, ergibt sich für die mit dem erfindungs­ gemäßen Verfahren hergestellten Trägerelemente ein geringst möglicher Platz- und Höhenbedarf, da sich die Kontakte des IC-Bausteines oder ande­ rer elektronischer Bauelemente direkt über den durchkontaktierten Kontakt­ flächen befinden und somit die bislang übliche Verbindung der IC-Bausteine mittels Bondverdrahtung entfallen kann. Darüber hinaus können durch das neuartige Verfahren vorzugsweise Halbleiter als Chip-Sized-Package (CSP) eingesetzt werden, wobei die Umverdrahtung der Anschlussflächen des Halbleiters direkt auf diesem eine flexible Anordnung der diesbezüglichen Anschlussflächen gestattet, und darüber hinaus ein üblicherweise für Flip- Chip-Techniken notwendiger Underfiller entbehrlich ist. Die Umverdrahtung der Chip-Sized-Package-Halbleiter ermöglicht es, die auf den Trägerele­ menten vorhandenen Anschlussgeometrien, d. h. die Anordnung der Kontaktflächen bei einem Wechsel auf andere Halbleiterbaustein-Varianten beizubehalten. Die daraus resultierende Standardisierung in der Fertigung ergibt bei der Gesamtherstellung der Produkte eine größere Flexibilität.
Besondere Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich zusammen mit der technischen Lehre des Anspruches 1 aus den Merk­ malen der Unteransprüche.
Hierbei sieht eine besonders kostengünstige und zuverlässige Variante des Verfahrens vor, dass die Verfüllung der Durchgangslöcher mit der aushärt­ baren Leitpaste mittels eines Sieb-, Schablonen- oder Stempeldrucks bzw. eines Dispensschnittes durchgeführt wird.
Die angesprochenen Druckvorgänge ermöglichen es darüber hinaus, unter bestimmten Randbedingungen die Verfüllung der Durchgangslöcher und die Erstellung des leitenden Randbereiches in einem gemeinsamen Druckvor­ gang durchzuführen.
Eine zweckmäßige Weiterentwicklung des erfindungsgemäßen Verfahrens sieht darüber hinaus vor, mit der Herstellung der Durchkontaktierung durch Einbringen der Leitpaste in die Durchgangslöcher auf derjenigen mit dem leitenden Randbereich versehenen Flachseite des Trägerelementes die durch eine Leiterbahn mit dem Randbereich verbundene Kontaktfläche für den face-down montierten Halbleiter mit einem leitfähigen, über die Ober­ fläche vorstehenden Bump zu versehen. In besonderen Fällen kann der Bump direkt auf der Durchkontaktierung liegen. Mit diesem Verfahrensschritt kann der üblicherweise separat auszuführende Schritt des Chip-Bumping eingespart werden.
Im Folgenden wird das erfindungsgemäße Verfahren anhand von zwei unter­ schiedlich bestückten Trägerelementen näher erläutert. Es zeigt:
Fig. 1a, 1b Schnittdarstellungen durch zwei mittels des erfindungsge­ mäßen Verfahrens hergestellte Trägerelemente im Bereich der Durchkontaktierung vor dem Aufbringen eines elektronischen Bauelementes und
Fig. 2: eine Schnittdarstellung durch ein Trägerelement im Bereich der Durchkontaktierungen mit auf dem Trägerelement angeordne­ tem IC-Baustein.
Ein mit dem neuartigen Verfahren hergestelltes Trägerelement - dargestellt in Fig. 1 - besteht aus einem tragenden Kunststoffkörper 1, welcher zu Beginn des Herstellungsverfahrens als Kunststoffbandrohmaterial vorliegt. Das Kunststoffband wird in einem ersten Arbeitsgang mit Durchgangs­ löchern 2 versehen. Anschließend wird das Folienband beidseitig mit Leiter­ bahnen 3 und Kontaktflächen 4 versehen. Notwendig und neuartig für dieses Verfahren ist die Ausbildung eines leitenden Randbereiches 5 an der der Leiterbahn und den Kontaktflächen abgewandten Seite des Kunst­ stoffkörpers. Die Aufbringung der Leiterbahnen 3, Kontaktflächen 4 und leitfähigen Randbereich 5 kann durch Ätztechnik oder beispielsweise durch ein Siebdruckverfahren erfolgen.
Ein nachfolgender Verfahrensschritt sieht dann vor, den Bereich des Durch­ gangsloches 2 komplett mit einer aushärtbaren Leitpaste auszufüllen. Auf diese Weise wird eine Durchkontaktierung des leitfähigen Randbereiches 5 auf einer Seite des Kunststoffkörpers mit der Kontaktfläche 4 auf der gegen­ über liegenden Seite erreicht. Auf den Randbereich 5 bzw. angeschlossene Kontaktflächen 4 lassen sich dann problemlos ein IC-Baustein oder andere elektronische Halbleiterelemente mittels Face-Down-Montagetechniken anordnen.
Entsprechend einer vorteilhaften Gestaltung des erfindungsgemäßen Verfahrens kann dieses durch einen weiteren Verfahrensschritt ergänzt werden, der darin besteht, auf dem für die Kontaktierung mit dem IC-Bau­ stein vorgesehenen Randbereich 5 mittig oder den angeschlossenen Kontaktflächen einen Bump 6 aus Leitklebstoff anzubringen. Auf dem bereits erstellten Bump kann der zugehörige Halbleiter positionsgenau angeordnet und gleichzeitig elektrisch kontaktiert werden.
In der Fig. 2 ist ein erfindungsgemäß hergestelltes Trägerelement mit aufgesetztem IC-Baustein 7 dargestellt. Bei dem IC-Baustein handelt es sich um einen so genannten Chip-Sized-Package-Halbleiter (CSP), der an seiner den Kunststoffkörper 1 des Trägerelementes zugewandten Seite eine On- Chip-Umverdrahtung in Form mehrerer dünner miteinander korrespon­ dierender Leiterbahnschichten aufweist, wodurch eine Änderung der Anschlussflächenbelegung direkt auf dem Halbleiter erfolgt, was wiederum eine flexible Anordnung der Anschlussflächen ergibt. Aus der Figur ist darüber hinaus ersichtlich, dass der IC-Baustein 7 an den Kontaktstellen zum Kunststoffkörper 1 des Trägerelementes eine Nickelschicht in Form einer Under-Bump-Metallisierung 9 aufweist. Der IC-Baustein 7 wird, wie dies aus der Fig. 2 deutlich wird, direkt unter Zwischenschaltung des aus Leitkleber bestehenden Bumps 6 auf den Kunststoffkörper 1 des Trägerele­ mentes aufgesetzt. Anzumerken ist hierbei, dass bei Verwendung von CSP- Halbleitern auf einen üblicherweise erforderlichen Underfiller zur mecha­ nischen und elektrischen Kontaktierungsabsicherung, wie sie bei Flip-Chip- Montagetechniken eigentlich üblich ist, verzichtet werden kann, da die verschiedenen Lagen der isolierenden und elektrisch leitenden Schichten der CSP-Umverdrahtung 8 ausreichenden Schutz vor Ausfällen durch thermo-mechanische Wechsellasten bietet.
Bezugszeichenliste
1
Kunststoffkörper
2
Durchgangsloch
3
Leiterbahn
4
Kontaktfläche
5
leitfähiger Randbereich mit angeschlosse­ ner Kontaktfläche
6
Bump
7
IC-Baustein
8
CSP-Umverdrahtung
9
Ni-Under-Bump-Metallisierung

Claims (5)

1. Verfahren zur Herstellung eines Trägerelementes für ein zum Ein­ bau in Datenträgerkarten vorgesehenen IC-Baustein, wobei das Trägerelement auf beiden Flachseiten aus einem leitenden Mate­ rial bestehende Leiterbahnen und Kontaktflächen aufweist, die mindestens auf der einen Flachseite zur Außenkontaktierung vorgesehen sind, bei dem in ein Folienband Durchgangslöcher eingestanzt werden, anschließend das Folienband beidseitig mit den Leiterbahnen und Kontaktflächen versehen wird, wobei die Kontaktflächen die Durchgangslöcher einseitig an der zur Außen­ kontaktierung vorgesehenen Seite überdecken und abschließend das Folienband in einzelne Trägerelemente geteilt wird, dadurch gekennzeichnet, dass an der Anschlussseite für den IC-Baustein (7) die Durchgangslöcher (2) mit einem leitenden Randbereich (5) versehen werden und dass in einem anschließenden Verfah­ rensschritt die Durchgangslöcher (2) mit einer aushärtbaren Leit­ paste verfüllt werden.
2. Verfahren zur Herstellung eines Trägerelementes nach Anspruch 1, dadurch gekennzeichnet, dass die Verfüllung der Durchgangslöcher (2) mit der Leitpaste durch Sieb-, Schablonen- oder Stempeldruck bzw Dispensschnittes durchgeführt wird.
3. Verfahren zur Herstellung eines Trägerelementes nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Verfüllung der Durchgangslöcher (2) und die Erstellung des leitenden Rand­ bereiches (5) und einer entsprechenden Leiterbahnstruktur in einem gemeinsamen Druckvorgang erfolgt.
4. Verfahren zur Herstellung eines Trägerelementes nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die in Durch­ gangslöcher (2) eingebrachte Leitpaste an der mit dem leitenden Randbereich (5) versehenen Flachseite des Trägerelementes mit einem über die Oberfläche vorstehenden Bump (6) aus Leitkleb­ stoff versehen wird.
5. Verfahren zur Herstellung eines Trägerelementes nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Verfüllen der Durchgangslöcher und das Aufbringen des leitfähigen Bumps für die Chipkontaktierung auf den Randbereich (5) mittig oder den angeschlossenen Kontaktflächen gleichzeitig in einem gemein­ samen Verfahrensschritt erfolgt.
DE10042312A 2000-08-29 2000-08-29 Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein Withdrawn DE10042312A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE10042312A DE10042312A1 (de) 2000-08-29 2000-08-29 Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein
AU2001283791A AU2001283791A1 (en) 2000-08-29 2001-08-13 Method for production of a support element for an ic component
PCT/DE2001/002991 WO2002019425A1 (de) 2000-08-29 2001-08-13 Verfahren zur herstellung eines trägerelementes für einen ic-baustein
EP01962609A EP1340259A1 (de) 2000-08-29 2001-08-13 Verfahren zur herstellung eines trägerelementes für einen ic-baustein

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10042312A DE10042312A1 (de) 2000-08-29 2000-08-29 Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein

Publications (1)

Publication Number Publication Date
DE10042312A1 true DE10042312A1 (de) 2002-03-14

Family

ID=7654115

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10042312A Withdrawn DE10042312A1 (de) 2000-08-29 2000-08-29 Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein

Country Status (4)

Country Link
EP (1) EP1340259A1 (de)
AU (1) AU2001283791A1 (de)
DE (1) DE10042312A1 (de)
WO (1) WO2002019425A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10234659A1 (de) * 2002-07-26 2004-02-12 Infineon Technologies Ag Verbindungsanordnung, zugehörige Verwendung und zugehöriges Herstellungsverfahren

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103978348A (zh) * 2014-05-28 2014-08-13 福清泳贸塑胶有限公司 一种电脑显示器背板左侧基板的加工方法及其结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4731645A (en) * 1982-05-14 1988-03-15 U.S. Philips Corporation Connection of a semiconductor to elements of a support, especially of a portable card
EP0347824A2 (de) * 1988-06-22 1989-12-27 Sumitomo Electric Industries, Ltd. Verfahren zur Erzeugung einer Dickschicht
DE19539181A1 (de) * 1995-10-20 1997-04-24 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
DE19735171A1 (de) * 1997-08-13 1999-01-07 Siemens Ag Halbleitermodul
DE19728693C2 (de) * 1997-07-04 1999-04-29 Siemens Ag Halbleitermodul
DE19809073A1 (de) * 1998-03-04 1999-09-16 Orga Kartensysteme Gmbh Chipmodul und Verfahren zur Herstellung einer Chipkarte

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123990A (ja) * 1984-11-05 1986-06-11 Casio Comput Co Ltd Ｉｃカ−ド
US5450290A (en) * 1993-02-01 1995-09-12 International Business Machines Corporation Printed circuit board with aligned connections and method of making same
US5478700A (en) * 1993-12-21 1995-12-26 International Business Machines Corporation Method for applying bonding agents to pad and/or interconnection sites in the manufacture of electrical circuits using a bonding agent injection head
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
FR2740935B1 (fr) * 1995-11-03 1997-12-05 Schlumberger Ind Sa Procede de fabrication d'un ensemble de modules electroniques pour cartes a memoire electronique
FR2773642B1 (fr) * 1998-01-13 2000-03-03 Schlumberger Ind Sa Procede de connexion de plots d'un composant a circuits integres a des plages de connexion d'un substrat plastique au moyen de protuberances

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4731645A (en) * 1982-05-14 1988-03-15 U.S. Philips Corporation Connection of a semiconductor to elements of a support, especially of a portable card
EP0347824A2 (de) * 1988-06-22 1989-12-27 Sumitomo Electric Industries, Ltd. Verfahren zur Erzeugung einer Dickschicht
DE19539181A1 (de) * 1995-10-20 1997-04-24 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
DE19728693C2 (de) * 1997-07-04 1999-04-29 Siemens Ag Halbleitermodul
DE19735171A1 (de) * 1997-08-13 1999-01-07 Siemens Ag Halbleitermodul
DE19809073A1 (de) * 1998-03-04 1999-09-16 Orga Kartensysteme Gmbh Chipmodul und Verfahren zur Herstellung einer Chipkarte

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10234659A1 (de) * 2002-07-26 2004-02-12 Infineon Technologies Ag Verbindungsanordnung, zugehörige Verwendung und zugehöriges Herstellungsverfahren

Also Published As

Publication number Publication date
AU2001283791A1 (en) 2002-03-13
WO2002019425A1 (de) 2002-03-07
EP1340259A1 (de) 2003-09-03

Similar Documents

Publication Publication Date Title
DE102006005645B4 (de) Stapelbarer Baustein, Bausteinstapel und Verfahren zu deren Herstellung
DE69521954T2 (de) Herstellungsverfahren einer Halbleiterpackungsanordnung mit Chipumfang
DE69938582T2 (de) Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
DE102014100512B4 (de) Chip-gehäuse mit anschlusspads mit unterschiedlichen formfaktoren
DE69209169T2 (de) Verbindungstechnik für integrierte Schaltung
DE19754874A1 (de) Verfahren zur Umformung eines Substrats mit Randkontakten in ein Ball Grid Array, nach diesem Verfahren hergestelltes Ball Grid Array und flexible Verdrahtung zur Umformung eines Substrats mit Randkontakten in ein Ball Grid Array
DE10045043A1 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE102006001767A1 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE69737320T2 (de) Halbleitervorrichtung
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE19500655B4 (de) Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung
DE19532755C1 (de) Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
EP3850924A1 (de) Verfahren zur herstellung einer leiterplattenanordnung und leiterplattenanordnung
DE10125905C1 (de) Lösbare Verbindung zwischen einem ungehäusten Chip und einem Träger
EP1105942B1 (de) Kontaktiervorrichtung, insbesondere zum ankontaktieren von elektrischen bauelementen und schaltungsträgern, sowie verfahren zu deren herstellung
DE10145468C1 (de) Verfahren und Vorrichtung zum Befestigen von Halbleitereinrichtungen auf einer Schalteinrichtung
DE10002639A1 (de) Bandträger für einen BGA und eine Halbleitervorrichtung, die diesen benutzt
DE102006024147B3 (de) Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben
DE10042312A1 (de) Verfahren zur Herstellung eines Trägerelementes für einen IC-Baustein
DE10302022A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE4113034A1 (de) System und verfahren zum automatisierten bandbonden, die die reparatur erleichtern
DE19929215A1 (de) Verfahren zur Herstellung eines BGA-Halbleiterbauelements, ein TAB-Band für ein BGA-Halbleiterbauelement und ein BGA-Halbleiterbauelement
DE69230162T2 (de) Halbleiteranordnung vom Filmträgertyp und Verfahren zum Herstellen derselben
DE102004027788A1 (de) Halbleiterbasisbauteil mit Umverdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung
DE102005018280A1 (de) Halbleiterbauelement mit Bondhügelstrukturen und Herstellungsverfahren

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8127 New person/name/address of the applicant

Owner name: SAGEM ORGA GMBH, 33104 PADERBORN, DE

8141 Disposal/no request for examination