DE10040389A1 - Hochgeschwindigkeitsprozessor - Google Patents

Hochgeschwindigkeitsprozessor

Info

Publication number
DE10040389A1
DE10040389A1 DE10040389A DE10040389A DE10040389A1 DE 10040389 A1 DE10040389 A1 DE 10040389A1 DE 10040389 A DE10040389 A DE 10040389A DE 10040389 A DE10040389 A DE 10040389A DE 10040389 A1 DE10040389 A1 DE 10040389A1
Authority
DE
Germany
Prior art keywords
data
processing unit
speed processor
interface buffer
processor according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10040389A
Other languages
English (en)
Inventor
Xiaoning Nie
Claudia Mayr
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10040389A priority Critical patent/DE10040389A1/de
Priority to US09/928,797 priority patent/US7099964B2/en
Publication of DE10040389A1 publication Critical patent/DE10040389A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13003—Constructional details of switching devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13034—A/D conversion, code compression/expansion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13039—Asymmetrical two-way transmission, e.g. ADSL, HDSL
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13103—Memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13106—Microprocessor, CPU
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13299—Bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microcomputers (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Abstract

Hochgeschwindigkeitsprozessor mit einer Datenverarbeitungseinheit (13) zur Verarbeitung von Daten, DOLLAR A einem Datenspeicher (20), der über einen Datenbus (10) mit der Datenverarbeitungseinheit verbunden ist und über einen Datenspeicheradressbus (18) durch die Datenverarbeitungseinheit (13) adressierbar ist, mindestens einem an dem Datenbus (10) angeschlossenen Eingangs-Schnittstellen-Zwischenspeicher (9) zum Zwischenspeichern von Eingangsdaten, mindestens einem an den Datenbus (10) angeschlossenen Ausgangs-Schnittstellen-Zwischenspeicher (26) zum Zwischenspeichern von Ausgangsdaten, wobei der Eingangs-Schnittstellen-Zwischenspeicher (9) und der Ausgangs-Schnittstellen-Zwischenspeicher (26) über einen Schnittstellen-Adressbus (24) durch die Datenverarbeitungseinheit (13) direkt adressierbar sind.

Description

Die Erfindung betrifft einen Hochgeschwindigkeitsprozessor, der insbesondere zur Datenverarbeitung von Daten geeignet ist, die mittels xDSL-Datenübertragungsverfahren übertragen werden.
Bei neuen Telekommunikationsdiensten müssen sehr große Daten­ mengen übertragen werden und somit steigen die notwendigen Datenübertragungsraten an. Multimedia-Anwendungen benötigen Datenübertragungsraten von einigen Megabits pro Sekunde. Bei dem xDSL-Datenübertragungsverfahren (DSL: Digital Subscriber Line) handelt es sich um ein digitales Übertragungsverfahren, bei dem Daten über gewöhnliche Telefonleitungen, d. h. ver­ drillte Zweidrahttelefonleitungen aus Kupfer, zum Endteilneh­ mer übertragen werden. Der ansteigende Bedarf an Hochge­ schwindigkeitsdatenübertragungen beschleunigt die Entwicklung der Übertragungsnetzwerke und der entsprechenden Endgeräte.
Die Daten, die mit einer sehr hohen Datenrate übertragen wer­ den, können mit Hardware-Logikschaltungen verarbeitet werden. Beispielsweise kann das Entrahmen bzw. Deframing ankommender Datenrahmen durch eine Hardware-Logikschaltung nach dem Stand der Technik geschehen, wie sie in Fig. 1 dargestellt ist. Hierzu wird der ankommende digitale Datenstrom din durch fest verdrahtete Logikschaltungen verarbeitet und als Datenstrom daus abgegeben. Dies hat jedoch den erheblichen Nachteil, dass die Hardware-Logikschaltung vollkommen inflexibel ist, d. h. lediglich zur Datenverarbeitung von Datenströmen mit einem fest vorgegebenen Datenformat geeignet ist. Ein weiterer Nachteil besteht darin, dass die festverdrahteten Hardware- Logikschaltungen nicht universell für verschiedene Anwendun­ gen einsetzbar sind, wodurch die Anzahl der hergestellten Lo­ gikschaltungen für spezifische Anwendungen relativ gering ist und somit die Herstellungsstückkosten stark ansteigen.
Zur Datenverarbeitung übertragener Daten werden herkömmliche Kommunikationsprozessoren eingesetzt, die flexibel einsetzbar sind. Fig. 2 zeigt einen herkömmlichen Kommunikationsprozes­ sor nach dem Stand der Technik. Die von einer Datenquelle DQ abgegebenen Datensignale werden durch einen Analog/Digital- Wandler in digitale Signale umgewandelt und einem Datenein­ gang E des Kommunikationsprozessors zugeleitet. Der ankom­ mende digitale Datenstrom din gelangt in einen Eingangs-Zwi­ schenspeicher bzw. ein Eingangsport. Dieses Eingangsport ist über einen Adressbus des Kommunikationsprozessors adressier­ bar. Der in Fig. 2 dargestellte herkömmliche Prozessor weist einen Adressbus zur Adressierung der verschiedenen Schnitt­ stellenspeicher bzw. Ports und des Datenspeichers auf. Der Datenspeicher besteht dabei beispielsweise aus mehreren RAM- Speichern. Der Datenspeicher sowie die Schnittstellen-Zwi­ schenspeicher bzw. Ports liegen an einem gemeinsamen Datenbus zum internen Datenaustausch innerhalb des Kommunikationspro­ zessors an. Der Kern des Prozessors wird durch eine Datenver­ arbeitungseinheit gebildet, die interne Register R enthält. Die Datenverarbeitungseinheit ist an einen Festwertspeicher bzw. ROM-Speicher angeschlossen, in dem das ablauffähige Pro­ gramm gespeichert ist. Die Ausgangsports bzw. Ausgangs­ schnittstellenspeicher sind über Datenausgänge A zur Abgabe eines Ausgangsdatenstroms daus an Digital/Analog-Wandler ange­ schlossen, die die abgegebenen digitalen Daten in analoge Ausgangssignale umwandeln. Die analogen Ausgangssignale wer­ den über Analogleitungen an eine Datensenke, beispielsweise ein Endgerät, abgegeben.
Die herkömmlichen Kommunikationsprozessoren sind in der Regel als sogenannte RISC-Prozessoren aufgebaut (RISC: Reduced In­ struction Set Computer). RISC-Prozessoren weisen einen redu­ zierten Befehlssatz einfacher Assembleranweisungen auf.
Fig. 3 zeigt schematisch die Durchführung eines Datenladebe­ fehls, bei dem in dem Eingangsschnittstellen-Zwischenspeicher Portin zwischengespeicherte Eingangsdaten in die Datenverar­ beitungseinheit des herkömmlichen Prozessors zur weiteren Da­ tenverarbeitung geladen werden. Der herkömmliche Kommunikati­ onsprozessor nach dem Stand der Technik, wie er in Fig. 2 dargestellt ist, besitzt einen Adressbus zur Adressierung des Datenspeichers und der Schnittstellen-Zwischenspeicher. Der Adressraum ist dabei in einen Datenspeicher-Adressbereich und in einen Port-Adressbereich aufgeteilt. Jeder Zwischenspei­ cher bzw. jedes Port besitzt einen eigenen Adressbereich in­ nerhalb des einheitlichen Adressraums. Die in den Eingang- Schnittstellen-Zwischenspeicher gelangten Eingangsdaten din werden bei einer Adresse x innerhalb des Adressbereichs des Eingangs-Schnittstellen-Zwischenspeichers als Eingangsdaten eingeschrieben. Zur Datenverarbeitung der eingeschriebenen Eingangsdaten wird zunächst die Adresse x in ein erstes Re­ gister R1 innerhalb der Datenverarbeitungseinheit geladen:
Load R1, x
In dem Register R1 befindet sich nunmehr die Adresse x.
Danach wird in einem indirekten Lade- bzw. Speicherbefehl der Dateninhalt der im Register R1 abgespeicherten Adresse x in ein zweites Register R2 geladen:
Loadindirekt R1, R2
Der Kommunikationsprozessor nach dem Stand der Technik benö­ tigt somit zwei Befehle, um Eingangsdaten zur Datenverarbei­ tung in die Datenverarbeitungseinheit zu laden.
Bei vielen Anwendungen, insbesondere bei der Datenübertragung und Datenverarbeitung innerhalb von Netzwerken wird ein Groß­ teil der übertragenen Daten durch den Kommunikationsprozessor nicht verändert, sondern ohne Datenmanipulation an weitere ausgeschaltete Kommunikationsprozessoren bzw. Router oder Endgeräte übertragen. Insbesondere die innerhalb von Datenrahmen befindlichen Nutzdaten (Payload) werden unverändert übertragen.
Ein Datentransfer erfolgt bei dem Kommunikationsprozessor nach dem Stand der Technik, wie er in der Fig. 2 abgebildet ist, umständlich durch den Ablauf von vier Prozessorbefehlen.
Zunächst wird die Adresse x innerhalb des Adressbereichs des Eingangsports in ein Register R1 geladen:
Load R1, x
Anschließend wird durch einen Befehl der Dateninhalt der im Register R1 abgespeicherten Adresse x in ein internes Regis­ ter R2 der Datenverarbeitungseinheit mittels eines indirekten Ladebefehls übertragen:
Loadindirekt R1, R2
Beim dritten Prozessorbefehl wird die Adresse y innerhalb des Adressbereichs des Ausgangsports in ein drittes Register R3 geladen:
Load R3, y
In einem vierten Prozessorbefehl wird der Dateninhalt des Re­ gisters R2 auf die Adresse, die im Register R3 gespeichert wurde, abgespeichert:
Loadindirekt R2, R3
Um die Eingangsdaten von dem Eingangs-Schnittstellen-Zwi­ schenspeicher Port IN zu dem Ausgangs-Schnittstellen-Zwi­ schenspeicher Port AUS zu übertragen, benötigt daher der her­ kömmliche Kommunikationsprozessor bereits vier Prozessorbe­ fehle. Werden große Datenmengen durch den Kommunikationspro­ zessor ohne Veränderung der an dem Eingang E ankommenden Daten an den Ausgang A weitergeleitet, wird die Datenübertra­ gung aufgrund der Vielzahl notwendiger Prozessorbefehle er­ heblich verlangsamt.
Es ist daher die Aufgabe der vorstehenden Erfindung, einen Hochgeschwindigkeitsprozessor zu schaffen, der einen Daten­ transfer mit einer sehr hohen Datenübertragungsrate ermög­ licht.
Diese Aufgabe wird erfindungsgemäß durch einen Hochgeschwin­ digkeitsprozessor mit den in Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft einen Hochgeschwindigkeitsprozessor mit
einer Datenverarbeitungseinheit zur Verarbeitung von Daten,
einem Datenspeicher, der über einen Datenbus mit der Daten­ verarbeitungseinheit verbunden ist und über einen Datenspei­ cheradressbus durch die Datenverarbeitungseinheit adressier­ bar ist,
mindestens einem an dem Datenbus angeschlossenen Eingangs- Schnittstellen-Zwischenspeicher zum Zwischenspeichern von Eingangsdaten,
mindestens einem an dem Datenbus angeschlossenen Ausgangs- Schnittstellen-Zwischenspeicher zum Zwischenspeichern von Ausgangsdaten,
wobei der Eingangs-Schnittstellen-Zwischenspeicher und der Ausgangs-Schnittstellen-Zwischenspeicher über einen separaten Schnittstellen-Adressbus durch die Datenverarbeitungseinheit adressierbar sind.
Der Datenspeicher enthält vorzugsweise mindestens einen RAM- Speicher.
Die Datenverarbeitungseinheit ist bei einer bevorzugten Aus­ führungsform des erfindungsgemäßen Hochgeschwindigkeitsprozessors mit einem ROM-Speicher verbunden, in dem Programmda­ ten abgespeichert sind.
Bei der Datenverarbeitungseinheit handelt es sich vorzugs­ weise um eine RISC-Datenverarbeitungseinheit.
Die Datenverarbeitungseinheit enthält vorzugsweise mehrere adressierbare interne Register.
Durch die Datenverarbeitungseinheit des erfindungsgemäßen Hochgeschwindigkeitsprozessors sind vorzugsweise zusätzliche Datentransfer-Prozessorbefehle zum direkten Datenaustausch zwischen dem Datenspeicher, den internen Registern und den Schnittstellen-Zwischenspeichern ausführbar.
Bei Ausführung eines ersten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit werden vorzugsweise die in dem Eingangs-Schnittstellen-Zwischenspeicher zwischenge­ speicherten Eingangsdaten direkt in ein internes Register der Datenverarbeitungseinheit zur weiteren Datenverarbeitung ü­ bertragen.
Bei Ausführung eines zweiten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit des erfindungsgemäßen Hochgeschwindigkeitsprozessors werden vorzugsweise die in ei­ nem Eingangs-Schnittstellen-Zwischenspeicher zwischengespei­ cherten Eingangsdaten direkt in einen Ausgangs-Schnittstel­ len-Zwischenspeicher zur Datenausgabe übertragen.
Bei Ausführung eines dritten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit des erfindungsgemäßen Hochgeschwindigkeitsprozessors werden vorzugsweise die in ei­ nem internen Register der Datenverarbeitungseinheit zwischen­ gespeicherten Daten direkt in einen Ausgangs-Schnittstellen- Zwischenspeicher zur Datenausgabe übertragen.
Bei Ausführung eines vierten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit des erfindungsgemäßen Hochgeschwindigkeitsprozessors werden vorzugsweise die in ei­ nem Eingangs-Schnittstellen-Zwischenspeicher zwischengespei­ cherten Eingangsdaten direkt in den Datenspeicher zum Abspei­ chern übertragen.
Bei Ausführung eines fünften Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit des erfindungsgemäßen Hochgeschwindigkeitsprozessors werden vorzugsweise die im Da­ tenspeicher abgespeicherten Daten direkt in einen Ausgangs- Schnittstellen-Zwischenspeicher zur Datenausgabe übertragen.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Hochgeschwindigkeitsprozessors ist der Eingangs-Schnittstel­ len-Zwischenspeicher an einen Analog/Digital-Wandler ange­ schlossen.
Bei einer weiteren Ausführungsform des erfindungsgemäßen Hochgeschwindigkeitsprozessors ist der Ausgangs-Schnittstel­ len-Zwischenspeicher vorzugsweise an einen Digital/Analog- Wandler angeschlossen.
Der Eingangs-Schnittstellen-Zwischenspeicher und der Aus­ gangs-Schnittstellen-Zwischenspeicher sind vorzugsweise über einen Steuersignalbus mit der Datenverarbeitungseinheit ver­ bunden.
Bei einer besonders bevorzugten Ausführungsform des erfin­ dungsgemäßen Hochgeschwindigkeitsprozessors ist der Eingangs- Schnittstellen-Zwischenspeicher ein xDSL-Schnittstellen-Zwi­ schenspeicher zum Zwischenspeichern von xDSL-Daten.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Hochgeschwindigkeitsprozessors ist der Ausgangs-Schnittstel­ len-Zwischenspeicher ein PCM-Schnittstellen-Zwischenspeicher zum Zwischenspeichern von PCM-Daten.
Jedes interne Register weist vorzugsweise mehrere Speicher­ plätze für verschiedene Datenwörter auf.
Bei einer besonders bevorzugten Ausführungsform ist jeder durch die Datenverarbeitungseinheit durchgeführten Prozessor­ task ein eigenes internes Register zugeordnet.
Der xDSL-Eingangs-Schnittstellen-Zwischenspeicher weist vor­ zugsweise eine Datenrahmen-Erkennungseinrichtung zur Erken­ nung eines Datenrahmen-Synchronisationsdatenmusters auf.
Dabei enthält die Datenrahmen-Erkennungseinrichtung vorzugs­ weise ein Schieberegister zum Einschreiben von Eingangsdaten, einen Datenmusterspeicher zum Abspeichern des Datenrahmen- Synchronisationsdatenmusters und eine Vergleichseinrichtung zum bitweisen Datenvergleich der in das Schieberegister eingeschriebenen Eingangsdaten mit den in dem Datenmusterspeicher abgespeicherten Datenrahmen- Synchronisationsdatenmuster, wobei die Vergleichseinrichtung ein Datenrahmen-Erkennungssignal erzeugt, wenn die in das Schieberegister eingeschriebenen Eingangsdaten mit dem abge­ speicherten Datenrahmen-Synchronisationsdatenmuster identisch sind.
Das Schieberegister wird vorzugsweise nach Erzeugen des Da­ tenrahmen-Erkennungssignals zu einem Ringspeicher zum Zwi­ schenspeichern der empfangenen xDSL-Daten erweitert. Der Le­ sezeiger zeigt auf das erste gespeicherte Bit und wird nach jedem Lesen um x Bits weiterbewegt.
An die Schnittstellen-Zwischenspeicher des erfindungsgemäßen Hochgeschwindigkeitsprozessors sind vorzugsweise Peripherie­ geräte anschließbar.
Die Eingangs-Schnittstellen-Zwischenspeicher und die Aus­ gangs-Schnittstellen-Zwischenspeicher des erfindungsgemäßen Hochgeschwindigkeitsprozessors sind vorzugsweise konfigurier­ bar.
Fig. 4 zeigt eine bevorzugte Ausführungsform des erfindungs­ gemäßen Hochgeschwindigkeitsprozessors 1 gemäß der Erfindung. Der Hochgeschwindigkeitsprozessor 1 gemäß der Erfindung be­ sitzt mindestens einen Dateneingang 2 zum Empfang eines digi­ talen Datenstromes din über eine Dateneingangsleitung 3. Der digitale Eingangsdatenstrom din wird durch Umwandlung eines über eine analoge Signalleitung 4 übertragenen analogen Ein­ gangssignals mittels eines A/D-Wandlers 5 erzeugt. Das analo­ ge Eingangssignal wird durch eine beliebige Datenquelle 6 ge­ neriert. Bei einer bevorzugten Ausführungsform ist der Ana­ log/Digital-Wandler 5 in den Hochgeschwindigkeitsprozessor 1 integriert. Der an dem digitalen Dateneingang 2 anliegende Datenstrom wird über interne Datenleitungen 7 des Hochge­ schwindigkeitsprozessors 1 an den Dateneingang 8 eines Ein­ gangs-Schnittstellen-Zwischenspeichers bzw. Eingangsports 9 angelegt.
Der Hochgeschwindigkeitsprozessor 1 weist einen internen Da­ tenbus 10 auf, der über einen Datenbusanschluss 11 an den Eingangs-Schnittstellen-Zwischenspeicher 9 angeschlossen ist. Der Datenbus 10 ist ferner an einem Datenbusanschluss 12 mit einer Datenverarbeitungseinheit 13 des Hochgeschwindigkeits­ prozessors 1 verbunden. Die Datenverarbeitungseinheit 13 bzw. der Prozessorkern enthält interne Register 14. Die Datenver­ arbeitungseinheit 13 führt eine Datenverarbeitung der an dem Datenbus 10 anliegenden Daten in Abhängigkeit von einem in einem Festwertspeicher bzw. ROM-Speicher 15 abgespeicherten Programm durch. Der ROM-Speicher 15 ist über Leitungen 16 an die Datenverarbeitungseinheit 13 bzw. den Prozessorkern ange­ schlossen. Der ROM-Speicher 15 befindet sich nicht in dem Prozessorkern, da die Programmlänge des in dem ROM-Speicher 15 abzuspeichernden Programms für unterschiedliche Anwen­ dungen stark variiert. Das Vorsehen eines separaten ROM-Spei­ chers 15 bietet den Vorteil, dass die Flexibilität des Hochgeschwindigkeitsprozessors 1 gemäß der Erfindung für den Ein­ satz bei unterschiedlichen Anwendungen gesteigert wird.
Die Datenverarbeitungseinheit 13 ist über einen Datenspei­ cher-Adressbusanschluss 17 an einen Datenspeicher-Adressbus 18 angeschlossen. Über den Datenspeicher-Adressbus 18 sind verschiedene RAM-Speicher 19a, 19b, 19c eines Datenspeichers 20 adressierbar. Die verschiedenen RAM-Speicher 19a, 19b, 19c des Datenspeichers 20 sind über Datenbusanschlüsse 21a, 21b, 21c an dem internen Datenbus 1C des Hochgeschwindigkeitspro­ zessors 1 und über Datenspeicher-Adressbusanschlüsse 22a, 22b, 22c an den Datenspeicher-Adressbus 18 des Hochgeschwin­ digkeitsprozessors 1 angeschlossen.
Die Datenverarbeitungseinheit 13 besitzt ferner einen Schnittstellen-Adressbusanschluss 23 zum Anschluss an einen separaten Schnittstellen-Adressbus 24. Der Schnittstellen- Adressbus 24 ist von dem Datenspeicher-Adressbus 18 völlig getrennt, so dass ein eigenständiger Schnittstellen-Adress­ raum durch die Datenverarbeitungseinheit 13 adressierbar ist. Der Eingangs-Schnittstellen-Zwischenspeicher 9 ist über einen Schnittstellen-Adressbusanschluss 25 mit dem Schnittstellen- Adressbus 24 verbunden. An dem Schnittstellen-Adressbus 24 ist ferner ein Ausgangs-Schnittstellen-Zwischenspeicher 26 über einen Schnittstellen-Adressbusanschluss 27 angeschlos­ sen. Der Ausgangs-Schnittstellen-Zwischenspeicher 26 liegt über einen Datenbusanschluss 28 an dem Datenbus 10 des Hoch­ geschwindigkeitsprozessors 1 an.
Der Ausgangs-Schnittstellen-Zwischenspeicher 26 gibt über Da­ tenleitungen 29 einen digitalen Ausgangsdatenstrom daus an ei­ nen digitalen Ausgang 30 des Hochgeschwindigkeitsprozessors 1 ab. Der digitale Datenausgang 30 ist über eine Datenleitung 31 an einen Digital/Analog-Wandler 32 angeschlossen. Der Di­ gital/Analog-Wandler 32 wandelt den digitalen Ausgangsdaten­ strom daus in analoge Ausgangssignale um, die über eine Sig­ nalleitung 32 an eine beliebige Datensenke 33, beispielsweise ein Peripheriegerät oder einen weiteren Hochgeschwindigkeits­ prozessor abgegeben werden.
Der in Fig. 4 dargestellte erfindungsgemäße Hochgeschwindig­ keitsprozessor 1 kann eine Vielzahl von Eingangs-Schnittstel­ len-Zwischenspeichern bzw. Eingangs-Ports 9 mit zugehörigen Ausgangs-Schnittstellen-Zwischenspeichern bzw. Ausgangs-Ports 26 aufweisen. Bei einer bevorzugten Ausführungsform weist der Hochgeschwindigkeitsprozessor 1 vier Eingangs-Ports und vier Ausgangs-Ports auf.
Der erfindungsgemäße Hochgeschwindigkeitsprozessor 1 weist aufgrund der beiden getrennten Adressbusse 18, 24 einen ei­ genständigen RAM-Adressraum zur Adressierung des Datenspei­ chers 20 und einen eigenständigen Port-Adressraum zur Adres­ sierung der Schnittstellen-Zwischenspeicher bzw. Ports 9, 26 auf. Die Datenverarbeitungseinheit 13 kann Datentransfer-Pro­ zessorbefehle durchführen, die zu einem direkten Datenaus­ tausch zwischen dem Datenspeicher 20, den Registern 14 und den Schnittstellen-Zwischenspeichern 9, 26 führen. Dabei wer­ den Daten mit einem einzigen Prozessorbefehl zwischen dem Da­ tenspeicher, einem Register oder einem Port übertragen.
Bei Ausführung eines ersten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit 13 werden die in dem Ein­ gangs-Schnittstellen-Zwischenspeicher 9 zwischengespeicherten Eingangsdaten direkt in ein internes Register der Datenverar­ beitungseinheit 13 zur weiteren Datenverarbeitung übertragen:
Load Port, R2
Bei Ausführung eines weiteren Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit 13 werden die in dem Ein­ gangs-Schnittstellen-Zwischenspeicher 9 (Port EIN) zwischen­ gespeicherten Eingangsdaten ohne weitere Datenverarbeitung direkt in einen Ausgangs-Schnittstellen-Zwischenspeicher 26 (Port AUS) zur Datenausgabe übertragen. Der zugehörige Pro­ zessorbefehl lautet:
Load PortEin, PortAus
Bei Ausführung eines dritten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit 13 werden die in einem internen Register R der Datenverarbeitungseinheit 13 zwi­ schengespeicherten Daten direkt in den Ausgangs-Schnittstel­ len-Zwischenspeicher 26 zur Datenausgabe übertragen.
Bei Ausführung eines vierten Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit 13 werden die in einem Eingangs-Schnittstellen-Zwischenspeicher 9 zwischengespei­ cherten Eingangsdaten direkt in den Datenspeicher 20 zum Ab­ speichern übertragen.
Bei Ausführung eines fünften Datentransfer-Prozessorbefehls durch die Datenverarbeitungseinheit 13 werden Daten, die in dem Datenspeicher 20 abgespeichert sind, direkt in den Aus­ gangs-Schnittstellen-Zwischenspeicher 26 zur Datenausgabe ü­ bertragen.
Der direkte Datentransfer, insbesondere von einem Ein­ gangsport 9 zu einem Ausgangsport 26, bei Ausführung eines einzigen Prozessorbefehls ermöglicht sehr hohe Datenübertra­ gungsraten von reinen Nutzdaten, die durch den Hochgeschwin­ digkeitsprozessor nicht verarbeitet werden müssen, sondern lediglich weitergegeben werden. Dies ist insbesondere bei Einsatz des Hochgeschwindigkeitsprozessors 1 als Kommunikati­ onsrechner innerhalb eines Netzwerkes vorteilhaft. Daten wer­ den bei modernen Netzwerken in Datenrahmen übertragen, wobei die Datenrahmen in der Regel aus Steuerdaten (Header) und reinen Nutzdaten (Payload) bestehen. Die Schnittstellen- Zwischenspeicher des erfindungsgemäßen Hochgeschwindigkeits­ prozessors 1 sind vorzugsweise für verschiedene Datenrahmen­ typen konfigurierbar.
Die Datenverarbeitungseinheit 13 dient der Protokollverarbei­ tung, wobei sie vorzugsweise eine sogenannte Branch-Unit bzw. Verzweigungseinheit enthält. Die Branch-Steuereinheit über­ mittelt die Adresse für den jeweils folgenden Befehl. Sie be­ steht im wesentlichen aus einem Zwischenspeicher zum Abspei­ chern des Zustandes eines Programmzählers und einem Addierer. Der gespeicherte Programmzählwert wird ausgelesen und an den ROM-Speicher 15 angelegt, um den nächsten Prozessorbefehl aus dem Programmspeicher 15 auszulesen.
Die Datenverarbeitungseinheit 13 enthält ferner einen Be­ fehlsdecoder, der aus den Instruktionen bzw. Befehlen die Steuersignale und die Adressen extrahiert. Um einen einfachen Aufbau des Befehlsdecoders zu gewährleisten, werden die Pro­ zessorbefehle vorzugsweise unterteilt bzw. segmentiert. Der Befehlsdecoder enthält eine Schaltung zur Auswertung von In­ terruptsignalen, um gegebenenfalls einen Taskwechsel zu ver­ anlassen. In der Datenverarbeitungseinheit 13 ist ferner eine arithmetisch logische Einheit ALU enthalten. Die ALU ist ein Rechenwerk zur Durchführung von Rechenoperationen auf Bit­ ebene. Das Rechenwerk bzw. die ALU führt arithmetische Opera­ tionen, Verschiebeoperationen sowie Vergleichs- und Bittest­ operationen durch. Die Datenverarbeitungseinheit 13 steuert die Eingangs- und Ausgangsports über einen Port-Steuersignal­ bus mit einer Bitbreite von beispielsweise 3 Bit.
In der Datenverarbeitungseinheit 13 werden die in dem ROM- Speicher 15 abgespeicherten Programme abgearbeitet. Bei einer bevorzugten Implementierung wird das auszuführende Programm in vier Tasks aufgeteilt. Für jede Task stehen bei einer be­ sonders bevorzugten Ausführungsform acht Register, ein Spei­ cher für ein Carry und Zeroflag sowie ein Programmzähler zur Verfügung. Eine der vier Tasks beinhaltet das eigentliche Hauptprogramm. Dieses Hauptprogramm verarbeitet die im Proto­ koll enthaltenen Programmdaten. Bei einem ausgelösten Inter­ rupt wird die Haupttask unterbrochen und in eine dem Interrupt zugeordnete Task gewechselt. Nach erfolgter Bearbeitung des Interrupts erfolgt ein Rücksprung in die Haupttask. Da die Datenverarbeitungseinheit 13 verschiedene Tasks verarbei­ ten kann, beispielsweise eine Haupttask und Interrupt- Verarbeitungstasks besitzt jede Task einen eigenen Speicher für den zugehörigen Programmzähler.
Der erfindungsgemäße Hochgeschwindigkeitsprozessor 1, wie er in Fig. 4 dargestellt ist, eignet sich insbesondere zur Da­ tenübertragung und Datenverarbeitung von xDSL-Daten. Der Ein­ gangs-Schnittstellen-Zwischenspeicher 9 ist hierzu vorzugs­ weise als ein xDSL-Schnittstellen-Zwischenspeicher zur Auf­ nahme von xDSL-Datenrahmen ausgebildet. Hierzu erhält der xDSL-Eingangs-Schnittstellen-Zwischenspeicher 9 eine Daten­ rahmen-Erkennungseinrichtung zur Erkennung eines vorgegebenen Datenrahmen-Synchronisations-Datenmusters. Die Datenrahmen- Erkennungseinrichtung enthält ein Schieberegister zum Ein­ schreiben der empfangenen digitalen xDSL-Eingangsdaten und einen Datenmusterspeicher zum Abspeichern des vorgegebenen Synchronisations-Datenmusters. Die Datenrahmen-Erkennungsein­ richtung enthält ferner eine Vergleichseinrichtung, die einen bitweisen Datenvergleich der in dem Schieberegister einge­ schriebenen Eingangsdaten mit dem in dem Datenmusterspeicher abgespeicherten Datensynchronisations-Datenmuster durchführt. Wenn die eingeschriebenen Eingangsdaten identisch mit dem ab­ gespeicherten Datenrahmen-Synchronisationsmuster sind, so er­ kennt die Datenrahmen-Erkennungseinrichtung den Anfang eines neuen Datenrahmens und gibt ein Datenrahmen-Erkennungssignal ab. Anschließend wird das Schieberegister vorzugsweise zu ei­ nem Ringspeicher erweitert, der zum Zwischenspeichern der in dem Datenrahmen enthaltenen xDSL-Daten eingesetzt wird. Der Zwischenspeicher der Datenbits wird durch einen Pointer bzw. Zeiger gesteuert.
Für die Datenausgabe der in dem Datenrahmen enthaltenen Nutz- bzw. Payloaddaten wird vorzugsweise ein PCM-Port bzw. ein PCM-Ausgabe-Schnittstellen-Zwischenspeicher 26 eingesetzt.
Der erfindungsgemäße Hochgeschwindigkeitsprozessor 1 zeichnet sich durch eine einfache Prozessorarchitektur und einen ein­ fachen schaltungstechnischen Aufbau aus. Der Datentransfer erfolgt bei dem erfindungsgemäßen Hochgeschwindigkeitsprozes­ sor 1 mit einer sehr geringen Datenübertragungszeit. Aufgrund des eigenständigen Schnittstellen-Adressraums verfügt der er­ findungsgemäße Hochgeschwindigkeitsprozessor 1 über Daten­ übertragungs-Prozessorbefehle, die einen Datenaustausch zwi­ schen den Schnittstellen-Zwischenspeichern in einem Schritt erlaubt.
Bei der Datenübertragung von einem xDSL-Eingangsport 9 auf ein PCM-Ausgangsport 26 wird das Eingangsport 9 vor Beginn der Datenübertragung durch den Hochgeschwindigkeitsprozessor 1 mittels eines Resetsignals zurückgesetzt. Die Datenbits des xDSL-Datenrahmens werden in das Schieberegister eingeschoben, das die eingeschriebenen Daten mit dem abgespeicherten Syn­ chronisationsdatenmuster vergleicht. Sind die eingeschriebe­ nen Eingangsdaten mit dem abgespeicherten Synchronisationsda­ tenmuster identisch, wird ein Datenrahmen-Erkennungssignal als Interruptanforderung generiert. Die Interruptanforderung wird an eine Interruptsteuereinrichtung innerhalb der Daten­ verabeitungseinheit 13 weitergeleitet. Das Eingangsport 9 enthält einen Ringspeicher, wobei jedes Datenbit mittels ei­ nes eigenen Zeigers adressierbar ist. Der Speicher ist nach dem FIFO-Prinzip organisiert (FIFO: First IN First OUT). Das Eingangsport wird mit dem Prozessortakt und dem Bittakt der empfangenen xDSL-Datenrahmen versorgt, so dass jedes Ein­ gangsbit nur einmal zwischengespeichert wird.
Der PCM-Ausgangsport 26 speichert die Nutzdatenbits (Payload) und sobald in dem PCM-Ausgangszwischenspeicher 26 ein voll­ ständiger Nutzdatenblock gespeichert ist, wird mit der Daten­ ausgabe begonnen. Das PCM-Ausgangsport 26 besteht vorzugs­ weise aus einem 33 × 8 Bit-Speicher für die B-Bits und einem 8 × 1 Bit-Speicher für die D-Bits.
Bezugszeichenliste
1
Hochgeschwindigkeitsprozessor
2
digitaler Eingang
3
Datenleitung
4
Analogleitung
5
Analog/Digital-Wandler
6
Datenquelle
7
Leitung
8
Porteingang
9
Eingangs-Schnittstellen-Zwischenspeicher
10
Datenbus
11
Datenbusanschluss
12
Datenbusanschluss
13
Datenverarbeitungseinheit
14
interne Register
15
ROM-Speicher
16
Leitungen
17
Datenspeicheradressbusanschluss
18
Datenspeicheradressbus
19
RAM-Speicher
20
Datenspeicher
21
Datenbusanschluss
22
Datenspeicheradressbusanschluss
23
Schnittstellenadressbusanschluss
24
Schnittstellenadressbus
25
Schnittstellenadressbusanschluss
26
Ausgangs-Schnittstellen-Zwischenspeicher
27
Schnittstellenadressbusanschluss
28
Datenbusanschluss
29
Leitungen
30
digitaler Datenausgang
31
Leitungen
32
Digital/Analog-Wandler
33
Analogleitungen
34
Datensenke

Claims (23)

1. Hochgeschwindigkeitsprozessor mit:
einer Datenverarbeitungseinheit (13) zur Verarbeitung von Da­ ten;
einem Datenspeicher (20), der über einen Datenbus (10) mit der Datenverarbeitungseinheit verbunden ist und über einen Datenspeicheradressbus (18) durch die Datenverarbeitungsein­ heit (13) adressierbar ist;
mindestens einem an dem Datenbus (10) angeschlossenen Ein­ gangs-Schnittstellen-Zwischenspeicher (9) zum Zwischenspei­ chern von Eingangsdaten;
mindestens einem an den Datenbus (10) angeschlossenen Aus­ gangs-Schnittstellen-Zwischenspeicher (26) zum Zwischenspei­ chern von Ausgangsdaten,
wobei der Eingangs-Schnittstellen-Zwischenspeicher (9) und der Ausgangs-Schnittstellen-Zwischenspeicher (26) über einen Schnittstellen-Adressbus (24) durch die Datenverarbeitungs­ einheit (13) direkt adressierbar sind.
2. Hochgeschwindigkeitsprozessor nach Anspruch 1, dadurch gekennzeichnet, dass der Datenspeicher (20) mindestens einen RAM-Speicher (19) enthält.
3. Hochgeschwindigkeitsprozessor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Datenverarbeitungseinheit (13) mit einem ROM- Speicher (15) verbunden ist, der Programmdaten abspeichert.
4. Hochgeschwindigkeitsprozessor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Datenverarbeitungseinheit (13) eine RISC- Datenverarbeitungseinheit ist.
5. Hochgeschwindigkeitsprozessor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Datenverarbeitungseinheit (13) mehrere adressierbare interne Register enthält.
6. Hochgeschwindigkeitsprozessor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass durch die Datenverarbeitungseinheit (13) mehrere Daten­ transfer-Prozessorbefehle zum direkten Datenaustausch zwi­ schen dem Datenspeicher (20), den Registern (14) und den Schnittstellen-Zwischenspeichern (9, 26) ausführbar sind.
7. Hochgeschwindigkeitsprozessor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei Ausführung eines ersten Datentransfer- Prozessorbefehls durch die Datenverarbeitungseinheit (13) die in dem Eingangs-Schnittstellen-Zwischenspeicher (9) zwischen­ gespeicherten Eingangsdaten direkt in ein internes Register (14) zur Datenverarbeitung übertragen werden.
8. Hochgeschwindigkeitsprozessor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei Ausführung eines zweiten Datentransfer- Prozessorbefehls durch die Datenverarbeitungseinheit (13) die in dem Eingangs-Schnittstellen-Zwischenspeicher zwischenge­ speicherten Eingangsdaten direkt in einen Ausgangs- Schnittstellen-Zwischenspeicher (26) zur Datenausgabe über­ tragen werden.
9. Hochgeschwindigkeitsprozessor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei Ausführung eines dritten Datentransfer- Prozessorbefehls durch die Datenverarbeitungseinheit (13) die in einem internen Register (14) der Datenverarbeitungseinheit (13) zwischengespeicherten Daten direkt in den Ausgangs- Schnittstellen-Zwischenspeicher (26) zur Datenausgabe über­ tragen werden.
10. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass bei Ausführung eines vierten Datentransfer- Prozessorbefehls die in einem Eingangs-Schnittstellen- Zwischenspeicher (9) zwischengespeicherten Eingangsdaten di­ rekt in den Datenspeicher (20) zum Abspeichern übertragen werden.
11. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass bei Ausführung eines fünften Datentransfer- Prozessorbefehls durch die Datenverarbeitungseinheit (13) die in dem Datenspeicher (20) abgespeicherten Daten direkt in den Ausgangs-Schnittstellen-Zwischenspeicher (26) zur Datenausga­ be übertragen werden.
12. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass der Eingangs-Schnittstellen-Zwischenspeicher (9) an ei­ nen Analog/Digital-Wandler (5) angeschlossen ist.
13. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass der Ausgangs-Schnittstellen-Zwischenspeicher (26) an ei­ nen D/A-Wandler (32) angeschlossen ist.
14. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass der Eingangs-Schnittstellen-Zwischenspeicher (9) und der Ausgangs-Schnittstellen-Zwischenspeicher (26) über einen Steuersignalbus an die Datenverarbeitungseinheit (13) ange­ schlossen sind.
15. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass der Eingangs-Schnittstellen-Zwischenspeicher (9) ein xDSL-Schnittstellen-Zwischenspeicher zum Zwischenspeichern von xDSL-Daten ist.
16. Hochgeschwindigkeitsprozessor nach Anspruch 15, dadurch gekennzeichnet, dass der xDSL-Eingangs-Schnittstellen-Zwischenspeicher (9) eine Datenrahmen-Erkennungseinrichtung zur Erkennung eines Datenrahmen-Synchronisations-Datenmusters aufweist.
17. Hochgeschwindigkeitsprozessor nach Anspruch 16, dadurch gekennzeichnet,
dass die Datenrahmen-Erkennungseinrichtung ein Schieberegis­ ter zum Einschreiben von Eingangsdaten, einen Datenmuster­ speicher zum Abspeichern des Datenrahmen-Synchronisations- Datenmusters und
eine Vergleichseinrichtung zum bitweisen Datenvergleich der in dem Schieberegister eingeschriebenen Eingangsdaten und des in dem Datenmusterspeicher abgespeicherten Datenrahmen-Syn­ chronisations-Datenmusters aufweist,
wobei die Vergleichseinrichtung ein Datenrahmen-Erkennungs­ signal erzeugt, wenn die in das Schieberegister eingeschriebenen Eingangsdaten mit dem abgespeicherten Datenrahmen-Syn­ chronisations-Datenmuster identisch sind.
18. Hochgeschwindigkeitsprozessor nach Anspruch 17, dadurch gekennzeichnet, dass das Schieberegister nach Erzeugung des Datenrahmen- Erkennungssignals zu einem Ringspeicher zum Zwischenspeichern der xDSL-Daten erweitert wird.
19. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass der Ausgangs-Schnittstellen-Zwischenspeicher (26) ein PCM-Schnittstellen-Zwischenspeicher zum Zwischenspeichern von PCM-Daten ist.
20. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass jedes interne Register (14) mehrere Speicherplätze für verschiedene Datenwörter aufweist.
21. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass jedem durch die Datenverarbeitungseinheit (13) durchge­ führten Prozessortask ein eigenes internes Register zugeord­ net ist.
22. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass an die Schnittstellen-Zwischenspeicher (9, 26) Periphe­ riegeräte anschließbar sind.
23. Hochgeschwindigkeitsprozessor nach einem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, dass der Eingangs-Schnittstellen-Zwischenspeicher (9) und der Ausgangs-Schnittstellen-Zwischenspeicher (26) konfigurierbar sind.
DE10040389A 2000-08-18 2000-08-18 Hochgeschwindigkeitsprozessor Ceased DE10040389A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10040389A DE10040389A1 (de) 2000-08-18 2000-08-18 Hochgeschwindigkeitsprozessor
US09/928,797 US7099964B2 (en) 2000-08-18 2001-08-13 High speed processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10040389A DE10040389A1 (de) 2000-08-18 2000-08-18 Hochgeschwindigkeitsprozessor

Publications (1)

Publication Number Publication Date
DE10040389A1 true DE10040389A1 (de) 2002-03-07

Family

ID=7652865

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10040389A Ceased DE10040389A1 (de) 2000-08-18 2000-08-18 Hochgeschwindigkeitsprozessor

Country Status (2)

Country Link
US (1) US7099964B2 (de)
DE (1) DE10040389A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2372554B1 (de) * 2007-03-29 2013-03-20 Fujitsu Limited Informationsverarbeitungsvorrichtung und Fehlerverarbeitungsverfahren
FR2925191B1 (fr) * 2007-12-14 2010-03-05 Thales Sa Architecture de traitement numerique a haute integrite a multiples ressources supervisees

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0149049A2 (de) * 1983-12-30 1985-07-24 International Business Machines Corporation Gleichzeitig schreibender und lesender Datenspeicher
DE4406258A1 (de) * 1993-02-26 1994-09-08 Mitsubishi Electric Corp Informationsverarbeitungsvorrichtung
DE19827893C1 (de) * 1998-06-23 2000-01-27 Mustek Systems Inc Computersystem

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2693575B1 (fr) * 1992-07-09 1994-08-19 Gemplus Card Int Carte à mémoire de masse avec fonction entrée/sortie.
JP2732759B2 (ja) * 1992-07-15 1998-03-30 沖電気工業株式会社 フレーム同期制御方式
US5469544A (en) * 1992-11-09 1995-11-21 Intel Corporation Central processing unit address pipelining
US5706466A (en) * 1995-01-13 1998-01-06 Vlsi Technology, Inc. Von Neumann system with harvard processor and instruction buffer
JPH11316736A (ja) * 1998-04-30 1999-11-16 Fujitsu Ltd プロセッサ及びこれを用いたデータ処理装置
US6480929B1 (en) * 1998-10-31 2002-11-12 Advanced Micro Devices Inc. Pseudo-concurrency between a volatile memory and a non-volatile memory on a same data bus
US6965960B2 (en) * 2000-03-01 2005-11-15 Realtek Semiconductor Corporation xDSL symbol processor and method of operating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0149049A2 (de) * 1983-12-30 1985-07-24 International Business Machines Corporation Gleichzeitig schreibender und lesender Datenspeicher
DE4406258A1 (de) * 1993-02-26 1994-09-08 Mitsubishi Electric Corp Informationsverarbeitungsvorrichtung
DE19827893C1 (de) * 1998-06-23 2000-01-27 Mustek Systems Inc Computersystem

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
"Efficient GPR Using Integrated Dual 2-Port Array" IBM TDB Mai 1985, 7249-7251 *
"Local Storage Organization With Simultaneous Read and Write" IBM TDB Mai 1985, 7049-7050 *
"TMS320c3x User's Guide" Texas Instruments SPRU031E, Juli 1997, Seiten i bis xix, 2-1 bis 2-27, 13-121 bis 13-122, 13-131 bis 13-132 *
DELGADO-FRIAS, J.G., DIAZ, R.: "A VLSI self- compacting buffer for DAMQ communications switches." Proceedings of the 8th Great Lakes Symposium on VLSI, 1998, 128-133 *
PARK, J., O'KRAFKA, B.W., VASSILIADIS, S., DELGADO-FRIAS, J.: "Design and evaluation of a DAMQ multiprozessor network with self-compacting buffers" Supercomputing, 94., Proceedings, 1994, 713-722 *

Also Published As

Publication number Publication date
US7099964B2 (en) 2006-08-29
US20020103957A1 (en) 2002-08-01

Similar Documents

Publication Publication Date Title
DE69331311T2 (de) Datenkommunikationssystem und Verfahren
DE69622960T2 (de) Verfahren und Vorrichtung zur Übertragung und Verarbeitung virtueller Befehle
DE69029872T2 (de) Programmierbare Datenpaket-Pufferspeicher-Vorrangsanordnung
DE19961138C2 (de) Multiport-RAM-Speichervorrichtung
DE60130079T2 (de) Verfahren und vorrichtung zur paketvermittlung mittels eines geteilten pufferspeichers
DE2752724A1 (de) Digital-modem
DE3339645A1 (de) Bidirektional arbeitende anordnung zur justierung von datenbytes in einer digitalen datenverarbeitungsanlage
DE102008019277B4 (de) Datenübertragungsvorrichtung
DE3852196T2 (de) Gruppenbezogenes Adressierungssystem.
EP0062141B1 (de) Schaltungsanordnung zur Eingabe von Steuerbefehlen in ein Mikrocomputersystem
DE3107568A1 (de) Datenverarbeitungseinrichtung
DE2739525C2 (de) Rechner
DE10040389A1 (de) Hochgeschwindigkeitsprozessor
DE3923872A1 (de) Schaltungsanordnung zum steuern des zugriffs auf einen speicher
DE60008388T2 (de) Speicher ausführung von register-exchange traceback für gigabit ethernet sender-empfänger
DE4427042A1 (de) Verfahren zur Steuerung einer Sequenz von Zugriffen eines Prozessors zu einem zugeordneten Speicher
DE69807738T2 (de) Verfahren und vorrichtung zur byteausrichtung
DE19929419C2 (de) Synchroner Kommunikationsbus und Verfahren zur synchronen Kommunikation zwischen Schaltungsmodulen
DE19818828A1 (de) X.25 Netzverbindung für eine in einem voll elektronischen Vermittlungssystem verwendete X.25 Protokoll Kommunikation
DE69219515T2 (de) Mikrorechner mit Prüfmodusumschaltfunktion
DE19983210B4 (de) Programmierbare Steuereinrichtung
DE10336121B4 (de) Serielle asynchrone Schnittstelle mit SLIP-Kodierung/Dekodierung und CRC-Prüfung im Sende- und Empfangspfad
DE19526548C2 (de) Schaltungseinrichtung mit einem Analog-Digital-Wandler
EP1116098B1 (de) Verfahren und vorrichtung zum schreiben und lesen eines pufferspeichers
DE2732068A1 (de) Schaltungsanordnung zur steuerung des informationsaustauschs zwischen den peripheren einrichtungen und der zentralen steuereinrichtung einer fernmelde-, insbesondere fernsprechvermittlungsanlage

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection