DE19827893C1 - Computersystem - Google Patents

Abstract

Durch die Erfindung wird ein Computersystem (10; 30; 50) geschaffen, welches einen Datenbus (12; 32; 52) dazu verwendet, Daten gleichzeitig zu lesen und zu schreiben. Das Computersystem enthält des weiteren eine mit dem Datenbus verbundene Dateneingabeeinheit (14; 34; 54) zur Eingabe von Daten, eine mit dem Datenbus verbundene Datenausgabeeinheit (16; 36; 56) zur Aufnahme von Daten und einen mit dem Datenbus verbundenen Prozessor (18; 38; 58) zum Steuern der Dateneingabeeinheit und der Datenausgabeeinheit. Liest der Prozessor einen Datenwert über den Datenbus aus der Dateneingabeeinheit, so schreibt er diesen gleichzeitig über den Datenbus in die Datenausgabeeinheit, um so die Datenübertragungsgeschwindigkeit zwischen Dateneingabeeinheit und Datenausgabeeinheit zu vergrößern.

Description

Die Erfindung betrifft ein Computersystem gemäß dem Oberbegriff des Patentanspruchs 1.

Ein solches Computersystem ist aus der JP 3-204753 A wie auch der EP 0 735 491 A2 bekannt. Die betreffenden bekannten Compu­ tersysteme verwenden einen unmittelbaren Speicherzugang (DMA = Direct Memory Access), um die Datenübertragung zwischen ver­ schiedenen Computer-Periphersystemen zu beschleunigen. Zwar kann der unmittelbare Speicherzugang die Datenübertragungsgeschwin­ digkeit wirksam erhöhen, doch muß er mit einer dazu passenden Zentraleinheit (CPU) und peripheren Schaltkreisen zusammenar­ beiten. Die spezifischen Komponentenerfordernisse machen die Schaltkreise und die Steuerung des Computersystems sehr kompli­ ziert und teuer. Werden Daten zwischen peripheren Schaltkreisen unter Verwendung einer herkömmlichen, mit dem unmittelbaren Speicherzugang inkompatiblen Zentraleinheit übertragen, so muß diese die Daten aufeinanderfolgend aus einem peripheren Schalt­ kreis lesen, einzeln in einem Register abspeichern und darauf in den gewünschten anderen peripheren Schaltkreis eingeben. Dazu noch erfordern das Lesen und Schreiben der einzelnen Daten eine Datenwechseladresse und einen Adressenbus, was zu einem langen Datenübertragungsprozeß führt.

Davon ausgehend liegt der Erfindung die Aufgabe zugrunde, ein Computersystem anzugeben, welches in der Lage ist, die Daten­ übertragung zwischen verschiedenen Computer-Periphergeräten mit einfachen Mitteln zu beschleunigen.

Diese Aufgabe ist erfindungsgemäß mit den Merkmalen des Patent­ anspruchs 1 gelöst. Die Unteransprüche geben darüber hinausge­ hend vorteilhafte Ausgestaltungsmöglichkeiten an.

Der Prozessor des Computersystems gibt, wenn er einen Datenwert aus dem Eingabegerät über den Datenbus liest, diesen Datenwert gleichzeitig über den Datenbus an das Ausgabe­ gerät, um so die Datenübertragungsgeschwindigkeit zwischen Ein­ gabegerät und Ausgabegerät zu vergrößern.

Nachfolgend werden einige bevorzugte Ausführungsbeispiele der Erfindung anhand der begleitenden Zeichnungen genauer beschrie­ ben. Von diesen zeigt

Fig. 1 ein Funktions-Blockschaltbild eines erfindungsgemäßen Computersystems in einer ersten Ausführungsform,

Fig. 2 ein Zeitablaufdiagramm des Computersystems aus Fig. 1,

Fig. 3 ein Funktions-Blockschaltbild eines erfindungsgemäßen Computersystems in einer anderen Ausführungsform,

Fig. 4 ein Zeitablaufdiagramm des Computersystems aus Fig. 3,

Fig. 5 ein Funktions-Blockschaltbild eines erfindungsgemäßen Computersystems in noch einer weiteren Ausführungsform und

Fig. 6 ein Zeitablaufdiagramm des Computersystems aus Fig. 5.

Das in Fig. 1 gezeigte Computersystem 10 enthält einen Prozessor 18, einen ersten Speicher 14, einen zweiten Speicher 16, einen Positionskonverter 24 und einen Positionsdecodierer 22. Des wei­ teren weist das Computersystem 10 einen den Prozessor 18, den ersten Speicher 14 und den zweiten Speicher 16 zur Datenübertra­ gung miteinander verbindenden Datenbus 12 sowie einen den Pro­ zessor 16, den ersten Speicher 14 und den Positionskonverter 24 miteinander verbindenden Adressenbus 20 zum Übertragen von Datenadressen aus dem ersten Speicher 14 über den Prozessor 18 auf. Der Positionskonverter 24 besteht aus einem zwischen dem Adressenbus 20 und dem zweiten Speicher 16 liegenden Addierer oder Subtrahierer zum Addieren bzw. Subtrahieren eines vorbe­ stimmten Adressenunterschieds zu bzw. von einer mittels des Adressenbusses 20 übertragenen Adresse zum Erhalt einer Daten­ eingabeadresse für den zweiten Speicher 16.

Der erste Speicher 14 weist einen Lesefreigabeanschluß 15 zum Steuern der Datenausgabe aus dem ersten Speicher 14 auf. Wird der Lesefreigabeanschluß 15 angesteuert, so gibt der erste Spei­ cher 14 einen unter einer Adresse aus dem Adressenbus 20 gespei­ cherten Datenwert auf den Datenbus 12. Der zweite Speicher 16 besitzt einen Schreibfreigabeanschluß 17 zum Steuern der Daten­ eingabe aus dem zweiten Speicher 16. Wird der Schreibfreigabean­ schluß 17 angesteuert, so gibt der zweite Speicher 16 einen Da­ tenwert von dem Datenbus 12 an eine Dateneingabeadresse aus dem Positionskonverter 24. Der Lesefreigabeanschluß 15 des ersten Speichers 14 und der Schreibfreigabeanschluß 17 des zweiten Spei­ chers 16 sind mit einem Steueranschluß 19 des Prozessors 18 ver­ bunden, so daß der Prozessor 18 den Steueranschluß 19 zur gleichzeitigen Auslösung eines Lesevorgangs am ersten Speicher 14 und eines Schreibvorgangs am zweiten Speicher 16 verwenden kann.

Der zweite Speicher 16 enthält des weiteren einen Gerätefreiga­ beanschluß 26 in elektrischer Verbindung mit dem Positionsdeco­ dierer 22 zur Steuerung des Ein- und Ausschaltstatus des zweiten Speichers 16. Der Positionsdecodierer 22 liegt zwischen dem Adressenbus 20 und dem Gerätefreigabeanschluß 26 des zweiten Speichers 16. Wenn die Adresse des über den Adressenbus 20 von dem ersten Speicher 14 ausgegebenen Datenwertes in einem vorbe­ stimmten ersten Positionsabschnitt liegt, löst der Positionsde­ codierer 22 den zweiten Speicher 16 über dessen Gerätefreigabe­ anschluß 26 aus.

Fig. 2 zeigt, wie der Prozessor 18 einen in dem ersten Positi­ onsabschnitt des ersten Speichers 14 gespeicherten Datenwert liest. Das betreffende Zeitdiagramm gibt die Ausgabezeit an, in welcher der Prozessor 18 an den Adressenbus 20 ausgibt, die Aus­ gabezeit des Positionskonverters 24, die Ausgabezeit des Positi­ onsdecodierers 22 und die Ausgabezeit des Signals am Steueran­ schluß 19 des Prozessors 18. Die Zeit T ist diejenige eines ein­ zelnen von dem Prozessor 18 ausgeführten Instruktionszyklusses. Das Ausgangssignal des Positionsdecodierers 22 liegt als Ein­ gangssignal an dem Gerätefreigabeanschluß 26 des zweiten Spei­ chers 16 an. Eine logische 1 bedeutet "aus", und eine logische 0 bedeutet "ein". Das Ausgangssignal vom Steueranschluß 19 des Prozessors 18 bildet das Eingangssignal am Lesefreigabeanschluß 15 des ersten Speichers 14 wie auch das Eingangssignal für den Schreibfreigabeanschluß 17 des zweiten Speichers 16.

Liest der Prozessor 18 einen in dem ersten Positionsabschnitt des ersten Speichers 14 gespeicherten Datenwert, so gibt er die Adresse desselben auf den Adressenbus 20. Wenn der Positionsde­ codierer 22 feststellt, daß der Datenwert aus dem ersten Positi­ onsabschnitt gelesen wird, so gibt er an den Gerätefreigabean­ schluß 26 des zweiten Speichers 16 eine logische 0, um diesen zweiten Speicher auszulösen, und der Positionskonverter 24 setzt die Adresse auf dem Adressenbus 20 automatisch in eine entspre­ chende Adresse in einem zweiten Positionsabschnitt des zweiten Speichers 16 um. Danach gibt der Prozessor 18 über den Steueran­ schluß 19 ein Lesesignal 28 (Fig. 2) in Gestalt einer logischen 0 aus, um über den Lesefreigabeanschluß 15 den ersten Speicher 14 und über den Schreibfreigabeanschluß 17 den zweiten Speicher 16 in Betrieb zu setzen, worauf der Datenwert aus dem ersten Speicher 14 gelesen und unmittelbar in den zweiten Speicher 16 eingeschrieben wird. Wie aus Fig. 2 ersichtlich, benötigt der Prozessor 18 zum Lesen eines Datenwerts aus dem ersten Speicher 14 und Einschreiben desselben in den zweiten Speicher 16 nur ei­ nen einzigen Instruktionszyklus.

Soll das Computersystem 10 den ersten Positionsabschnitt des er­ sten Speichers 14 zum zweiten Positionsabschnitt des zweiten Speichers 16 übertragen, so kann der Prozessor 18 eine Positi­ onsdifferenz zwischen dem ersten Positionsabschnitt und dem zweiten Positionsabschnitt in dem Positionskonverter 24 und eine Position sowie die Länge des ersten Positionsabschnitts in dem Positionsdecodierer 22 speichern. Dazu braucht der Prozessor 18 nur nacheinander unter Verwendung des Adressenbusses 20 und des Datenbusses 12 die Daten aus dem ersten Positionsabschnitt des ersten Speichers 14 zu lesen und in der gleichen Reihenfolge un­ ter entsprechenden Adressen in den zweiten Positionsabschnitt des zweiten Speichers 16 einzuschreiben.

In Fig. 3 ist ein abgewandeltes Computersystem 30 nach der Er­ findung dargestellt. Es enthält einen Prozessor 38, einen Spei­ cher 34, ein Eingabe-Ausgabe-Tor 36 und einen Positionsdecodie­ rer 42, ferner einen den Prozessor 38, den Speicher 34 und das Eingabe-/Ausgabe-Tor 36 miteinander verbindenden Datenbus 32 zum Übertragen von Daten sowie einen den Prozessor 38, den Speicher 34 und den Positionsdecodierer miteinander verbindenden Adres­ senbus 40 zum Übertragen von Datenadressen des Speichers 34, die aus dem Prozessor 38 stammen.

Der Speicher 34 besitzt einen Lesefreigabeanschluß 35 zum Steu­ ern des Datenausganges. Empfängt dieser Lesefreigabeanschluß 35 ein Triggersignal, so gibt der Speicher 34 einen Datenwert auf den Datenbus 32 entsprechend einer zugehörigen Adresse von dem Adressenbus 40. Das Eingabe-/Ausgabe-Tor 36 besitzt einen Schreibfreigabeanschluß 37 zum Steuern einer Datenausgabe von ihm. Empfängt der Schreibfreigabeanschluß 37 ein Triggersignal, so gibt das Eingabe-/Ausgabe-Tor 36 den betreffenden Datenwert auf den Datenbus 32. Der Lesefreigabeanschluß 35 des Speichers 34 und der Schreibfreigabeanschluß 37 des Eingabe-/Ausgabe-Tors 36 sind mit dem Steueranschluß 39 des Prozessors 38 verbunden, so daß der Prozessor hierüber gleichzeitig einen Lesevorgang aus dem Speicher 34 und ein Ausgangssignal aus dem Eingabe-/Ausgabe- Tor 36 auslösen kann.

Das Eingabe-/Ausgabe-Tor 36 weist des weiteren einen Gerätefrei­ gabeanschluß 46 in Verbindung mit dem Positionsdecodierer 42 auf zum Steuern des Ein- und Ausschaltzustandes des Eingabe-/Aus­ gabe-Tors 36. Der Positionsdecodierer 42 steht mit dem Adressen­ bus 40 und dem Gerätefreigabeanschluß 46 des Eingabe-/Ausgabe- Tors 36 in Verbindung. Befindet sich die über den Adressenbus 40 übermittelte Adresse eines Datenwertes aus dem Speicher 34 in einem vorbestimmten ersten Positionsabschnitt, so löst der Posi­ tionsdecodierer 42 das Eingabe-/Ausgabe-Tor 36 über dessen Gerä­ tefreigabeanschluß 46 aus.

Fig. 4 zeigt, wie der Prozessor 38 einen Datenwert in dem ersten Positionsabschnitt des Speichers 34 liest. Das betreffende Zeit­ diagramm gibt die Ausgabezeit an, in welcher der Prozessor 38 den Adressenbus 40 speist, das Ausgangssignal des Positionsdeco­ dierers 42 sowie das Ausgangssignal am Steueranschluß 39 des Prozessors 38. T bezeichnet die Zeit eines von dem Prozessor 38 ausgeführten Instruktionszyklusses. Liest der Prozessor 38 einen Datenwert in dem ersten Positionsabschnitt des Speichers 34, so überträgt er die Adresse dieses Datenwerts über den Adressenbus 40. Stellt der Positionsdecodierer 42 fest, daß die Adresse auf dem Adressenbus 40 in den ersten Positionsabschnitt fällt, so erzeugt er an dem Gerätefreigabeanschluß 46 des Eingabe-/Aus­ gabe-Tors 36 eine logische 0, um dieses auszulösen, und der Pro­ zessor 38 gibt über den Steueranschluß 39 ein Lesesignal 48 (Fig. 4) in Gastalt einer logischen 0 aus, um den Speicher 34 über den Lesefreigabeanschluß 35 und das Eingabe-/Ausgabe-Tor 36 über den Schreibfreigabeanschluß 37 auszulösen. Während dieser Zeit wird der Datenwert aus dem Speicher 34 gelesen und unmit­ telbar von dem Eingabe-/Ausgabe-Tor 36 ausgegeben. Fig. 4 zeigt, daß es wiederum nur eines einzigen Instruktionszyklusses des Prozessors 38 bedarf, um einen Datenwert aus dem Speicher 34 zu lesen und diesen über das Eingabe-/Ausgabe-Tor 36 auszugeben.

Hat das Computersystem 30 den ersten Positionsabschnitt des Speichers 34 über das Eingabe-/Ausgabe-Tor 36 auszugeben, so kann der Prozessor 38 eine Adresse und die Länge des ersten Po­ sitionsabschnitts in dem Positionsdecodierer 42 speichern, dar­ auf in dem ersten Positionsabschnitt des Speichers 34 gespei­ cherte Daten nacheinander vermittels des Adressenbusses 40 und des Datenbusses 32 lesen und schließlich die Daten über das Ein­ gabe-/Ausgabe-Tor 36 in der gleichen Reihenfolge ausgeben.

Ein weiteres Computersystem, 50, nach Fig. 5 enthält einen Prozessor 58, ein erstes Eingabe-/Ausgabe-Tor 54, ein zweites Eingabe-/Ausgabe-Tor 56 und einen Positionsdecodie­ rer 62, des weiteren einen den Prozessor 58, das erste Eingabe-/ Ausgabe-Tor 54 und das zweite Eingabe-/Ausgabe-Tor 56 verbinden­ den Datenbus 52 zum Übertragen von Daten sowie einen den Prozes­ sor 58 mit dem Positionsdecodierer 62 verbindenden Adressenbus 60 zum Übertragen einer Adresse für ein jedes der beiden Einga­ be-/Ausgabe-Tore 54 und 56.

Das erste Eingabe-/Ausgabe-Tor 54 weist einen Lesefreigabean­ schluß 55 zum Steuern seines Ausgangs auf. Wird dieser Lesefrei­ gabeanschluß 55 getriggert, so gibt das erste Eingabe-/Ausgabe- Tor 54 einen Datenwert auf den Datenbus 52. Das zweite Eingabe-/ Ausgabe-Tor 56 besitzt einen Schreibfreigabeanschluß 57 zum Steuern seines Datenausgangs. Empfängt der Schreibfreigabean­ schluß 57 ein Triggersignal, so gibt er den betreffenden Daten­ wert auf den Datenbus 52. Der Lesefreigabeanschluß 55 des ersten Eingabe-/Ausgabe-Tors 54 und der Schreibfreigabeanschluß 57 des zweiten Eingabe-/Ausgabe-Tors 56 stehen mit dem Steueranschluß 59 des Prozessors 58 in Verbindung, so daß der Prozessor 58 hierüber gleichzeitig eine Eingabe über das erste Eingabe-/Aus­ gabe-Tor 54 und eine Ausgabe über das zweite Eingabe-/Ausgabe- Tor 56 auslösen kann.

Das erste Eingabe-/Ausgabe-Tor 54 besitzt des weiteren einen Ge­ rätefreigabeanschluß 67 in Verbindung mit dem Positionsdecodie­ rer 62 zum Steuern des Ein- und Ausschaltzustandes des ersten Eingabe-/Ausgabe-Tors 54. Ebenso weist das zweite Eingabe-/ Ausgabe-Tor 56 des weiteren einen Gerätefreigabeanschluß 66 in Verbindung mit dem Positionsdecodierer 62 zum Steuern des Ein- und Ausschaltzustandes des zweiten Eingabe-/Ausgabe-Tors 56 auf. Der Positionsdecodierer 62 verbindet den Adressenbus 60, den Ge­ rätefreigabeanschluß 67 des ersten Eingabe-/Ausgabe-Tors 54 und den Gerätefreigabeanschluß 66 des zweiten Eingabe-/Ausgabe-Tors 56 miteinander. Ist eine von dem Adressenbus 60 übermittelte Adresse diejenige des ersten Eingabe-/Ausgabe-Tors 54, so lie­ fert der Positiondecodierer 62 ein Triggersignal an das erste Eingabe-/Ausgabe-Tor 54 über dessen Gerätefreigabeanschluß 67 und an das zweiten Eingabe-/Ausgabe-Tor 56 über dessen Geräte­ freigabeanschluß 66.

In dem Zeitablaufdiagramm der Fig. 6 ist ersichtlich, wie ein Datenwert von dem ersten Eingabe-/Ausgabe-Tor 54 vermittels des Prozessors 58 zu dem zweiten Eingabe-/Ausgabe-Tor 56 übertragen wird. Das Diagramm gibt die Ausgabezeit an, in welcher der Pro­ zessor 58 den Adressenbus 60 speist, das von dem Positionsdeco­ dierer 62 an die Gerätefreigabeanschlüsse 66 und 67 gelieferte Ausgangssignal sowie das von dem Prozessor 58 über den Steueran­ schluß 59 ausgegebene Ausgabesignal. T bedeutet wiederum die Zeit eines von dem Prozessor 58 ausgeführten Instruktionszyklus­ ses.

Überträgt der Prozessor 58 einen Datenwert aus dem ersten Einga­ be-/Ausgabe-Tor 54 zu dem zweiten Eingabe-/Ausgabe-Tor 56, so gibt er zunächst die Adresse des ersten Eingabe-/Ausgabe-Tors 54 auf den Adressenbus 60. Stellt der Positionsdecodierer 62 fest, daß die Adresse auf dem Adressenbus 60 diejenige des ersten Ein­ gabe-/Ausgabe-Tors 54 ist, so liefert er eine logische 0 an den Gerätefreigabeanschluß 67 des ersten Eingabe-/Ausgabe-Tors 54, um dieses auszulösen, und an den Gerätefreigabeanschluß 66 des zweiten Eingabe-/Ausgabe-Tors 56, um auch dieses in Betrieb zu setzen. Sodann gibt der Prozessor 58 über seinen Steueranschluß 59 ein Lesesignal 68 in Form einer logischen 0 an den Lesefrei­ gabeanschluß 55 des ersten Eingabe-/Ausgabe-Tors 54 und den Schreibfreigabeanschluß 57 des zweiten Eingabe-/Ausgabe-Tors 56, um beide auszulösen. Während dieser Zeit wird der betreffende Datenwert über das erste Eingabe-/Ausgabe-Tor 54 eingegeben und unmittelbar über das zweite Eingabe-/Ausgabe-Tor 56 ausgegeben. Fig. 6 zeigt, daß es wiederum nur eines einzigen Instruktionszy­ klusses des Prozessors 58 bedarf, um einen Datenwert über das erste Eingabe-/Ausgabe-Tor 54 einzugeben und den gleichen Daten­ wert über das zweite Eingabe-/Ausgabe-Tor 56 auszugeben.

Claims (9)

1. Computersystem (10; 30; 50) mit
einem Datenbus (12; 32; 52) zum Übertragen von Daten,
einen Adressenbus (20; 40; 60) zum Übertragen von Datenadressen,
einer mit dem Datenbus (12; 32; 52) und dem einen Adressenbus (20; 40; 60) elektrisch verbundenen Dateneingabeeinheit (14; 34; 54) zum Liefern von Daten,
einer mit dem Datenbus (12; 32; 52) und dem Adressenbus (20; 40; 60) elektrisch verbundenen Datenausgabeeinheit (16; 36; 56) zur Aufnahme von Daten, und
einem mit dem Datenbus (12; 32; 52) und dem Adressenbus (20; 40; 60) elektrisch verbundenen Prozessor (18; 38; 58) zum Steuern der Dateneingabeeinheit (14; 34; 54) und der Datenausgabeeinheit (16; 36; 56), dadurch gekennzeichnet, daß
die Datenausgabeeinheit (16; 36; 56) einen Gerätefreigabean­ schluß (26; 46; 66) zum Steuern des Ein- und Ausschaltzustandes der Datenausgabeeinheit aufweist, und
ein elektrisch zwischen den Adressenbus (20; 40; 60) und den Ge­ rätefreigabeanschluß (26; 46; 66) der Datenausgabeeinheit (16; 36; 56) geschalteten Positionsdecodierer (22; 42; 62) vorgesehen ist,
wobei, wenn eine von dem Prozessor (18; 38; 58) auf den Adres­ senbus (20; 40; 60) gegebene Adresse eine vorbestimmte Adresse ist, der Positionsdecodierer (22; 42; 62) die Datenausgabeein­ heit (16; 36; 56) über deren Gerätefreigabeanschluß (26; 46; 66) triggert, so daß, wenn der Prozessor (18; 38; 58) einen Daten­ wert über den Datenbus (12; 32; 52) aus der Dateneingabeeinheit (14; 34; 54) liest, der Prozessor (18; 38; 58) diesen Datenwert in einem Instruktionszyklus über den Datenbus (12; 32; 52) in die Datenausgabeeinheit (16; 36; 56) einschreibt, um so die Datenübertragungsgeschwindigkeit zwischen der Dateneingabe­ einheit und der Datenausgabeeinheit zu erhöhen.

2. Computersystem (10; 30; 50) nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Dateneingabeeinheit (14; 34; 54) einen mit dem Prozessor (18; 38; 58) verbundenen Lesefreigabeanschluß (15; 35; 55) und die Datenausgabeeinheit (16; 36; 56) einen mit dem Pro­ zessor verbundenen Schreibfreigabeanschluß (17; 37; 57) auf­ weist, und der Prozessor beim Lesen des Datenwertes aus der Dateneingabeeinheit deren Lesefreigabeanschluß und gleichzeitig den Schreibfreigabeanschluß der Datenausgabeeinheit triggert, so daß der betreffende Datenwert über den Datenbus (12; 32; 52) in die Datenausgabeeinheit in dem gleichen Instruktionszyklus ge­ schrieben werden kann.

3. Computersystem (10; 30; 50) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Lesefreigabeanschluß (15; 35; 55) der Dateneingabeeinheit (14; 34; 54) mit dem Schreibfreigabeanschluß (17; 37; 57) der Datenausgabeeinheit (16; 36; 56) verbunden ist, um den Prozessor (18; 38; 58) in die Lage zu versetzen, diese beiden Freigabeanschlüsse gleichzeitig zu triggern.

4. Computersystem (10; 30; 50) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß, wenn die von dem Prozessor (18; 38; 58) auf den Adressenbus (20; 40; 60) gegebene Adresse inner­ halb eines vorgegebenen Adressenbereichs liegt, der Positions­ decodierer (22; 42; 62) die Datenausgabeeinheit (16; 36; 56) über deren Gerätefreigabeanschluß (26; 46; 66) triggert.

5. Computersystem (50) nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die Dateneingabeeinheit (54) des wei­ teren einen mit dem Positionsdecodierer (62) verbundenen Geräte­ freigabeanschluß (67) zum Steuern des Ein- und Ausschaltzu­ standes der Dateneingabeeinheit aufweist, und daß, wenn die von dem Prozessor (58) auf den Adressenbus (60) gegebene Adresse eine vorgegebene Adresse ist, der Positionsdecodierer (62) gleichzeitig über die beiden Gerätefreigabeanschlüsse (66, 67) die Dateneingabeeinheit (54) und die Datenausgabeeinheit (56) triggert, so daß er einen Datenwert über den Datenbus (52) aus der Dateneingabeeinheit lesen und diesen Datenwert über den Datenbus in die Datenausgabeeinheit (56) in dem gleichen In­ struktionszyklus einschreiben kann.

6. Computersystem (10) nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die Dateneingabeeinheit (14) aus einem ersten Speicher besteht und der Adressenbus (20) mit diesem ersten Speicher verbunden ist, und daß, wenn der Prozessor (18) auf den Adressenbus (20) die vorbestimmte Adresse ausgibt und über den Datenbus (12) den Datenwert aus dem ersten Speicher (14) liest, der Positionsdecodierer (22) die Datenausgabeeinheit (16) triggert, so daß der betreffende Datenwert über den Daten­ bus in die Datenausgabeeinheit (16) eingeschrieben werden kann.

7. Computersystem (10) nach Anspruch 6, dadurch gekennzeichnet, daß die Datenausgabeeinheit (16) aus einem zweiten Speicher be­ steht und das Computersystem des weiteren einen zwischen diesen zweiten Speicher und den Adressenbus (20) geschalteten Positi­ onskonverter (24) zum Umwandeln der über den Adressenbus über­ tragenen Adresse und zum Eingeben der umgewandelten Adresse in den zweiten Speicher als Dateneingabeadresse aufweist, und daß, wenn der Prozessor (18) auf den Datenbus (20) die vorbestimmte Adresse ausgibt, um den Datenwert aus dem ersten Speicher (14) zu lesen, der Positionsdecodierer (22) den zweiten Speicher triggert, so daß der betreffende Datenwert in dem gleichen In­ struktionszyklus unter der umgewandelten Adresse in den zweiten Speicher eingeschrieben werden kann.

8. Computersystem (10) nach Anspruch 6 oder 7, dadurch gekenn­ zeichnet, daß der Positionskonverter (24) aus einem Addierer oder Subtrahierer zum Addieren bzw. Subtrahieren einer Adressen­ differenz zu bzw. von der über den Adressenbus (20) übertragenen Adresse besteht, um so die Dateneingabeadresse für den zweiten Speicher (16) zu erzeugen.

9. Computersystem (30; 50) nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die Dateneingabeeinheit (54) und/oder die Datenausgabeeinheit (36; 56) aus einem Datentor zum Ein- bzw. Ausgeben des betreffenden Datenwertes besteht.