DE10037477A1

DE10037477A1 - Anordnung und Verfahren zum Kalibrieren einer Schnittstelle für mehrkanalige synchronisierte Datenübertragung

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Publication number: DE10037477A1
Application number: DE10037477A
Authority: DE
Inventors: Juergen Zielbauer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-08-01
Filing date: 2000-08-01
Publication date: 2002-02-14
Also published as: US20020018537A1

Abstract

Die Erfindung betrifft eine Schnittstelle (1), die parallele Transferkanäle (10) zur Übertragung einer Mehrzahl von parallelen Datensignalen (D) und gegebenenfalls Kommandosignalen zwischen zugeordneten äußeren Anschlüssen (DP) und zugeordneten Schaltungspunkten (DQ) einer elektronischen Baugruppe (4) enthält und mindestens einen Synchronsignalanschluss (SP) für ein die Zeitbasis für die parallel übertragenen Signale angebendes Synchronsignal (S) aufweist. Erfindungsgemäß enthalten ausgewählte Exemplare (10) der Transferkanäle jeweils eine individuell regelbare Verzögerungseinrichtung (12) zum Einstellen einer Zeitverzögerung der Signalübertragung im betreffenden Transferkanal. Ferner ist eine Steuereinrichtung (13, 22) vorgesehen, um in jedem ausgewählten Transferkanal (10) den Istwert der relativen Phase des von der Verzögerungseinrichtung verzögerten Signals gegenüber dem zugeordneten begleitenden Synchronsignal (S) zu fühlen und jede der Verzögerungseinrichtungen (12) abhängig vom jeweils gefühlten Istwert im Sinne einer Angleichung des Istwertes an einen vorgegebenen gemeinsamen Sollwert zu regeln.

Description

Die Erfindung betrifft eine Anordnung zum Kalibrieren einer Schnittstelle für synchronisierte Datenübertragung gemäß dem Oberbegriff des Patentanspruchs 1. Gegenstand der Erfindung ist ferner ein Kalibrierverfahren unter Verwendung einer der artigen Anordnung. Bevorzugtes, jedoch nicht ausschließliches Anwendungsgebiet der Erfindung sind Schnittstellen zur Daten kommunikation zwischen schnellen digitalen Informationsspei chern und zugehörigen Controllern.

Beim Empfang binärcodierter digitaler Daten wird die Folge der ankommenden Datenbits üblicherweise mit einer der Bitrate entsprechenden Frequenz in der empfangenden Baugruppe abge tastet. Das hierfür verwendete Abtastsignal muss nicht nur in seiner Frequenz sondern auch in seiner Phase auf den Takt der empfangenen Bits abgestimmt sein, derart daß die Abtastzeit punkte möglichst mitten in die Bitperioden treffen bzw. nicht zu nahe an den Bitgrenzen liegen, wo die zuverlässige Erfas sung des gültigen Binärwertes nicht mehr garantiert ist. Die se Phasensynchronisierung muss hinsichtlich des absoluten Zeitmaßes umso präziser sein, je höher die Bitrate ist.

Eine Synchronisierung der empfangsseitigen Abtastung mit dem Takt der ankommenden Datenbits kann erfolgen, indem man das empfangsseitig erzeugte Abtastsignal aus der selben Takt quelle ableitet, die auf der Sendeseite den Takt der gesen dete Bitfolge bestimmt. Zu berücksichtigen sind hierbei je doch eventuelle Unterschiede in den Laufzeiten, welche die Taktsignale auf den Wegen von der gemeinsamen Quelle zur Sen deseite einerseits und zur Empfangsseite andererseits erfah ren. Ferner ist die Laufzeit der Daten von der Sende- zur Empfangsseite zu berücksichtigen. Nur wenn diese Laufzeitpa rameter bekannt sind oder ausreichend genau reproduziert wer den können, lassen sich geeignete Maßnahmen zur genauen Syn chronisierung des empfangsseitig erzeugten Abtastsignals treffen. Im allgemeinen ist dies aber bei Bitraten oberhalb 100 MHz kaum oder nur schwer möglich. Bei höheren Bitraten in der Größenordnung 200 MHz (und mehr) nutzt man daher bevor zugt andere Methoden der Abtastsynchronisierung, bei denen eine Zeitbasis für das Abtastsignal, welches auf der Emp fangsseite zur Abtastung der Datenbits dienen soll, als Syn chronsignal parallel mit den Daten innerhalb des selben Lei tungsbündels von der Sendeseite zur Empfangsseite gesendet wird.

Eine dieser Methoden besteht darin, das zu sendende Synchron signal taktgleich mit den zu sendenden Datenbits zu erzeugen. Hierzu wird auf Sendeseite eine Bitfolge simuliert, in wel cher die beiden Binärwerte entsprechend der Bitrate der zu sendenden Daten alternieren, mit den gleichen Taktflanken und in gleicher Weise wie die zu sendende Datenbitfolge. Die Flanken des so gebildeten "Strobesignals" sind bei ordnungs gemäßer Funktion zeitlich koinzident mit den Bitgrenzen der Datenbitfolge und kommen auch zeitgleich mit ihnen an der Empfangsseite an; sie können somit, vorzugsweise nach Durch laufen einer Verzögerung gleich der Hälfte der Bitperiode, unmittelbar zur empfangsseitigen Datenabtastung herangezogen werden. Diese Methode eignet für unidirektionale Datenverbin dungen, sie kann aber auch für bidirektionale Verbindungen angewendet werden, indem man beide Seiten mit jeweils einer eigenen Taktquelle und jeweils einer eigenen Schaltung zur Erzeugung des an die andere Seite zu sendenden Strobesignals versieht.

Eine andere, nur für bidirektionale Verbindungen geeignete Methode besteht darin, ein Taktsignal, das auf einer ersten Seite kontinuierlich erzeugt und dort zur Abtastung der Sen dedaten verwendet wird, als Synchronsignal über eine erste Taktleitung an die Gegenseite zu senden und dort auch zur Empfangsabtastung sowie zur Sendeabtastung zu verwenden. Die ses an der Gegenseite eintreffende Taktsignal wird außerdem dort reflektiert und über eine zweite Taktleitung zurück zur ersten Seite übertragen, wo es zur dortigen Empfangsabtastung verwendet wird.

Die vorstehend erwähnten Methoden haben sich bewährt für Da tenkommunikation mit doppelter Datenrate, bei welcher die Da tenbits mit der doppelten Frequenz des Taktsignals aufeinan derfolgen, also sowohl mit der ansteigenden als auch mit der fallenden Flanke des Taktsignals abgetastet werden. Sie wer den angewendet zum Datenaustausch zwischen einem Speicher controller und schnellen dynamischen RAM-Speichern, z. B. zur Realisierung verschiedener, unter den Kurzbezeichnungen DDRAM (Double Data Rate Dynamic RAM), RDRAM (Rambus Dynamic RAM) und SLDRAM (SynchLink Dynamic RAM) bekannter Speichersysteme.

Da die technische Entwicklung nach immer höheren Taktfrequen zen strebt (derzeit bis 400 MHz), werden die Anforderungen an die Genauigkeit der Hardwarekomponenten zunehmend strenger. Die somit engeren Toleranzgrenzen führen bei den unvermeidli chen Produktionsschwankungen zu vermehrtem Ausschuss. Trotz Mitübertragung eines begleitenden Synchronsignals im Betrieb kann es nämlich infolge solcher Produktionsschwankungen vor kommen, dass das richtige Timing zwischen dem zur Abtastung benutzten Signal und den Datenbits verfehlt wird.

Um dieses Problem zu lindern, sind verschiedene Maßnahmen be kannt zur nachträglichen Kalibrierung einer hergestellten Da tenverbindung zwischen einem Speicher und dem Speicher controller in der speicherseitigen Schnittstelle. Eine dieser Maßnahmen für SLDRAMs besteht darin, durch wiederholtes Schreiben und Lesen durch den Speichercontroller zu überprü fen, ob das Timing des Speicherbausteins korrekt ist. Bei Be darf lädt der Controller SLDRAM-interne Register, mit denen das Timing grob verändert werden kann (vgl. "Draft Standard for a High-Speed Memory Interface (SnchLink)", Draft 0.99 IEEE P1596.7-199X). Diese Kalibrierung kann nur in relativ großen Zeitschritten erfolgen, sie lässt sich nicht für die unidirektionalen Kommandosignale (z. B. die Reihen- und Spal ten-Auswahlsignale) vornehmen und kann nur global einheitlich für die gesamte Gruppe aller Datensignale durchgeführt wer den.

In Verbindung mit RDRAMs ist es bekannt, eine Kalibrierung zum Zeitpunkt des Wafertests vorzunehmen, indem das Gesamt- Timing für Gruppen zusammengehöriger Signale durch Schal tungsveränderung mittels Fuse-Technik einmalig festgelegt wird (d. h. durch Trennen von galvanischen Verbindungen auf dem Chip durch Verdampfen). Der Wafertest kann jedoch nicht bei den im späteren Einsatz notwendigen Frequenzen stattfin den (ca. 200-400 MHz), außerdem ist hierbei der Einfluss des später vorzusehenden Gehäuses auf die Signallaufzeiten nicht beobachtbar. Somit ist diese Kalibrierung nicht exakt auf den späteren Nutzbetrieb abgestimmt.

Aufgabe der vorliegenden Erfindung ist die Schaffung techni scher Mittel, die eine hochgenaue zeitliche Signalkalibrie rung bei synchronisierter Datenkommunikation zwischen elek tronischen Baugruppen gestatten, unter Berücksichtigung der tatsächlichen Einsatzbedingungen. Diese Aufgabe wird er findungsgemäß durch die im Patentanspruch 1 beschriebene An ordnung und durch das im Patentanspruch 9, 13 oder 15 be schriebene Verfahren gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Demnach ist die erfindungsgemäße Anordnung ausgelegt zum Ka librieren einer Schnittstelle, die parallele Transferkanäle zur Übertragung einer Mehrzahl von parallelen Datensignalen und gegebenenfalls Kommandosignalen zwischen zugeordneten äu ßeren Anschlüssen und zugeordneten Schaltungspunkten einer elektronischen Baugruppe enthält und mindestens einen Syn chronsignalanschluss für ein die Zeitbasis für die parallel übertragenen Signale angebendes Synchronsignal aufweist. Er findungsgemäß enthalten ausgewählte Exemplare der Transferka näle jeweils eine individuell regelbare Verzögerungseinrich tung zum Einstellen einer Zeitverzögerung der Signalübertra gung im betreffenden Transferkanal abhängig von einem Verzö gerungs-Stellsignal, und es ist eine Steuereinrichtung vorge sehen, die Mittel enthält, um in jedem ausgewählten Transfer kanal den Istwert der relativen Phase des von der Verzö gerungseinrichtung verzögerten Signals gegenüber dem zugeord neten begleitenden Synchronsignal zu fühlen, und Mittel zur Erzeugung des Verzögerungs-Stellsignals abhängig vom jeweils gefühlten Istwert zum Regeln jeder der Verzögerungseinrich tungen im Sinne einer Angleichung des Istwertes an einen vor gegebenen gemeinsamen Sollwert.

Ein erfindungsgemäßes Kalibrierverfahren unter Verwendung dieser Anordnung ist dadurch gekennzeichnet, dass vor Beginn eines Nutzbetriebs der Schnittstelle oder in Pausen des Nutz betriebs die Steuereinrichtung vorübergehend eingeschaltet wird und dass die Quelle, welche die über die ausgewählten Transferkanäle zu übertragenden Signale liefert, während des eingeschalteten Zustandes der Steuereinrichtung veranlasst wird, diese Signale jeweils als ein Mustersignal mit Signal übergängen zu erzeugen, die der Zeitbasis eindeutig zuzuord nen sind.

Eine alternative Ausführungsform des Verfahrens ist dadurch gekennzeichnet, dass während des Nutzbetriebs der Schnitt stelle die Steuereinrichtung für Exemplare der ausgewählten Transferkanäle jeweils während Intervallen eingeschaltet wird, in denen die über die betreffenden Transferkanäle zu übertragenden Signale Übergänge haben, die der Zeitbasis ein deutig zuzuordnen sind.

Die Erfindung gestattet es, jeden der parallelen Datenkanäle, die in einer mehrkanaligen synchronisierten Datenverbindung zwischen zwei Baugruppen vorhanden sind, individuell zu ka librieren. Somit können auch eventuelle Phasenunterschiede zwischen den Datenkanälen ausgeglichen werden. Solche Unter schiede können sich ergeben durch unvermeidliche, produk tionsbedingte Verschiedenheiten zwischen den parallelen Schaltgliedern, die auf der Sendeseite zur Abtastung der pa rallelen Datenbits verwendet werden, und durch Laufzeitun terschiede zwischen den parallelen Übertragungsleitungen von der Sende- zur Empfangsseite. Bisher mussten die Toleranz grenzen für diese Unterschiede so eng bemessen werden, dass selbst bei Kumulation der Unterschiede ein kritisches Maß nicht überschritten wurde. Das heißt, es musste sicherge stellt werden, dass die Differenz zwischen den Phasen des "frühesten" und des "spätesten" Datenbitstroms auf der Emp fangsseite, addiert mit der möglichen Schwankungsbreite des Synchronsignalphase, nicht größer werden konnte als der zeit liche Spielraum, der innerhalb einer Bitperiode zur ein deutigen Abtastung des Datenbits zur Verfügung steht. Bei Transfergeschwindigkeiten entsprechend einer Frequenz von z. B. 400 MHz bedeutet dies, dass die Phasenunterschiede zwi schen den Datenkanälen bisher nur einige 10 Picosekunden (ps) betragen dürfen.

Mit Anwendung der Erfindung können, bei vorgegebener Trans fergeschwindigkeit, die Toleranzen hinsichtlich der zeitli chen Genauigkeit bei der Herstellung gelockert werden, da sich die Auswirkungen von Produktionsschwankungen erfindungs gemäß ausregeln lassen. Somit führen Produktionsschwankungen weit weniger zu Ausschuss als bisher. Alternativ kann die Transfergeschwindigkeit von Daten erhöht werden, da bei der Produktion schnellerer Komponenten nun weniger "Reserven" in die Genauigkeit der Hardware eingeplant werden müssen. Auch können die Spezifikationen für andere Komponenten des Umfel des der Baugruppe (Platinen, Steckverbinder u. dergl.) ent spannt werden, da zugehörige Produktionsschwankungen eben falls während des Kalibrierbetriebs ausgeregelt werden. Schließlich können, durch wiederholtes Kalibrieren, tempera turbedingte oder alterungsbedingte Veränderungen von Signal laufzeiten kompensiert werden.

Die Prinzipien und vorteilhafte Ausgestaltungen der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert, in denen Ausführungsbeispiele dargestellt sind.

Fig. 1 zeigt eine erfindungsgemäße Anordnung zur Kalibrierung des Empfangsbetriebs in einer ersten Ausführungsform;

Fig. 2 zeigt eine erfindungsgemäße Anordnung zur Kalibrierung des Empfangsbetriebs in einer zweiten Ausführungsform;

Fig. 3 zeigt die Anordnung nach Fig. 1 mit zusätzlichen Mit teln zur Kalibrierung des Sendebetriebs.

Die in der Fig. 1 gezeigte Anordnung bildet eine Schnitt stelle 1 mit mehreren parallelen Daten-Transferkanälen (D-Ka näle) 10 zur Übertragung paralleler Datensignale D, die an zugeordneten äußeren Datenanschlüssen ("D-Pins") DP empfangen werden, an zugeordnete Schaltungspunkte DQ einer elektroni schen Baugruppe 4. In der Zeichnung sind nur zwei D-Kanäle 10 im Detail dargestellt, stellvertretend für eine in Wirklich keit meist viel größere Anzahl von Kanälen, die alle gleich aufgebaut sind. Die gezeigte Schnittstelle 1 enthält ferner einen Synchronsignal-Transferkanal (S-Kanal) 20 zur Übertra gung eines die Datensignale begleitenden Empfangs-Synchron signals S, das an einem äußeren Synchronsignal-Anschluss (S- Pin) SP empfangen wird, an einen zugeordneten Schaltungspunkt SQ der Baugruppe 4. Jeder der D-Kanäle 10 der Schnittstelle 1 enthält eine Empfangsschaltung 11, die mit dem betreffenden D-Pin DP verbunden ist, und der S-Kanal 20 enthält eine Emp fangsschaltung 21, die mit dem S-Pin SP verbunden ist. Im dargestellten Fall sind die Empfangsschaltungen 11, 21 unge tastete Signalverstärker, z. B. Differenzverstärker.

Die Baugruppe 4, deren interner Aufbau nicht dargestellt ist, kann irgendeine die empfangenden Datensignale nutzende Schal tung sein, z. B. ein Speicherbaustein wie etwa ein DRAM. Im Betrieb sind die D-Pins DP und der S-Pin SP über ein Bündel zugeordneter Übermittlungsleitungen oder einen Bus mit einer anderen, die "Gegenseite" darstellenden Baugruppe verbunden, z. B. mit einem Speichercontroller.

Die Fig. 1 zeigt links die Wellenformen empfangener Signale für den Fall, dass die Gegenseite als Synchronsignal S das Taktsignal sendet, durch welches die Datenbits dort mit dop pelter Taktrate abgetastet wurden. Das heißt, im Idealzustand erscheint jede Flanke des Synchronsignals S zeitgleich mit der Mitte eines zugeordneten Bits jedes Datensignals D. Die sen idealen Zustand veranschaulichen die mit durchgehenden Linien gezeichneten Wellenformen der Datensignale D. In der Praxis ist jedoch damit zu rechnen, dass verschiedene Daten signale D in ihrer Phase voneinander abweichen, infolge un vermeidlicher Unterschiede im Zeitverhalten der sendeseitigen Abtastung und der Übermittlungsleitungen. In der Fig. 1 ist mit gestrichelten Linien in den D-Wellenformen der Fall ver anschaulicht, dass das eine Datensignal um ein Zeitmaß τ_A ge genüber der Idealphase nacheilt, und das andere Datensignal um ein Zeitmaß τ_B gegenüber der Idealphase voreilt. Solche Phasenunterschiede können bei Überschreitung eines kritischen Maßes zu Abtastfehlern führen, wenn die empfangenen Daten mittels des empfangenen gemeinsamen Synchronsignals S in der Baugruppe 4 abgetastet werden.

Um die besagten Phasenunterschiede auszuregeln, enthält jeder D-Kanal 10 der Schnittstelle 1 eine Einrichtung zur veränder baren Verzögerung der vom betreffenden Kanal übertragenen Da tensignale. In der Anordnung nach Fig. 1 ist die Verzö gerungseinrichtung ein regelbares Verzögerungsglied 12, das in Reihe mit der zugeordneten Empfangsschaltung 11 im Daten signalweg zwischen dem betreffenden D-Pin DP und dem zugeord neten Schaltungspunkt DQ der Baugruppe 4 angeordnet ist. Fer ner enthält jeder D-Kanal 10 einen Phasendetektor 13, dessen Referenzeingang das empfangene Synchronsignal 5 vom Ausgang der Empfangsschaltung 21 des S-Kanals 20 über einen Phasen schieber 22 empfängt. Der andere Eingang des Phasendetektors 13 empfängt das verzögerte Datensignal von der Ausgangsseite der die Empfangsschaltung 11 und das regelbare Verzögerungs glied 12 enthaltenden Reihenschaltung.

Der Phasenschieber 22 ist ein Verzögerungsglied, welches auf eine Zeitverzögerung eingestellt (oder einstellbar) ist, die gleich ist der Differenz zwischen der Phase der Flanken des Synchronsignals S und der Sollphase der Flanken der Daten signale D. Im Falle der in Fig. 1 dargestellten Signale (für Abtastung mit doppelter Taktrate und mit Synchronisiersignal flanken in der Mitte der Datenbits) ist diese "systematische" Phasendifferenz vorgegeben als 1/4 Taktperiode bzw. 90°. Der Phasendetektor 13 in jedem D-Kanal 10 ist so ausgebildet, dass er die Zeitdifferenz zwischen den Flanken seiner beiden Eingangssignale misst und ein entsprechendes Stellsignal an seinem Ausgang erzeugt. Jedes regelbare Verzögerungsglied 12 ist vorzugsweise so ausgebildet, dass seine Verzögerungszeit gegenüber einem mittleren Wert, der gleich einer ganzen Bit periode (bzw. 1/2 Taktperiode) ist, wahlweise verkürzt oder verlängert werden kann, abhängig von Betrag und Richtung des vom Phasendetektor 13 erzeugten Fühlsignal, und zwar im Sinne einer Ausregelung der gemessenen Zeitdifferenz auf Null. Die Verstellung der Verzögerungsglieder 12 sollte mit hoher zeit licher Auflösung möglich sein, z. B. in der Größenordnung von 10 ps im Falle ein Taktrate von 400 MHz. Der Stellbereich der regelbaren Verzögerungsglieder 12 ist mindestens gleich der maximalen Zeitverschiebung zu bemessen, die zwischen ver schiedenen Datensignalen D zu erwarten ist. Die Phasenabwei chungen τ_A und τ_B werden dann in der gewünschten Weise ausge regelt.

Die regelbaren Verzögerungsglieder 12 und die durch die Pha sendetektoren 13 und den Phasenschieber 22 gebildete Steuer einrichtung gemäß der Fig. 1 bilden somit eine Anordnung, mit welcher die Schnittstelle 1 für Empfangssignale hochgenau ka libriert werden kann. Im Betrieb regelt sich die Phasendiffe renz an den Eingängen jedes Phasendetektors 13 infolge der über das zugeordnete Verzögerungsglied 12 laufenden Rückkopp lung selbsttätig auf Null. Hierdurch bekommt jedes durch die Schnittstelle 1 übertragene Datensignal am Schaltungspunkt DQ der Baugruppe 4 die exakt gleiche Phasenlage zum übertragenen Synchronsignal am Schaltungspunkt SQ, festgelegt durch das Phasenmaß (Verzögerungszeit) des Phasenschiebers 22.

Voraussetzung für den Kalibrierbetrieb ist das Erscheinen ei ner deterministischen Signalfolge in jedem der empfangenen Datensignale D. Das heißt, in der Wellenform des Datensignals müssen ausreichend Merkmale enthalten sein, die eine Phasen diskriminierung gestatten. Eine hierzu geeignete Signalfolge kann gewünschtenfalls eigens zu Kalibrierzwecken auf der Ge genseite erzeugt werden, etwa in Form einer mit der Bitrate alternierenden Binärfolge für jedes Datensignal, wie in Fig. 1 als Beispiel dargestellt, also abwechselnd "0" und "1" (Bi närfolge 0-1-0-1- . . .). Es kann aber auch sinnvoll sein, statt dieser Binärfolge andere Bitmuster zu verwenden, um den defi nitiv vorhandenen Einfluss der Signalfolge mit einzubeziehen, etwa 0-0-1-1-0-0-1-1- . . . oder 0-0-0-0-0-0-0-0-1-0-0- . . . Auch aperiodische Muster können sinnvoll sein, etwa eine Pseudo- Zufallsfolge. Die Steuerung der regelbaren Verzögerungsglie der 12 ist vorzugsweise ein- und ausschaltbar, z. B. durch ge sonderte Mittel (nicht dargestellt) zur Aktivierung und Deak tivierung der Steuereingänge an diesen Gliedern und zur Ver riegelung des gerade eingestellten Verzögerungsmaßes bei er folgter Deaktivierung.

Die Fig. 2 zeigt eine Abwandlung der in Fig. 1 dargestellten Anordnung. In der Schnittstelle 2 nach Fig. 2 sind die Emp fangsschaltungen 11a der D-Kanäle 10 als sogenannte "latchen de" Schaltungen ausgebildet. Diese Schaltungen verwenden die Zeitbasis des empfangenen Synchronsignals S, um die an den D- Pins DP empfangenen Datensignale D in der Mitte der jeweili gen Datenbits abzutasten und den betreffenden Abtastwert an ihrem Ausgang bis zum nächsten Abtastvorgang zu halten, wie es an sich bekannt und z. B. bei Schnittstellen für DDR-RAMS üblich ist. Die Fig. 2 zeigt ferner den Fall, dass das Syn chronsignal S ein "Strobesignal" ist, dessen Flanken auf der Sendeseite synchron mit den Bitflanken der Datensignale D er zeugt werden (und nicht, wie in Fig. 1 gezeigt, synchron mit den Mitten der Datenbits).

Bei Verwendung latchender Empfangsschaltungen in den D-Kanä len der Schnittstelle können die regelbaren Verzögerungsglie der 12 entweder, wie im Falle der Fig. 1, im Datensignalweg in Reihe mit der betreffenden Empfangsschaltung 11a angeord net werden oder, wie in Fig. 2 gezeigt, in der Latchsignal leitung, über welche das synchronisierende Latchsignal zur Abtastung der Datenbits an die Empfangsschaltung 11a gelegt wird. Gemäß der Fig. 2 wird das Latchsignal aus dem empfange nen Synchronsignal S (Strobesignal) über den Phasenschieber 22 abgeleitet, der an den Ausgang der Empfangsschaltung 21a des S-Kanals 20 angeschlossen ist. Diese Empfangsschaltung 21a ist aus Gründen der Laufzeitangleichung ebenfalls eine latchende Schaltung, vorzugsweise gleicher Bauart wie die Latchschaltungen 11a, nur mit dem Unterschied, dass ihr Steu ereingang direkt mit ihrem Signaleingang verbunden ist, um das Strobesignal S unmittelbar im Selbsttakt durchzuschleu sen.

Der Phasenschieber 22 gemäß Fig. 2 bewirkt wie im Falle der Fig. 1 eine 90°-Phasenverzögerung (Zeitverzögerung gleich 1/4 Periode des Signals S), so dass die Flanken des Latchsignals möglichst koinzident mit den Mitten der abzutastenden Daten bits sind. Der Phasendetektor 13 ist im Falle der Fig. 2 so angeschlossen, dass sein Referenzeingang das empfangene Da tensignal D vom betreffenden D-Pin DP erhält, während sein Signaleingang das empfangene Synchronsignal S vom Ausgang der Empfangsschaltung 21a des S-Kanals 21 erhält.

Wenn an einem D-Kanal 10 der in Fig. 2 gezeigten Schnitt stelle 2 der Sollzustand herrscht, d. h. wenn das an diesem Kanal empfangene Datensignal D gleichphasig mit dem am S-Ka nal 20 empfangenen Strobesignal S ist, ist die am Phasende tektor 13 gefühlte Phasendifferenz gleich Null, wodurch das Verzögerungsglied 12 auf die Mitte seines Stellbereiches ein gestellt wird, die vorzugsweise einer Verzögerungszeit gleich einer Bitperiode (1/2 Periode des Signals 5) entspricht. Ist die Phase des Datensignals D gegenüber der Sollphase um τ_A nacheilend oder um τ_B voreilend (wie gestrichelt an der Wel lenform D gezeigt) voreilend, dann verkürzt oder verlängert das von Null abweichende Ausgangssignal des Phasendetektors 13 die Verzögerungszeit des regelbaren Verzögerungsgliedes 12 im Sinne einer Kompensation der Nach- oder Voreilung, wie im Falle der Fig. 1. Die Folge dieser Kalibrierung ist, dass auch bei Phasenunterschieden zwischen den verschiedenen emp fangenen Datensignalen D alle diese Signale synchron und je weils zuverlässig in der Mitte ihrer Bits gelatcht werden und somit genau phasengleich an die Baugruppe übertragen werden.

Für den Fall, dass die Baugruppe 4 auch zum Senden von Daten signalen ausgelegt ist, kann die Schnittstelle mit zusätzli chen Daten-Transferkanälen versehen sein, welche antiparallel zu den empfangenden D-Kanälen 10 angeordnet sind, um die pa rallelen Bitströme der in der Baugruppe erzeugten Sendedaten an die D-Pins DP zu übertragen. Diese sendenden D-Kanäle brauchen nicht unbedingt mit Mitteln zur Kalibrierung aus gestattet zu sein. Wenn auch die Gegenseite eine Schnitt stelle hat, die in ähnlicher Weise wie die Schnittstelle der Baugruppe 4 eine Anordnung zur Kalibrierung des dortigen Emp fangsbetriebs enthält, erfolgt eine Kompensation von Pha sendifferenzen in beiden Kommunikationseinrichtungen. Kommu niziert die Gegenseite jedoch über einen Bus mit mehr als ei ner Baugruppe, kann es Probleme geben, denn die Gegenseite kann sich nicht auf mehrere Baugruppen mit ihren individuel len Laufzeitfehlern einkalibrieren. Dies ist z. B. dann der Fall, wenn die Gegenseite als Buscontroller mit mehreren Speicherbausteinen kommunizieren soll.

Dieses Problem wird umgangen, wenn an jeder der Baugruppen sowohl die empfangenden als auch die sendenden Daten-Trans ferkanäle kalibrierbar sind. Die Fig. 3 zeigt eine Schnitt stelle 3 mit einer diesbezüglichen Anordnung.

Die Schnittstelle 3 gleicht der Schnittstelle 1 nach Fig. 1 insoweit, als sie eine Mehrzahl empfangender D-Kanäle 10 zur Übertragung empfangener Datensignale von jeweils einem zuge ordneten D-Pin DP an die Baugruppe 4 enthält und den S-Kanal 20 für das begleitende, am S-Pin SP empfangene Synchronsignal S aufweist (dieses Signal ist in Fig. 3 nicht eingezeichnet). Von den D-Kanälen 10, die alle einander gleich sind, ist ein fachheitshalber nur einer in Fig. 3 gezeigt. Der S-Kanal 20 und jeder D-Kanal 10 ist genau so aufgebaut und mit den glei chen Mitteln zur Kalibrierung verbunden wie im Falle der Fig. 1. Das heißt, die in Fig. 3 gezeigten Elemente 11, 12, 13, 21, 22 arbeiten in der gleichen Weise, wie es oben anhand der Fig. 1 beschrieben wurde, um Phasenunterschiede zwischen den empfangenen Datensignalen zu kompensieren.

Die Schnittstelle 3 enthält zusätzlich zu jedem empfangenden D-Kanal 10 einen antiparallel dazu angeordneten sendenden D- Kanal 20' zum Übertragen eines zugeordneten Sendedatensignals D' von der Baugruppe zum zugeordneten D-Pin DP. Außerdem ist im Falle der Fig. 3 ein zweiter S-Kanal 20' zur Übertragung eines den zu sendenden Daten zugeordneten Synchronsignals S' vorgesehen. Das Signal S' ist im dargestellten Fall ein Takt signal, dessen Flanken zeitgleich mit den Mitten der Bits der an den D-Pins DP gesendeten Datensignale D' erscheinen sol len. Die Sendedaten D' sind in der Baugruppe 4 mit Hilfe des Synchronsignals S' synchronisiert worden, das von einem ex ternen Bauteil generiert worden ist, am Anschluss SP' empfan gen wird und über eine Empfangsschaltung 21' zur Baugruppe 4 geleitet wird, wie z. B. bei der Datenkommunikation in einem RDRAM-Speichersystem üblich. Das Sende-Synchronsignal S' kann aber auch ein in der Baugruppe 4 selbst erzeugtes Signal sein; in diesem Fall wird es an die Gegenseite gesendet, so dass statt der Empfangsschaltung 21' eine Sendeschaltung mit umgekehrter Übertragungsrichtung verwendet werden muss. Im Falle einer eindrahtigen Synchronisiersignalverbindung zwi schen Baugruppe 4 und Gegenseite, wie z. B. bei DDRAM-Spei chersystemen mit Strobesignal-Übertragung üblich, ist nur ein S-Pin SP und ein bidirektionaler S-Kanal vorgesehen. In die sem Fall wäre das Signal für die Referenzeingänge des Phasen detektors 13' über den Phasenschieber 22' von diesem S-Pin abzuleiten.

Jeder sendende D-Kanal 10' enthält eine Sendeschaltung 11', z. B. ein Differenzverstärker als Treiber, in Reihe mit einem regelbaren Verzögerungsglied 12', dessen Steuereingang mit dem Ausgang eines Phasendetektors 13' verbunden ist. Der Pha sendetektor 13' empfängt an seinem Referenzeingang das Syn chronsignal S' über einen Phasenschieber 22' und an seinem Signaleingang das gesendete Datensignal D' von D-Pin des be treffenden D-Kanals. Die Sendeschaltung 11', das regelbare Verzögerungsglied 12' und der Phasendetektor 13' haben vor zugsweise die gleichen Charakteristiken wie die Elemente 11, 12 und 13 des empfangenden D-Kanals 10.

Wie gesagt, sollen die gesendeten Datensignale D' alle eine derartige Phasenlage gegenüber dem Synchronsignal S' haben, dass die Mitten der Datenbits zeitgleich mit den Flanken des Signals S' sind. Dieser anzustrebende Idealzustand ist mit der durchgehend gezeichneten Wellenform des Datensignals D' dargestellt. Am Phasenschieber 22' wird eine Verzögerung, die gleich 1/4 Periode des Signals S' ist, fest eingestellt. So mit ist beim Vorliegen der angestrebten Phasenlage des Daten signals D' die Phasendifferenz zwischen den Eingangssignalen des Phasendetektors 13' gleich Null. In diesem Fall stellt das Ausgangssignal des Phasendetektors 13' das Verzögerungs glied 12' auf die Mitte seines Stellbereiches, die einer Ver zögerungszeit gleich einer Bitperiode (1/2 Periode des Syn chronsignals S') entspricht. Ist die Phase des gesendeten Da tensignals D' der Sollphase nacheilend (wie gestrichelt an der Wellenform D' gezeigt) oder voreilend, dann verkürzt oder verlängert das von Null abweichende Ausgangssignal des Pha sendetektors 13' die Verzögerungszeit des regelbaren Verzö gerungsgliedes im Sinne einer Kompensation der Nach- oder Voreilung.

Somit werden Phasenunterschiede zwischen den Bits der paral lel gesendeten Datensignale D' genau kompensiert. Auch für diesen Kalibrierbetrieb ist Voraussetzung, dass eine determi nistische Signalfolge in jedem der gesendeten Datensignale D' erscheint. Eine solche Folge kann auch hier gewünschtenfalls eigens zu Kalibrierzwecken erzeugt werden, und zwar in der Baugruppe 4 und z. B. in Form einer mit der Bitrate alternie renden Binärfolge für jedes Datensignal D', wie in Fig. 3 dargestellt. Die Steuerung der regelbaren Verzögerungsglieder 12' ist vorzugsweise ebenfalls ein- und ausschaltbar, z. B. durch gesonderte Mittel (nicht dargestellt) zur Aktivierung und Deaktivierung der Steuereingänge an diesen Gliedern und zur Verriegelung des gerade eingestellten Verzögerungsmaßes bei erfolgter Deaktivierung.

Alle anhand der Fig. 1 bis 3 beschriebenen Anordnungen sind nur Ausführungsbeispiele und können in vielfältiger Wei se abgewandelt werden, ohne das Prinzip der Erfindung zu ver lassen. In den Anordnungen nach den Fig. 1 und 3 können die Phasenschieber 22 bzw. 22' weggelassen werden, wenn das Synchronsignal S bzw. S' flankensynchron mit den zugeordneten Daten erzeugt wird (z. B. als Strobesignal wie im Falle der Fig. 2). Wenn andererseits in der Anordnung nach Fig. 2 statt des dort gezeigten Strobesignals S ein um 90° verschobenes Synchronsignal wie im Falle der Fig. 1 und 3 empfangen wird, muss der Phasenschieber 22 aus dem Latchsignalweg her ausgenommen und stattdessen vor die Referenzeingänge der Pha sendetektoren 13 geschaltet werden. In allen Fällen ist es auch möglich, die Phasenschieber 22 bzw. 22' wegzulassen und deren Funktion in die einzelnen regelbaren Verzögerungsglie der 12 bzw. 12' zu integrieren. Dies kann z. B. dadurch ge schehen, dass man den Stellbereich dieser Glieder entspre chend verschiebt.

Die Anordnung nach Fig. 3 kann auch dahingehend abgewandelt werden, dass man die empfangenden und/oder die sendenden Transferkanäle mit latchenden Empfangs- bzw. Sendeschaltungen versieht und die regelbaren Verzögerungsglieder zum geregel ten Verzögern der Latchsignale verwendet, ähnlich wie es oben anhand der Fig. 2 beschrieben wurde.

Zusätzlich zu den D-Kanälen können auch Transferkanäle, wel che synchronisierte Kommandosignale übertragen, mit entspre chenden regelbaren Verzögerungsgliedern und Phasendetektoren versehen werden, um auch die Kommandosignale zeitlich zu ka librieren, und zwar ähnlich wie es vorstehend für die Daten signale beschrieben wurde.

Als Signalfolgen, anhand derer die Kalibrierung durchgeführt wird, können unter Umständen auch im Nutzbetrieb erscheinende Signalfolgen verwendet werden, sofern oder solange eine ein deutige Zuordnung erscheinender Signalübergänge zu der Zeit basis möglich ist. Muss befürchtet werden, dass diese Voraus setzung nicht durchgehend gegeben ist, kann eine besondere (in den Figuren nicht dargestellte) Überwachungsschaltung vorgesehen werden, welche erkennt, wann besagte Voraussetzung tatsächlich erfüllt ist. Die Überwachungseinrichtung kann die Weitergabe eines am Ausgang eines Phasendetektors 13 bzw. 13' zwischengespeicherten und laufend aktualisierten Verzö gerungs-Stellsignals an die betreffende Verzögerungseinrich tung 12 bzw. 12' blockieren, solange besagte Voraussetzung nicht erfüllt ist, und erst mittels eines Aktivierungsbefehls freigeben, nachdem sie das Vorliegen der Voraussetzung fest gestellt hat. Die hierbei in Kauf zu nehmende Verspätung kann toleriert werden, denn die auszuregelnden Phasenverschiebun gen finden auf einer derart großen Zeitskala statt, dass es ausreicht, die Ausregelung erst viele Perioden des Synchron signals später wirksam werden zu lassen. Somit bleibt genü gend Zeit, eine ermittelte Phasenabweichung im Phasendetektor bzw. das betreffende Stellsignal zu verwerfen und nicht an das Verzögerungsglied weiterzugeben, falls keine zu Ka librierzwecken geeignete oder überhaupt keine Signalfolge er kannt wird.

Im Falle von Datensignalen dürfen die in Fig. 1 eingezeichne ten Abweichungen τ_A und τ_B eine Viertelperiode des Synchron signals bzw. eine halbe Bitperiode nicht überschreiten. Die vorstehend erwähnte Überwachungseinrichtung kann also vor zugsweise derart ausgelegt sein, dass sie die Weitergabe des Verzögerungs-Stellsignals blockiert, wenn innerhalb eines Zeitfensters, das größer als eine Bitperiode und kleiner als zwei Bitperioden ist, nicht zwei Signalübergänge im Daten signal erkannt worden sind.

Bezugszeichenliste

1

,

2

,

3

Schnittstelle

4

elektronische Baugruppe

10

Daten-Transferkanal

11

,

11

a Daten-Empfangsschaltung

11

' Daten-Sendeschaltung

12

,

12

' regelbares Verzögerungsglied

13

,

13

' Phasendetektor

20

,

20

' Synchronsignal-Transferkanal

21

,

21

' Synchronsignal-Empfangsschaltung

22

,

22

' Phasenschieber
D, D' Datensignale
S, S' Synchronsignale
DP Daten-Pin
SP, SP' Synchronsignal-Pin
DQ, DQ' Schaltungspunkt für Datensignal
SQ, SQ' Schaltungspunkt für Synchronsignal

Claims

1. Anordnung zum Kalibrieren einer Schnittstelle (1; 2; 3), die parallele Transferkanäle (10; 10') zur Übertragung einer Mehrzahl von parallelen Datensignalen (D; D') und gegebenenfalls Kommandosignalen zwischen zugeordneten äu ßeren Anschlüssen (DP) und zugeordneten Schaltungspunkten (DQ) einer elektronischen Baugruppe (4) enthält und min destens einen Synchronsignalanschluss (SP; SP') aufweist für ein die Zeitbasis für die parallel übertragenen Si gnale angebendes Synchronsignal (S, S'), dadurch gekennzeichnet, dass ausgewählte Exemplare (10 und/oder 10') der Trans ferkanäle jeweils eine individuell regelbare Verzö gerungseinrichtung (12; 12') enthalten zum Einstellen ei ner Zeitverzögerung der Signalübertragung im betreffenden Transferkanal abhängig von einem Verzögerungs-Stellsignal und dass eine Steuereinrichtung (13, 22; 13', 22') vorge sehen ist, die Mittel enthält, um in jedem ausgewählten Transferkanal (10; 10') den Istwert der relativen Phase des von der Verzögerungseinrichtung (12; 12') verzögerten Signals gegenüber dem zugeordneten begleitenden Synchron signal (S, S') zu fühlen, und Mittel zur Erzeugung des Verzögerungs-Stellsignals abhängig vom jeweils gefühlten Istwert zum Regeln jeder der Verzögerungseinrichtungen (12; 12') im Sinne einer Angleichung des Istwertes an ei nen vorgegebenen gemeinsamen Sollwert.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass jede regelbare Verzögerungseinrichtung gebildet ist durch ein variables Verzögerungsglied (12; 12'), das in den das zu übertragende Signal (D; D') leitenden Signal weg des betreffenden Transferkanals (10; 10') eingefügt ist.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass jede regelbare Verzögerungseinrichtung (z. B. 12) gebildet ist durch ein variables Verzögerungsglied in einer Latch signalleitung, über welche eine Latchschaltung (11a) syn chronisiert wird, die das zu übertragende Signal (D) durch den betreffenden Transferkanal (z. B. 10) schleust.

4. Anordnung nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass jeder ausgewählte Transferkanal (10; 10') einen ge sonderten Phasendetektor (13; 13') enthält, dessen Si gnaleingang zum Empfang des von der zugeordneten regel baren Verzögerungseinrichtung (12; 12) verzögerten Si gnals angeschlossen ist und dessen Referenzeingang zum Empfang des zugeordneten Synchronsignals (S, S') ange schlossen ist und der an seinem Ausgang ein Fühlsignal erzeugt, welches das Maß und die Richtung der Zeitver schiebung zwischen Flanken seiner beiden Eingangssignale anzeigt und dem Verzögerungssteuereingang der betreffen den Verzögerungseinrichtung (12; 12') angelegt ist.

5. Anordnung nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass die ausgewählten Transferkanäle (10) diejenigen sind, welche empfangene Signale von den äußeren Anschlüs sen (DP) an die Baugruppe (4) übertragen.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, dass die ausgewählten Transferkanäle (10 und 10') auch diejenigen sind, welche zu sendende Signale von der Bau gruppe (4) an die äußeren Anschlüsse (DP) übertragen.

7. Anordnung nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass die Steuereinrichtung ferner enthält:
eine Speichereinrichtung zum Zwischenspeichern der er zeugten Verzögerungs-Stellsignale;
eine Überwachungseinrichtung, welche die über die ausge wählten Transferkanäle zu übertragenden Signale überwacht und einen Aktivierungsbefehl erzeugt, wenn in diesen Si gnalen Übergänge erscheinen, die der Zeitbasis eindeutig zuzuordnen sind;
eine Schalteinrichtung, welche ein zwischengespeichertes Verzögerungs-Stellsignal nur dann an die betreffende Ver zögerungseinrichtung (12; 12') legt, wenn die Überwa chungseinrichtung einen Aktivierungsbefehl erzeugt.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Überwachungseinrichtung für zu übertragende bi näre Datensignale den Aktivierungsbefehl erzeugt, wenn in diesen Signalen innerhalb eines Zeitfensters, das größer als eine Bitperiode und kleiner als zwei Bitperioden ist, zwei Binärübergänge auftreten.

9. Kalibrierverfahren unter Verwendung einer Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
dass vor Beginn eines Nutzbetriebs der Schnittstelle oder in Pausen des Nutzbetriebs die Steuereinrichtung vorüber gehend eingeschaltet wird
und dass die Quelle, welche die über die ausgewählten Transferkanäle zu übertragenden Signale liefert, während des eingeschalteten Zustandes der Steuereinrichtung ver anlasst wird, diese Signale jeweils als ein Mustersignal mit Signalübergängen zu erzeugen, die der Zeitbasis ein deutig zuzuordnen sind.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass als Mustersignal eine periodische Binärfolge erzeugt wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die periodische Binärfolge eine bitweise alternie rende Binärfolge ist.

12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass als Mustersignal eine Pseudo-Zufallsfolge von Binär werten erzeugt wird.

13. Kalibrierverfahren unter Verwendung einer Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass während des Nutzbetriebs der Schnittstelle die Steu ereinrichtung zumindest vorübergehend aktiviert wird.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass während des Nutzbetriebs der Schnittstelle die Steu ereinrichtung für Exemplare der ausgewählten Transferka näle aktiviert gehalten wird, jedoch ein dabei erzeugtes Verzögerungs-Stellsignale nur dann an die betreffende Verzögerungseinrichtung gelegt wird, wenn in dem über den betreffenden Transferkanal zu übertragenden Signal Über gänge auftreten, die der Zeitbasis eindeutig zuzuordnen sind.

15. Kalibrierverfahren unter Verwendung einer Anordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Anordnung während des Nutzbetriebs der Schnitt stelle in Betrieb gehalten wird.