CN87107677A - 源漏掺杂技术 - Google Patents

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Abstract

本发明叙述了一种形成金属氧化物半导体场效应晶体管(MOSFET)的方法，其中的源和漏区的配置是通过基本上垂直于衬底表面的离子注入方式分两个步骤实现的，使得杂质的浓度随着远离电极元件的横向距离而增加，以便抑制热电子注入，防止沟道效应，增加穿通电压以及增加对栅有利的击穿电压。

Description

本发明涉及金属氧化物半导体的制造领域。更具体地说，本发明公开了一种形成源区和漏区的缓变结的方法。
在形成金属氧化物半导体场效应晶体管（MOSFET）过程中，由于加工顺序的人为因素，会存在许多问题。为了（1）从金属界面到源/漏区制出良好的电接触和（2）降低源区和漏区的电阻率，从而提高MOSFET的特性，故在半导体本体的源区和漏区中需用高浓度的杂质。然而，为了防止会陷入栅电极元件和半导体本体之间的绝缘层中的热电子的注入，引起阈值电压特性的劣化，又要求源区和漏区中的杂质浓度小。源和漏区杂质浓度的这些对抗性的要求，促使工程师发展复杂的加工顺序，这些加工顺序既难以制造，又得到矛盾的结果。
离子注入是一种将杂质引入衬底以形成源区和漏区的技术。在通过离子注入预沉积杂质的做法中，曾经观察到一种称之为沟道效应的现象。在出现沟道效应的条件下，当离子束是以平行于晶体平面的方向投射时，被注入的离子有效部分将通过半导体晶体中的原子平面间的固有空位。在这种情况下，容许那些受沟道效应的离子停在半导体本体中较所需位置为深的地方。在注入步骤出现沟道效应后离子在半导体晶体中的深度是难以控制的。这种情况更加符合于诸如磷和硼的离子。
在制造MOSFET时，希望在紧邻栅电极元件之下的区中源区和漏区的结是浅结。这是因为源漏穿通电压随结的深度增加而减少。因此，通过离子注入以可能出现沟道效应的方式在半导体衬底中预沉积离子之后来形成源结和漏结，其深度是不能控制的，因而一般会有低的穿通电压。
为了抵消在衬底产生的沟道效应，晶面要对离子束斜离平行，从而形成源区和漏区用的浅结。这样做之后，离子束中的离子在基本上平行于半导体晶体沟道之一的路程中是不受推进的。因此，离子必须投射到靠近表面的半导体晶体的一个原子上，并停在离半导体衬底表面的短距离内。
在制造MOSFET时，希望每一个MOSFET形成得使源区和漏区基本上彼此对称。从一角度的注入将避免沟道效应，并从而改进各个MOSFET的穿通电压特性，这样的注入也形成一种MOSFET，其中的源区和漏区是不对称的，因而也会对那个器件的特性产生不利的影响。一般在制造集成电路中使用的离子注入机允许圆片以任意的取向放置在注入卡盘上。这种任意取向的操作，连同成某一角度的注入，由于从一圆片到下一圆片中形成前后不一致的不对称量，而进一步混合了MOSFET的制造问题。
为了要制造性能一致的MOSFET器件，曾应用过各种工艺流程。最早的MOSFET器件是首先扩入源区和漏区，然后定出栅区而形成的。这种做法需要两个严格的掩模步骤，故有明显的缺点。在形成MOSFET中，栅元件是在源和漏之后定出时，要求源、漏与栅有相当大的重叠，以保证栅极能充分地覆盖整个沟道。第一个主要的进展是使用多晶硅栅电极元件作为源区和漏区的扩散掩模（美国专利第3，475，234号）。这种做法由于不需要在栅极尺寸关于沟道长度中有掩模对准公差，就使得设计者能制造出重叠最小的晶体管。
下一个进展是使用同栅元件作为注入的掩模（美国专利第3，481，030号）。这一技术的主要优点是能够准确地控制剂量，而且能使栅对源和漏区的重叠量保持最小。但这个技术又引起两个新的问题。
离子注入或轰击引起半导体衬底的损伤。这个损伤只能通过随后的称为退火的高温处理加以矫正。要在半导体本体中完成这种退火步骤的所需温度将会熔化铝。因此，主要要排除使用铝栅（美国专利第3，472，712号）。
另一个出现的问题导致热电子的陷获作用。如果源区和漏区中的掺杂剂的浓度能在邻近源区和漏区中的整个长度上缓慢地改变，这个问题就可以解决。于是，跨越结两端的电子并不加速到高速度。由于在沟道区中没有足够高能量的电子，故电子不具足够的能量以进入栅电极的绝缘体。
曾经试用过多种技术形成缓变结。一种这样的技术涉及在伸出栅电极元件边缘的栅电极顶部上使用一掩模层（美国专利第4，198，250号）。这种结构的制造，一般是先形成栅电极绝缘层，然后形成一层栅电极材料，最后形成用作掩模的另一层。掩模层是用通常的光掩模技术刻蚀的。将栅电极有选择地用湿法刻蚀，经过过度刻蚀后，使它钻蚀上覆的掩模层。
其次，用一足够能量的离子注入器件，使被注入的离子能透过掩模层的突出部分。然而，只有一部分穿透该突出部分的那些注入离子能穿过栅电极绝缘区并进入下伏的衬底材料。因此，在掩模层突出部分下面的衬底比起不是在掩模层下面的衬底来有较低的掺杂浓度。在这离子注入后的高温退火步骤，能修复衬底的损伤，并激活各种掺杂剂。
如先前叙述那样另一种相似的技术用突出的掩模层形成相同的结构。这里的源和漏的掺杂剂是用两个离子注入步骤引入的。第一种注入是在低能量加相当高的剂量下进行的。然后除去突出的掩模层。第二种注入是在低能量和低剂量下进行的。在衬底中紧邻栅元件下的区域的掺杂浓度是相当低的。而与栅元件下的区域横向分隔一个突出掩模层长度的衬底中的掺杂浓度却是相当高的。经过退火后，形成一个由缓变结组成的MOSFET。这两种技术的缺点在于，在栅电极元件材料的整个刻蚀时间里都要非常精确地加以控制。要从一批批制造中使源和漏结有一致的缓变部分的长度是有困难的。
另一技术是形成绝缘的栅电极元件，然后在邻近于栅电极之下的区域的源区和漏区中注入导电类型相同的两种不同种类的掺杂剂。这种技术所用的掺杂剂种类是从具有不同扩散常数的掺杂剂挑选出来的。因此，用于修复晶体损伤和激发掺杂剂的退火步骤将进一步驱进扩散较快的掺杂剂。这就形成一个缓变结。可惜这种技术本身是有限制的。半导体掺杂剂的扩散率不仅是各种掺杂剂的扩散常数的函数，而且也是掺杂浓度的函数。由此，缓变区一般将短于用其它技术所能得到的长度，又由于慢扩散的掺杂剂往往不能重叠栅极，对栅极有利的击穿电压是不能用这个解决方法得到好处的。
形成缓变结的另一种技术是先形成栅电极元件，然后在结构上沉积一均匀掩模层。对这掩模层进行各向异性刻蚀后，就在栅电极元件的垂直侧壁上留下由掩模材料组成的隔离件。接下去在有侧壁隔离件的结构上进行重剂量的源区和漏区注入。侧壁隔离件防止这些被注入的离子到达衬底。这种重剂量注入将在有侧壁隔离件的结构上横向隔离栅元件的衬底中形成注入区。然后用选择性刻蚀除去侧壁隔离件。继之以用一低剂量掺杂剂形成缓变的源结和漏结的低浓度部分。这个技术优于前述方法之处在于，由于掩模层的厚度更易于控制，故低剂量区的长度比起上述有突出部分的结构来能够更准确地加以控制。由于这个优点以及能发展更严格的工艺控制，故越来越小的器件尺寸是可能的。然而，这种加工顺序又引起两个老问题。轻度掺杂的注入必须是（1）在一小角度下进行的，以避免产生沟道效应和形成浅结，这种浅结不可避免地会形成不均一和不对称，从而引起制造和设计问题;或者是（2）如果注入是以基本上垂直的方式进行的，则会得到不均一的结果。深的源结和漏结也会使穿通电压降低。当穿通电压降低时，可以接受的工作电压范围缩小，从而减少了MOSFET用户可应用的范围。因此，需要有一个形成含缓变结的MOSFET的改进方法。
前面叙述了有缓变源结和漏结的MOSFET形成的改进方法。即形成了一个绝缘栅电极元件。在绝缘栅电极元件的上表面和侧壁的上方以及在半导体本体的上方形成有选择性刻蚀能力的一层第一掩模层。在第二掩模层上进行一种各向异性的刻蚀。各向异性刻蚀在第一掩模层上方的绝缘栅电极元件侧壁上留下从第二掩模层所形成的隔离件。
然后使这个结构经受高剂量的离子注入步骤。隔离件防止高剂量注入透入在栅极下面的区域邻近的衬底中。
除去侧壁上的隔离件，使这个结构经过一个低剂量的离子注入步骤。经注入后的各个区域在栅极下面附近的区域是低浓度的区域，而在栅极下面隔开距离等于无沟道的隔离件厚度处的区域是高浓度的区域。透入非晶结构的离子束是散射的，使得离子束出射非晶结构后，就不再是均匀的，而且在结晶结构里不能形成沟道。
第一掩模层是一层非晶结构层。第二注入以一个基本上垂直于半导体本体的表面的角度透过紧邻栅极的第一掩模层。从而形成对称的源区和漏区。
离子在穿过第一掩模层时消耗了其所有的大部分能量，故获得极浅的注入区。在这些步骤之后的是高温退火步骤，这个步骤修复半导体晶体因离子注入而引起的损伤，并激活掺入的离子。因此形成的MOSFET具有（1）所形成的源区和漏区对称于栅极，（2）改善穿通电压特性的浅结，（3）防止热电子注入从而改进可靠性的低剂量区域，（4）改进工作特性的高剂量区域，以及（5）凹离栅边缘的高剂量注入，以改进高压工作应用时的栅控击穿电压。
所得的器件为大大改进了的MOSFET。绝缘栅电极元件位于一部分的半导体本体上。在半导体本体内并短距离伸入下伏的栅电极元件的区域并在栅电极元件两边的是源区和漏区。这些源区和漏区彼此是精确对称的。从栅电极元件横向伸展的是一个并入源区和漏区较深和掺杂更重的部分的深度浅且轻度掺杂的源区和漏区的部分，它提供有助于提高栅极的击穿电压。
这种工艺方法大大改进了先前的MOSFET处理方法，由于它更易于控制，使制造的结果更均匀。轻度掺杂区的具体长度和深度可以反复精确地再生产出来。
图1A至1H是本发明的第一实施例。
图1A是衬底的横剖面正视图，图中展示了一层二氧化硅层和一个栅极元件。
图1B说明图1A含有附加绝缘的衬底。
图1C说明图1B含有附加氧化层的衬底。
图1D说明在用以形成隔离件的刻蚀步骤后的图1C衬底。
图1E说明在离子注入步骤期间图1D的衬底。
图1F说明在附加的刻蚀步骤后图1E的衬底。
图1G说明在离子注入步骤期间图1F的衬底。
图1H说明在衬底中形成有缓变结的图1G的衬底。
图2A至2G展示本发明的第二实施例。
图2A说明有一层氧化层和一个栅元件的衬底。
图2B说明有一层附加氧化层的图2A的衬底。
图2C说明还有另一氧化层的图2B的衬底。
图2D说明在用以形成隔离件的刻蚀步骤后图2C的衬底。
图2E说明在附加的刻蚀步骤后图2D的衬底。
图2F说明在离子注入期间图2E的衬底。
图2G说明有一缓变结的图2F的衬底。
图3A至3L展示本发明的第三实施例。
图3A展示有一层氧化层和二个栅元件的某一衬底的横剖面的正视图。
图3B说明有一附加氧化层的图3A的衬底。
图3C说明还有另一氧化层的图3B的衬底。
图3D说明在用以形成隔离件的刻蚀步骤后图3C的衬底。
图3E说明在一部分的衬底覆盖以一光致抗蚀刻层后图3D的衬底。
图3F说明在一离子注入步骤期间图3E的衬底。
图3G说明在一刻蚀步骤后图3F的衬底。
图3H说明在第二离子注入步骤期间图3G的衬底。
图3I说明在另一部分的衬底覆盖以一光致抗蚀剂层后图3H的衬底。
图3J说明在一刻蚀步骤后图3I的衬底。
图3K说明在离子注入和形成缓变结期间图3J的衬底。
图3L说明有形成的源区和漏区的图3K的衬底。
这里公开了本发明的三个实施例。对于一个熟悉本技术的一般人士来说，显然无需下列在这些实施例中所提出的详细说明也可以实施本发明。在本申请中不叙述熟知的MOS工艺过程。本发明可以用许多熟知的技术和工艺加以制造。
图1A展示在一半导体衬底30的两端有厚场隔离区10为界。隔离区10伸向半导体衬底30的表面之上和之下。覆盖着这两个隔离区10和衬底30的上表面的是层40。在衬底30上方的层40的一部分上表面上和离开隔离区10的是绝缘栅元件20。在紧接栅元件20下方的层40的厚度可以厚于也可以不厚于层40的其余部分。这里展示的层40稍薄于栅元件20底下的厚度。
图1B展示图1A的结构，其中的绝缘层40在半导体衬底30和隔离层10上方已经生长得更厚，而且在该工序中，也生长在栅元件20的上侧和侧壁上。厚度改变过的层40以层40a示于图1B。
图1C展示图1B的结构，其中的层50均匀地配置在层40a的上表面。
图1D展示图1C的结构，其中的层50的上表面按各向异性方式从顶部垂直除去。层50只在被层40a隔离栅元件20的层40a的垂直侧壁上留下形成隔离件50a。在某些情况下，层40a的部分也可以被除去以形成绝缘层40的较薄部分。在本实施例中形成层40b的出现就展示了这一情况。
绝缘层40a的部分像绝缘层50一样，也可以或不可以同时被除去。绝缘层40a的其余部分的结构以绝缘层40b示出。在图1D中，那些不在隔离件50a底下的层40a部分中的半导体衬底30上方的层40b是较薄的。
图1E展示图1D的衬底，使离子束60投射在其上。离子束60的离子穿过层40b并进入衬底30以在离栅元件20最远的隔离件50a的垂直边与隔离区10之间形成注入区70。图中示出离子束60以基本上垂直的方式投射在图1E的结构上。
图1F示出图1E的结构，从图1E中有选择地除去其上表面。侧壁隔离件50a则完全被除去。绝缘层40b的部分完全可以从衬底30上方的层40b的那些部分除去（这些部分先前不是在隔离件50a、隔离区10的底下和栅元件20的上表面）而形成层40c。在某种情况下，隔离区10稍稍减薄以变成隔离区10a。层40b和隔离区10的变化对本发明来说不是必须的。
图1G展示图1F的结构，使离子束80投射到其上。离子束80的离子穿过层40c以在衬底30上形成离子注入区90。在衬底30中离子注入区90形成在邻近栅元件20侧壁上层40c部分底下区域的衬底30部分与隔离区10之间。离子束80以基本上垂直的方式投射到图1F的结构表面上。
比起离子注入区90其余部分来，从穿过绝缘层40c的离子束80的离子所形成的那些注入区90的部分是比较浅的。不在绝缘层40c和不包含在离子注入区70里的离子注入区90的部分可能比包含在离子注入区70里的离子注入区90的部分在某些深度上要深些。
图1H展示图1G的结构，其中的离子注入区70和90在垂直和横向方向上都较深入地驱入衬底30以形成源结和漏结100。在离子注入区70或90中至少有某些部分被驱到栅元件20之下方，以使结100伸延到栅极元件20的边缘之下。
在一部分半导体衬底30之上和在两层氧化层10之间的某一区域里生长有一层热氧化层40，用作栅电极绝缘体。导电性材料配置在绝缘层40表面之上，然后加以限定和刻蚀以形成栅电极元件20。然后使该结构再受热氧化作用以增加热氧化层40的厚度而成为在衬底30、隔离区10以及栅电极元件20的顶部和侧壁之上的层40a。将一层低温氧化层50沉积在热氧化层40a的表面的上方。该低温氧化层受各向异性刻蚀而只从最上层的表面除去热氧化层。通过正确地选定层50的刻蚀过程的时间，就可以在氧化层40b外的栅极元件20的侧壁上，从层50保留隔离件50a。
层50a的横向厚度大约等于沉积层50的厚度。低温氧化的沉积厚度的精确尺寸较易于控制。起脱除低温氧化层50作用的各向异性刻蚀也可以脱除热氧化层部分。热氧化层40a那些没有受到侧壁隔离件50a保护而受各向异性刻蚀的部分可能变薄。因此，热氧化层40部分或栅电极元件20的上表面和半导体衬底30的上方可以通过各向异性刻蚀步骤而受到某程程度的刻蚀，形成热氧化层40b。
然后使这种结构承受首次离子注入步骤的作用。由于该热氧化层40b具有非晶的原子结构，离子束60成为散射通过热氧化层40b，故在半导体衬底30中不会出现沟道效应。因此，首次离子注入步骤可以以一个实质上垂直衬底30的角度来完成。所形成的离子注入区70以准确受控的方式对称于栅电极元件20。
然后除去隔离件，典型的做法是采用标准的湿法刻蚀技术。这种刻蚀处理偶尔会侵蚀热氧化层40b和隔离区10。除了先前受侧壁隔离件50a保护的层40b外，所得的结构40c的氧化层可能荡然无存。因此，衬底30和栅元件20的上表面会暴露出来。这对本发明是无关紧要的。
这种结构也受离子束80的注入，这种离子束的离子必须与离子束60的属于相同的导电类型。离子束80贯穿热氧化层40c的剩余部分的部分将在半导体衬底30中形成浅的注入区。这是由于离子束在进入半导体衬底之前就贯穿一层热氧化层，故离子束成为散射而不再容易地产生沟道效应。离子束80进入先前注入的离子注入区70的部分将不再容易地产生沟道效应。这是因为形成离子区70的离子束60已经打乱了半导体衬底30的晶体结构。因此，离子注入区70是一种非晶结构，不可能通过它而产生沟道效应。离子束80进入在离子注入区70和热氧化层40c之间的半导体衬底30的部分可以在进入半导体衬底30时形成沟道效应。通过除去侧壁隔离件50a的刻蚀处理可以控制这种形成沟道区的长度。在大多数情况下，该沟道区将足够地小，使得它不会有害地影响器件的性能。
整个结构都要经受高温处理步骤，以便将区90和/或70中的注入离子的某些部分扩到栅电极元件20边缘底下，将晶体中的离子种类激活并将离子注入所引起的晶体损场修复过来。
图2A示一种半导体衬底130，两端各用厚场隔离区110围住。隔离区110从衬底130的表面上下延伸。复盖住衬底130和隔离区110的上表面的是层140。绝缘栅元件120是在衬底130上方的层140上表面的某一部分，并由隔离区110分隔开。紧挨在栅元件120底下的层140的厚度可能厚于也可能不厚于层140的其他部分。这里所示的层140稍厚于栅元件120底下的厚度。
图2B示图2A的结构，图中的绝缘层140已经在半导体衬底130和隔离层110的上方长厚了，在这个过程中，绝缘层也生长在栅元件120的上部和侧壁处。图2B示出层140改变为层140a。
图2C示图2B的结构，其中层150以均匀的厚度置于层140a的上表面。
图2D示图2C的结构，其中的层150的上表面用各向异性方法从顶上垂直地加以除去。层150只保留在由层140a与栅元件120分开的层140a的垂直侧壁上而形成隔离件150a。在某些情况下，也可将部分的层140a除去而形成较薄部分的绝缘层140a。在本实施例中出现的形式层140b被示于图中。
图2E示出图2D的结构，图中已经除去层150a。在除去层150a的过程中，也除去层140b的部分而留下层140c。层140c由三个不同高度的区域组成。层140a最厚的垂直部分紧挨并在栅元件120两侧。层140c中高的部分由层140c的最高部分与栅元件120隔开并在栅元件120的两侧。层140c的中间部分位于图2D中层150a所处的位置的底下。层140c最薄的部分由层140c最高和中间部分与栅元件120隔开并在栅元件120的两侧。层140c最薄区的厚度根据具体应用而定，也可以完全将它除去。
图2F示图2E的结构，其上受到离子束160的冲击。离子束160的离子穿过层140c并进入衬底130而形成离子注入区170。在形成离子注入区170的过程中，离子束160的离子穿过层140c的最薄和中间部分。实际上，离子束160中的所有离子穿过层140c的薄的部分而到达衬底130并形成离子注入区170的较深部分。离子束160中的某些离子在穿过层140c的中间部分的过程中陷入层140c的中间部分，只允许小量的离子穿进衬底130。穿入层140c中间部分的离子束160中的离子进入衬底130并形成离子注入区170的较浅部分。离子注入区170在衬底130里形成在层140c的最高部分和隔离区110之间。图示离子束160以基本上是垂直的方式冲击在图2F的结构上。
图2G示出图2F的结构，图中的离子注入区170经已进一步从横向和垂向驱入衬底130而形成结200。包含在离子注入区170里的离子有足够的数量来到栅元件120的底下停下来，使得结200延伸到栅元件120边缘的底下。
在半导体衬130的部分上和在两个氧化层110之间的区域里生长有一热氧化层140以用作栅电极绝缘体。将导电材料置于绝缘层140的表面上，之后划定界限和刻蚀，以形成栅电极元件120。然后将该结构再进行将使热氧化层140增厚的进一步热氧化，而在衬底130、隔离区110以及栅电极元件120的顶部和侧壁之上变为层140a。再在热氧化层140a的表面上方沉积一层低温氧化层150。经过可将氧化材料除去的各向异性刻蚀，只从最顶端表面除去低温氧化层。通过正确地定出层150刻蚀过程的时间，将隔离件150a从层150留在热氧化层140b的栅元件120外侧的侧壁上。
层150a的横向厚度约等于沉积层150的厚度。低温氧化层的沉积厚度较易于控制达到精确尺寸。为除去低温氧化层150而进行的各向异性刻蚀也可以除去部分的热氧化层140a。那些没有由侧壁隔离件150a保护避免各向异性刻蚀步骤的热氧化层140a的部分可能会有某种程度的减薄。因此，在栅电极元件120的上表面上和半导体衬底130上方的热氧化层140a的部分可以稍被各向异性刻蚀步骤刻蚀掉而形成热氧化层140b。
然后除去隔离件150a，典型的做法是采用标准的湿法刻蚀技术。这种刻蚀过程将侵蚀热氧化层140b和隔离区110。所得的层140c除了先前由侧壁隔离件150a保护的层140b的部位外，氧化可能会荡然无存。因此，衬底130和栅元件120的上表面可能受到这种刻蚀技术的刻蚀。这一点对本发明是无关重要的。
层140c的结构将有三种高度的具体区域。邻近栅元件120的是最高的区域。邻近最高区域但远离栅元件120的是中等高度的区域。邻近中等高度区域、远离栅元件120的是最小高度的区域。
这种结构受到离子束160的作用。离子束160穿过层140c并进入衬底130而形成离子注入区170。在离子束首先穿过非晶结构因而离子束变成散射和离子不再具有均匀的方向的情况下，不会出现沟道效应。因此，在本实施例中，邻近栅元件120的注入区将因第一贯穿层140c而成为浅注入区。
层140a必须生长得足够厚，以使离子束160中的某些离子不能穿过层140c的中等厚度的区域（层140c的厚度是根据层140a生长得有多厚而定的）。由于离子束160中有一部分离子不能到达衬底130，在层140c的中等厚度区底下的离子注入区170中的离子浓度小于层140c的最小厚度区下方的注入区170中的离子浓度。
整个结构都要经受高温处理步骤以扩散在栅电极元件120边缘下方的区170中的注入离子的某些部分，激活晶体中的离子和修复由离子注入所引起的晶体损场。
第三实施例说明如何将本发明用以制造互补型金属氧化物半导体（CMOS）器件。这个实施例说明利用第一实施例的工艺方法形成第一晶体管和利用第二实施例的处理方法形成第二晶体管。
图3A说明的一种结构包含有两个导电类型相反的相邻的连续连接的衬底230和231。这样的每一衬底在其两端都以厚的场绝缘隔离区210为界。其中一个这样的隔离区210在衬底230和231的连接点处将衬底230和231的端部划界。将衬底230和231的上表面和隔离区210上方盖住的是绝缘体240。置于衬底230上方的一部分绝缘层240上且由隔离区210分开的是栅元件220。置于一部分衬底231上方的绝缘层240上且由隔离区210分开的是栅元件221。紧挨在栅元件220和221底下的层240的厚度可以厚于也可以不厚于层240的其他部分。图中示出层240是均匀的厚度。
图3B示图3A的结构，图中在衬底230、231和隔离区210的上方绝缘层240已经生长得较厚，而且在处理时也生长在栅元件220和221的顶部和侧壁上。厚度改变后的层240在图3B中示作层240a。
图3C示图3B的结构，图中在层240a的上表面上已经置以一均匀厚度的层250。
图3D表示图3C的结构，图中的顶部已经以各向异性方式除去层250的上表面。层250只留在由层240a与栅元件220和221分开的层240a的垂直侧壁上而形成隔离件250a和250b。隔离件250a与250b分别留在栅元件220和221的侧壁上。在某些情况下，也可将部分的层240a除去而形成绝缘层140a的较薄部分。
图3E表示图3D的结构，图中在完全覆盖着含衬底231的区域上方的上表面上已置有掩模层320。从而掩模层320覆盖住一部分的层240a、绝缘层210、隔离件250b和栅元件221。
图3F表示图3E的结构，并使离子束冲击到该结构上，离子束260的离子穿过层240a并进入衬底230以形成离子注入区270。离子注入区270在衬底230中形成在离开栅元件220最远的隔离件250a的垂直边缘和隔离区210之间。图示离子束260以基本上是垂直的方式冲击在图3E的结构上。
图3G表示图3F的结构，图中已经将隔离件250a除去。部分的层240a可以减薄也可以不减薄。这里的层240a的厚度不予改变。
图3H表示图3G的结构，并使离子束280冲击在该结构上。离子束280的离子穿过层240a以在衬底230中形成离子注入区290。离子注入区290在衬底230中形成在邻近于栅元件220侧壁上的层240a下方区域的衬底230的部分和隔离区210之间。
图3I表示图3H的结构，图中已将层320除去。在完全覆盖着含衬底230的区域上方的上表面上已置有层330。从而用掩模层330覆盖层240a、隔离区210、隔离件250b和栅元件220的一部分。
图3J表示图3I的结构，图中已将层250b除去。在除去层250b的工艺过程中也除去部分的层240a而留下层240b。层240b由三种不同高度的区域组成。层240b的最厚的垂直部分是紧邻栅元件211并在其两侧。层240b的中等高度的部分由层240b的最高部分与栅元件221分开，并在栅元件221的两侧。层240b的中间部分的位置是在图3I中层250b位置的底下。层240b的最薄部分由层240b的最高和中等高度部分与栅元件221分开，并在栅元件221的两侧。层240b的薄区厚度根据具体应用而定，也可能完全将之除去。
图3K表示图3J的结构，并使离子束360冲击在这个结构上。离子束360的离子穿过层240b并进入衬底231而形成离子注入区370。在形成离子注入区时，离子束360的离子穿过层240b的薄区和中间区。实际上离子束360中所有的离子穿过层240b的薄的部分而到达衬底231，并形成注入区370的较深部分。离子束360的某些离子穿入层240b的中间部分结果陷进层240b的中间部分，只允许小量的离子穿入衬底231。离子束360的离子穿过层240b的中间部分进入衬底231，并形成注入区370的较浅部分。离子注入区370在衬底231中形成在层240b的最高部分和隔离区210之间。图示离子束360以基本上垂直的方式冲击图3K的结构。
图3L示图3K的结构，图中的离子注入区270和290以横向和垂向被驱入衬底230而形成结300离子注入区370以横向和垂向被进一步驱入衬底231，从而形成结310。包含在离子注入区270和290里的离子有足够的数量来到并停留在栅元件220的下方，使得结300延伸在栅元件220边缘的下方。包含在离子注入区370内的离子有足够的数量来到并停留在栅元件221的下方，使得结310延伸在栅元件221的边缘下方。
第三实施例形成两个MOS器件的详细情况与上面提出的第一实施例和第二实施例的相同。
此外，衬底230和231必须属于相反的导电类型。例如，其中一个衬底区可以包括一个掺杂井。
离子束260和280的离子属于相同的导电类型，但与离子束360中的离子的导电类型相反。用以驱进离子注入区并激活该离子的高温步骤一般是同时进行的。但根据所用的类型和工艺过程的要求而定，其中一种器件的高温步骤可以在第二器件的注入步骤之前出现。
注意，第一实施例的处理过程可以用来形成CMOS集成电路中的n沟道和p沟道器件，同样，第二实施例的处理过程也可以用来形成CMOS集成电路中的n沟道和p沟道器件。
从而公开了形成MOSFET的改进工序。

Claims (14)

1、一种制造金属氧化物半导体(MOS)集成电路(有一个绝缘栅电极元件在一部分的半导体衬底上形成)的方法，该方法的特征包括下列步骤：
(a)在所说衬底的上方，包括在所说栅元件的相对两侧和上表面的上方，形成一层绝缘层；
(b)在所说绝缘层上方的所说栅元件的所说相对两侧上形成隔离件；
(c)使确定杂质导电类型的第一离子冲击在由步骤(b)所得到的结构表面上，其中所说第一离子的离子注入区在所说衬底中形成，所说隔离件阻止所说第一离子到达所说衬底；
(d)除去所说隔离件；
(e)使确定与所说第一离子有相同导电类型的杂质导电类型的第二离子冲击在由步骤(d)所得到的结构表面上，在其中形成所说第二离子的离子注入区；
(f)加热所说衬底，以扩散至少一部分的在所说栅元件的所说相对两侧下方的所说离子，并激活所说离子；
从而形成缓变的源区和漏区。
2、一种制造金属氧化物半导体（MOS）集成电路（有一个绝缘电极元件在一部分的半导体衬底上形成）的方法，该方法的特征包括下列步骤：
（a）在所说衬底上，包括在所说栅元件的相对两侧上方和所说栅元件的上表面，形成一层热氧化绝缘层;
（b）在所说绝缘层上方的所说栅元件的所说相对两侧上形成低温氧化隔离件;
（c）使确定杂质导电类型的第一离子冲击在由步骤（b）所得到的结构表面上，其中所说第一离子的离子注入区在所说衬底中形成，所说隔离件阻止所说第一离子到达所说衬底;
（d）除去所说隔离件;
（e）使确定与所说第一离子有相同导电类型的杂质导电类型的第二离子冲击在由步骤（d）所得到的结构表面上;
（f）加热所说衬底，以扩散至少一部分在所说栅元件的所说相对两侧下方的所说离子，并激活所说离子，
从而形成缓变的源区和漏区。
3、根据权利要求2的方法，其特征在于，该方法还包括形成所说隔离件的下列步骤：
（a）在所说绝缘层上方形成一层低温氧化层;以及
（b）有选择地刻蚀所说低温氧化层的部分，以便将隔离件留在所说栅元件的所说相对两侧上。
4、按照权利要求2的方法，其特征在于，该方法还包括形成所说隔离件的下列步骤：
（a）在所说绝缘层上方形成一层低温氧化层;
（b）用各向异性方法刻蚀所说低温氧化层;以及
（c）在只除去一层所说低温氧化层的厚度的适当时间后，停止所说刻蚀过程，
从而使低温氧化的隔离件保留在所说栅元件的所说相对两侧。
5、一种制造金属氧化物半导体（MOS）集成电路的方法，其特征在于它包括下列步骤：
（a）在一部分的半导体衬底的表面上形成一个绝缘的栅电极元件;
（b）在所说衬底的上方，包括在所说栅元件的相对两侧和上表面的上方，形成一层热氧化绝缘层;
（c）在所说绝缘层的上方形成一层低温氧化层;
（d）用各向导性方法刻蚀所说低温氧化层;以及
（e）在只除去一层所说低温氧化层的厚度的适当时间之后，停止所说刻蚀过程;
（f）使确定杂质导电类型的第一离子冲击在所说衬底中由步骤（d）所得到的结构表面上，所说隔离件防止所说第一离子到达所说衬底;
（g）除去所说隔离件;
（h）使确定与所说第一离子有相同导电类型的杂质导电类型的第二离子冲击在由步骤（f）所得到的结构表面上，而在其中形成所说第二离子的离子注入区;
（i）加热所说衬底，以扩散至少一部分在所说栅元件下方的所说离子，并激活所说离子，
从而形成缓变的源区和漏区。
6、根据权利要求1、2、3、4或5的方法，其特征在于，使所说离子以基本上垂直于所说衬底表面的方式冲击;
从而使所说离子的注入区以彼此之间相对所说栅电极元件对称而形成在所说衬底中。
7、一种制造金属氧化物半导体（MOS）集成电路（有一个绝缘栅电极元件在一部分的半导体衬底上形成）的方法，该方法的特征包括下列步骤：
（a）在所说衬底上方，包括在所说栅元件的相对两侧和上表面的上方，形成一层绝缘层;
（b）在所说绝缘层上方的所说栅元件的所说相对两侧上形成隔离件;
（c）刻蚀以除去由步骤（b）所得到的结构上表面，其中的所说隔离件防止刻蚀在其下方的所说绝缘层，刻蚀过程一直到所说隔离件完全被除去为止，使得在所说隔离件防止刻蚀处的所说绝缘层变得比别处厚;
（d）使确定杂质导电类型的离子冲击到由步骤（c）所得到的结构表面上，其中所说离子的离子注入区在所说衬底中形成，所说的较厚的绝缘层区防止一部分的所说离子到达所说衬底;
（e）加热所说衬底，扩散至少一部分在所说栅元件的所说相对两侧下方的所说离子，并激活所说离子;
从而形成缓变的源区和漏区。
8、一种制造金属氧化物半导体（MOS）集成电路（有一个绝缘栅电极元件在一部分的半导体衬底上形成）的方法，该方法的特征包括下列步骤：
（a）在所说衬底上方，包括在所说栅元件的相对两侧和上表面的上方，形成一层热氧化绝缘层;
（b）在所说绝缘上方的所说栅元件的所说相对两侧上形成低温氧化隔离件;
（c）刻蚀以除去由步骤（b）所得到的结构上表面，其中的所说隔离件防止刻蚀在其下方的所说绝缘层，刻蚀过程一直到所说隔离件完全被除去为止，使得在所说隔离件防止刻蚀处的所说绝缘层变得比别处厚;
（d）使确定杂质导电类型的离子冲击在由步骤（c）所得到的结构表面上，其中所说离子的离子注入区在所说衬底中形成，所说较厚的绝缘层区防止一部分的所说离子到达所说衬底;
（e）加热所说衬底以扩散至少一部分在所说栅元件的所说相对两侧下方的所说离子，并激活所说离子，
从而形成缓变的源区和漏区。
9、根据权利要求8的方法，其特征在于，该方法还包括形成所说隔离件的步骤：
（a）在所说绝缘层上方形成一层低温氧化层;以及
（b）有选择地刻蚀所说低温氧化层的部分，以在所说栅元件的所说相对两侧上留下隔离件。
10、根据权利要求8的方法，其特征在于，该方法还包括形成所说隔离件的步骤：
（a）在所说绝缘层上方形成一层低温氧化层;
（b）用各向异性方法刻蚀所说低温氧化层;以及
（c）在只除去一层所说低温氧化层的厚度的适当时间之后，停止所说刻蚀过程，
从而使低温氧化的隔离件保留在所说栅元件的所说相对两侧上。
11、一种制造金属氧化物半导体（MOS）集成电路的方法，该方法的特征包括下列步骤：
（a）在一部分的半导体衬底表面上形成一个绝缘栅电极元件;
（b）在所说衬底上方，包括在所说栅元件的相对两侧和上表面上方，形成一层热氧化绝缘层;
（c）在所说绝缘层上方形成一层低温氧化层;
（d）用各向异性方法刻蚀所说低温氧化层;以及
（e）在只除去一层所说低温氧化层的厚度的适当时间之后，停止所说刻蚀过程;
（f）刻蚀以除去由步骤（e）所得到的结构上表面，其中的所说隔离件防止刻蚀在所说隔离件下方的所说绝缘层，刻蚀过程一直到所说隔离件完全被除去为止，使得在所说隔离件防止刻蚀处的所说绝缘层变得较别处厚;
（g）使确定杂质导电类型的离子冲击在由步骤（f）所得到的结构表面上，其中所说离子的离子注入区在所说衬底中形成，所说较厚的绝缘层区防止一部分的所说离子到达所说衬底;
（h）加热所说衬底以扩散至少一部分在所说栅元件下方的所说离子，并激活所说离子，
从而形成缓变的源区和漏区。
12、一种制造互补型金属氧化物半导体（CMOS）集成电路（有至少两个绝缘栅电极元件在一部分半导体衬底上形成）的方法，该方法的特征包括下列步骤：
（a）在所说衬底上方，包括在所说栅元件的相对两侧和上表面的上方，形成一层绝缘层;
（b）在所说绝缘层上方的所说栅元件的所说相对两侧上形成隔离件;
（c）使确定第一导电类型的杂质导电类型的第一离子冲击到由步骤（b）所得到的结构表面上，其中所说第一离子的离子注入区在所说衬底中形成，所说隔离件防止所说第一离子到达所说衬底;
（d）除去所说隔离件;
（e）使确定所说第一导电类型的杂质导电类型的第二离子冲击到由步骤（d）所得到的只包围所说第一栅电极元件的结构上;
（f）使确定第二导电类型的杂质导电类型的第三离子冲击到由步骤（e）所得到的只包围第二栅电极元件的结构表面上;
（g）从所说第二栅电极元件的侧壁除去所说隔离件;
（h）使确定所说第二导电类型的杂质导电类型的第四离子冲击到由步骤（g）所得到的只包围所说第二栅电极元件的结构表面上;
（i）加热该结构：
将至少一部分在该绝缘栅电极底下的确定杂质导电类型的至少一部分所说第一和/或第二离子扩散到所说第一栅电极元件的侧壁;
（j）使确定所说第一导电类型的杂质导电类型的第二离子冲击到只包围所说第一栅电极元件的所说绝缘层的至少一部分所说表面上;
（k）使确定第二导电类型的杂质导电类型的第三离子冲击到只包围第二栅电极元件的所说半导体衬底的表面上;
（l）从所说第二栅电极元件的侧壁除去所说低温氧化隔离件;
（m）使确定所说第二导电类型的杂质导电类型的第四离子冲击到只包围所说第二栅电极元件的所说绝缘层的至少一部分所说表面上;
（n）加热该衬底以扩散至少一部分在该绝缘栅电极元件底下的确定杂质导电类型的至少一部分所说第一和/或第二离子，修复由该离子冲击到所说半导体衬底所说表面上所引起的所说半导体衬底的损伤，并激活确定杂质导电类型的所说第一离子和所说第二离子，
从而形成一种CMOS集成电路。
13、一种制造互补型金属氧化物半导体（CMOS）集成电路的方法，该方法的特征包括下列步骤：
（a）在一部分的半导体衬底的表面上形成至少两个绝缘栅电极元件;
（b）在所说半导体衬底的所说表面上方以及在所说绝缘栅电极元件上表面和侧壁表面上方形成一层热氧化层;
（c）在所说热氧化层的所有表面上方形成一层低温氧化层;
（d）有选择地除去一部分的所说低温氧化层，其中的所说低温氧化层只留在所说绝缘栅电极元件的侧壁表面上;
（e）使确定第一导电类型的杂质导电类型的第一离子冲击到只包围第一栅电极元件的所说半导体衬底的表面上;
（f）从所说第一栅电极元件的侧壁除去所说低温氧化隔离件;
（g）使确定所说第一导电类型的杂质导电类型的第二离子冲击到只包围所说第一栅电极元件的所说绝缘层的至少一部分所说表面上;
（h）使确定第二导电类型的杂质导电类型的第三离子冲击到只包围第二栅电极元件的所说半导体衬底的表面上;
（i）从第二栅电极元件的侧壁除去所说低温氧化隔离件;
（j）使确定所说第二导电类型的杂质导电类型的第四离子冲击到只包围所说第二栅电极元件的所说绝缘层的至少一部分的所说表面上;
（k）加热该结构以扩散在至少一部分的绝缘栅电极元件底下的确定杂质导电类型的至少一部分的所说第一和/或第二离子，修复所说半导体衬底的损伤，并激活确定杂质导电类型的所说第一离子和第二离子，从而形成一种CMOS集成电路。
14、一种制造互补型金属氧化物半导体（CMOS）集成电路的方法，该方法的特征包括下列步骤：
（a）在半导体衬底的一部分表面上形成至少两个绝缘栅电极元件;
（b）在所说半导体衬底的所说表面上方以及在所说绝缘栅电极元件的上表面和侧壁表面上方形成一层热氧化层;
（c）在所说热氧化层的所有表面上方形成一层低温氧化层;
（d）用选择性刻蚀除去一部分的所说低温氧化层，其中的所说低温氧化层只保留在所说栅电极元件的该侧壁表面上;
（e）使确定第一导电类型的杂质导电类型的第一离子冲击到只包围第一栅电极元件的所说半导体衬的表面上;
（f）从所说第一栅电极元件的侧壁除去所说低温氧化隔离件;
（g）使确定所说第一导电类型的杂质导电类型的第二离子冲击到只包围所说第一栅电极元件的所说绝缘层的至少一部分所说表面上;
（h）使确定第二导电类型的杂质导电类型的第三离子冲击到只包围第二栅电极元件的所说半导体衬底的表面上;
（i）从所说第二栅电极元件的侧壁除去所说低温氧化隔离件;
（j）使确定所说第二导电类型的杂质导电类型的第四离子冲击到只包围所说第二栅电极元件的所说绝缘层的至少一部分的所说表面上;
（k）加热该结构以扩散在至少一部分绝缘栅电极元件底下的确定杂质导电类型的至少一部分所说第一和/或第二离子，修复由冲击到所说半导体衬底的所说表面上所引起的所说半导体衬底的损伤，并激活确定杂质导电类型的所说第一离子和所说第二离子;
从而形成一种CMOS集成电路。
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