CN106057774A - 半导体器件以及制造该半导体器件的方法 - Google Patents

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Abstract

提供了一种半导体器件以及一种制造该半导体器件的方法。所述半导体器件包括：基板；栅电极，位于基板上；绝缘层，位于栅电极上；第一下通孔和第二下通孔，位于绝缘层中；第一下金属线和第二下金属线，设置在绝缘层上并且分别连接到第一下通孔和第二下通孔；第一上金属线和第二上金属线，设置在第一下金属线和第二下金属线上并且分别连接到第一下金属线和第二下金属线。当在平面图中观察时，第一下通孔与第二上金属线叠置，并且第二下通孔与第一上金属线叠置。

Description

半导体器件以及制造该半导体器件的方法
相关申请的交叉引用
本申请要求在韩国知识产权局分别于2015年4月9日提交的第10-2015-0050150号韩国专利申请和于2015年10月5日提交的第10-2015-0139731号韩国专利申请的优先权，所述专利申请的全部内容通过引用包含于此。
技术领域
根据本公开的装置和方法涉及一种半导体器件以及一种制造该半导体器件的方法，具体地，涉及一种包括场效应晶体管的半导体器件、一种设计该半导体器件的布局的方法以及一种制造该半导体器件的方法。
背景技术
半导体器件由于它们的小尺寸、多功能和/或低成本的特性而正被认为是电子工业中的重要元件。半导体器件可被分为用于存储数据的存储器件、用于处理数据的逻辑器件以及包括存储元件和逻辑元件两者的混合器件。为了满足对于具有快速和/或低功耗的电子器件的增大的需求，有利于实现具有高可靠性、高性能和/或多功能的半导体器件。因此，正在提高半导体器件的复杂度和/或集成密度。
发明内容
一个或更多个示例性实施例提供一种设置有将下金属线连接到上金属线的互连结构的半导体器件。
一个或更多个示例性实施例也提供一种包括将上金属图案中的相邻的上金属图案彼此交换的操作的布局设计方法，以及一种使用通过该布局设计方法准备的布局来制造半导体器件的方法。
根据示例性实施例的方面，提供了一种半导体器件，所述半导体器件包括：基板；栅电极，与基板的有源图案交叉；层间绝缘层，覆盖有源图案和栅电极；第一下通孔，设置在层间绝缘层中并且电连接到有源图案；第二下通孔，设置在层间绝缘层中并且电连接到栅电极；第一下金属线，设置在层间绝缘层上，第一下金属线在第一方向上延伸并且直接接触第一下通孔；第二下金属线，设置在层间绝缘层上，第二下金属线在第一方向上延伸并且直接接触第二下通孔；第一上金属线，设置在第一下金属线和第二下金属线上，第一上金属线在与第一方向交叉的第二方向上延伸并且电连接到第一下金属线；第二上金属线，设置在第一下金属线和第二下金属线上，第二上金属线在第二方向上延伸并且电连接到第二下金属线，其中，当在平面图中观察时，第一下通孔与第二上金属线叠置，第二下通孔与第一上金属线叠置。
第二下金属线的宽度可大于第一下金属线的宽度。
所述半导体器件还可包括：第一上通孔，设置在第一下金属线和第一上金属线之间，第一上通孔电连接第一下金属线和第一上金属线；第二上通孔，设置在第二下金属线和第二上金属线之间，第二上通孔电连接第二下金属线和第二上金属线，其中，当在平面图中观察时，第一上通孔在第一方向上与第一下通孔分隔开，并且第二上通孔在与第一方向相反的方向上与第二下通孔分隔开。
所述半导体器件还可包括：第三下通孔，设置在层间绝缘层中，第三下通孔电连接到基板的另一有源图案；第三下金属线，设置在层间绝缘层上，第三下金属线在第一方向上延伸并且直接接触第三下通孔，其中，第三下金属线电连接到第一上金属线，当在平面图中观察时，第三下通孔与第二上金属线叠置。
当在平面图中观察时，第一下金属线和第二下金属线可位于基本上同一水平面处，当在平面图中观察时，第一上金属线和第二上金属线可位于基本上同一水平面处，第一下金属线和第二下金属线可在第二方向上彼此分隔开，第一上金属线和第二上金属线可在第一方向上彼此分隔开。
有源图案可包括设置在栅电极的两侧处的源极区和漏极区，第一下通孔可电连接到源极区/漏极区中的至少一个。
所述半导体器件还可包括设置在基板中以限定有源图案的器件隔离层，其中，有源图案包括从器件隔离层向上突出的上部。
根据另一示例性实施例的方面，提供了一种半导体器件，所述半导体器件包括：基板；多个晶体管，设置在基板上；第一层间绝缘层，覆盖晶体管；第一下通孔和第二下通孔，设置在第一层间绝缘层中，第一下通孔和第二下通孔中的每个电连接到晶体管中的至少一个；第一下金属线，设置在第一层间绝缘层上，第一下金属线在第一方向上延伸并且直接接触第一下通孔；第二下金属线，设置在第一层间绝缘层上，第二下金属线在第一方向上延伸并且直接接触第二下通孔；第二层间绝缘层，覆盖第一下金属线和第二下金属线；第一上通孔，设置在第二层间绝缘层中，第一上通孔直接接触第一下金属线；第二上通孔，设置在第二层间绝缘层中，第二上通孔直接接触第二下金属线；第一上金属线，设置在第二层间绝缘层上，第一上金属线在与第一方向交叉的第二方向上延伸并且直接接触第一上通孔；第二上金属线，设置在第二层间绝缘层上，第二上金属线在第二方向上延伸并且直接接触第二上通孔，其中，当在平面图中观察时，第一上通孔在第一方向上与第一下通孔分隔开，并且第二上通孔在与第一方向相反的方向上与第二下通孔分隔开。
第二下金属线的宽度可大于第一下金属线的宽度。
当在平面图中观察时，第一下通孔可与第二上金属线叠置，第二下通孔可与第一上金属线叠置。
当在平面图中观察时，第一下金属线的端部和第二下金属线的端部可设置成平行于第二上金属线。
第一下通孔、第一下金属线和第一上通孔可设置成使得从连接到第一下通孔的晶体管输出的信号能够通过第一下通孔、第一下金属线和第一上通孔传输到第一上金属线。
第二上金属线、第二上通孔、第二下金属线和第二下通孔可设置成使得信号能够从第二上金属线施加到连接到第二下通孔的晶体管的栅极。
根据另一示例性实施例的方面，提供了一种制造半导体器件的方法，所述包括准备布局图案、使用该布局图案制造光掩模、使用光掩模在基板上形成多条金属线和多个通孔，通孔电连接金属线，其中，准备布局图案的步骤包括下述步骤：布置第一通孔图案、第一下金属图案和第一上金属图案，第一通孔图案在第一下金属图案和第一上金属图案之间的相交区域处；布置第二通孔图案、第二下金属图案和第二上金属图案，第二通孔图案在第二下金属图案和第二上金属图案之间的相交区域处；将第一通孔图案归类为风险通孔；将第一通孔图案和第一上金属图案的组与第二通孔图案和第二上金属图案的另一组交换。
第一下金属图案和第二下金属图案可在第一方向上彼此平行地延伸，第一上金属图案和第二上金属图案可在与第一方向交叉的第二方向上彼此平行地延伸。
第一下金属图案的端部和第二下金属图案的端部可与布局单元的边界相邻，将第一通孔图案归类为风险通孔的步骤可包括：当第一通孔图案与第一下金属图案的端部相邻时，将第一通孔图案定义为风险通孔。
第二下金属图案的宽度可大于第一下金属图案的宽度。
将第一通孔图案归类为风险通孔的步骤可包括：当第一通孔图案的第一侧和第一下金属图案的第二侧之间的距离小于阈值距离时，将第一通孔图案定义为风险通孔，第一侧和第二侧彼此相邻并且彼此面对地定位。
准备布局图案的步骤还可包括下述步骤：布置第三下金属图案和第三通孔图案，第三通孔图案在第一上金属图案和第三下金属图案之间的相交区域处；将第三通孔图案归类为风险通孔，其中，第一通孔图案和第三通孔图案与第一上金属图案的组同第二通孔图案与第二上金属图案的另一组交换。
当在平面图中观察时，第一下金属图案的端部和第二下金属图案的端部可设置为与布局单元的边界相邻并且平行于布局单元的边界。
布置第一下金属图案和第二下金属图案的步骤可包括：将下金属线布置成与布局单元交叉；在下金属线上布置切割图案，其中，切割图案用于将下金属线中的至少一条划分成多个下金属图案。
根据另一示例性实施例的方面，提供了一种制造半导体器件的方法，所述方法包括下述步骤：布置在第一方向上延伸的多条下金属线和电连接到下金属线的下表面的多个下通孔；布置在与第一方向交叉的第二方向上延伸的多条上金属线和使上金属线电连接到下金属线的多个上通孔；从上通孔中识别风险通孔；将连接到识别的风险通孔的第一上金属线和连接到第一上金属线的上通孔的组与未连接到识别的风险通孔的第二上金属线和连接到第二上金属线的上通孔的组交换。
与下金属线的端部相邻地设置的上通孔可被识别为风险通孔。
与单元边界相邻地设置的上通孔可被识别为风险通孔。
在距下金属线的端部阈值距离内设置的上通孔可被识别为风险通孔。
当交换那些组时，保持下金属线和下通孔的布局。
附图说明
通过下面结合附图对示例性实施例的描述，上述和/或其他示例性方面将变得明显以及更加容易理解，在附图中：
图1是示出根据示例性实施例的用于执行半导体设计工艺的计算机***的框图。
图2是示出根据示例性实施例的设计半导体器件的布局和制造半导体器件的方法的流程图。
图3是示出根据示例性实施例的图2的布局设计方法的流程图。
图4至图6是根据一些示例性实施例的被呈现为描述设计金属布局的方法的布局图案的平面图。
图7是示出根据示例性实施例的半导体器件的透视图。
图8至图10是根据一些示例性实施例的被呈现为描述设计金属布局的方法的布局图案的平面图。
图11至图13是根据一些示例性实施例的被呈现为描述设计金属布局的方法的布局图案的平面图。
图14是示出根据示例性实施例的半导体器件的透视图。
图15至图18是根据一些示例性实施例的被呈现为描述设计金属布局的方法的逻辑单元布局的平面图。
图19A和图19B是示出根据一些示例性实施例的半导体器件的剖视图。
图20A和图20B是示出根据一些示例性实施例的半导体器件的剖视图。
具体实施方式
现在将参照示出了特定示例性实施例的附图更充分地描述示例性实施例。然而，示例性实施例可以以许多不同的形式来实施并且不应该被解释为局限于这里阐述的示例性实施例；相反，这些示例性实施例被提供为使得本公开将是彻底的和完整的，并且将向本领域的普通技术人员充分地传达示例性实施例的构思。
应该注意的是，这些附图意图示出在特定示例性实施例中使用的方法、结构和/或材料的一般特性并且意图补充下面提供的书面描述。然而，这些附图不是按比例绘制并且可不精确地反映任何给定示例性实施例的精确的结构或性能特性，并且不应该被解释为限定或限制由示例性实施例包含的性质或数值的范围。例如，为了清楚起见，可缩小或扩大分子、层、区域和/或结构元件的相对厚度和定位。在各幅附图中使用相似或相同的附图标记意图指示存在相似或相同的元件或特征。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，它可直接连接或结合到所述另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。用于描述元件或层之间的关系的其他词语应该以同样的方式来解读(例如，“在……之间”相对于“直接在……之间”，“与……相邻”相对于“与……直接相邻”，“在……上”相对于“直接在……上”)。
将理解的是，尽管这里使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，下面讨论的“第一”元件、组件、区域、层或部分可被命名为“第二”元件、组件、区域、层或部分。
为了易于描述，可在这里使用诸如“在……之下”、“在……下面”、“下”、“在……上面”和“上”等的空间相对术语来描述如在附图中所示的一个元件或特征与另外的元件或特征的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“下面”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上面”。因此，示例性术语“在……下面”可包括在……上面和在……下面两种方位。装置可被另外定位(旋转90度或在其他方位)并相应地解释这里使用的空间相对描述符。
在这里使用的术语仅出于描述具体示例性实施例的目的并且不意图限制示例性实施例。除非上下文另外清楚地指明，否则如在这里使用的单数形式“一个”、“一种”和“该(所述)”也意图包括复数形式。还将理解的是，如果在这里使用术语“包括”和/或“包含”，则说明存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例性实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用词典中定义的术语)应被解释为具有与在相关技术的上下文中的它们的意思一致的意思，并且将不以理想化或过于形式化的意义来解释。
图1是示出根据示例性实施例的用于执行半导体设计工艺的计算机***的框图。参照图1，计算机***可包括中央处理单元(CPU)10、工作存储器30、输入-输出(I/O)装置50和存储装置(即，辅助存储器)70。在一些示例性实施例中，计算机***可以以根据一些示例性实施例的用于执行布局设计工艺的定制***的形式来设置。此外，计算机***可包括被配置成执行各种设计和检查仿真程序的计算***。
CPU 10可被配置成运行诸如应用程序、操作***和设备驱动程序的各种软件。例如，CPU 10可被配置成运行加载在工作存储器30上的操作***。此外，CPU 10可被配置成运行操作***上的各种应用程序。例如，CPU 10可被配置成运行加载在工作存储器30上的布局设计工具32。
操作***或应用程序可加载在工作存储器30上。例如，当计算机***开始引导操作时，存储在存储装置70中的操作***(OS)映像可根据引导顺序加载在工作存储器30上。在计算机***中，全部的输入/输出操作可通过操作***来管理。相似地，可通过用户选择或针对基本服务程序提供的一些应用程序可加载在工作存储器30上。例如根据一些示例性实施例，为布局设计工艺准备的布局设计工具32可从存储装置70加载在工作存储器30上。
布局设计工具32可提供用于改变针对特定布局图案的偏置数据的功能；例如，布局设计工具32可被配置成使得特定布局图案具有与由设计规则限定的形状和位置不同的形状和位置。布局设计工具32可被配置成在偏置数据的改变后的条件下执行设计规则检查(DRC)。工作存储器30可以是易失性存储装置(例如，静态随机存取存储(SRAM)装置或动态随机存取存储(DRAM)装置)和非易失性存储装置(例如，PRAM存储装置、MRAM存储装置、ReRAM存储装置、FRAM存储装置、NORFLASH存储装置)中的一种，或者它们的混合。
另外，仿真工具34可加载在工作存储器30中以对设计的布局数据执行光学邻近校正(OPC)操作。
输入-输出(I/O)装置50可被配置成控制用户界面装置的输入操作和输出操作。例如，输入-输出(I/O)装置50可包括允许设计者输入相关信息的键盘或监视器。通过使用输入-输出(I/O)装置50，设计者可接收关于将被施加有调整后的操作特性的半导体区域或数据路径的信息。输入-输出(I/O)装置50可被配置成显示仿真工具34的进度状态或处理结果。
存储装置70可用作计算机***的存储介质。存储装置70可被配置成存储应用程序、OS映像和各种数据。存储装置70可以以存储卡(例如，MMC、eMMC、SD、MicroSD等等)和硬盘驱动器(HDD)中的一种的形式来设置。存储装置70可包括具有大存储容量的NAND FLASH存储装置。可选择地，存储装置70可包括下一代非易失性存储装置中的至少一种(例如，PRAM存储装置、MRAM存储装置、ReRAM存储装置、FRAM存储装置或NOR FLASH存储装置)。在一些示例性实施例中，存储装置70可包括多种形式的存储器。例如，存储装置70可包括存储卡和硬盘驱动器等。
***内部连线90可设置为充当用于在计算机***中实现网络的***总线。CPU 10、工作存储器30、输入-输出装置50和存储装置70可通过***内部连线90彼此电连接，因此，可在它们之间交换数据。然而，***内部连线90不限于前面描述的配置；例如，***内部连线90还可包括用于在数据通信中提高效率的附加元件。
图2是示出根据示例性实施例的设计和制造半导体器件的方法的流程图。
参照图2，可使用参照图1描述的计算机***来执行用于半导体集成电路的高级设计工艺以产生高级描述(在S110)。例如，在高级设计工艺中，可以按照高级计算机语言(例如，C语言)来描述将设计的集成电路。可通过寄存器传输级(RTL)编码或仿真来更具体地描述通过高级设计工艺设计的电路。此外，可将通过RTL编码生成的代码转变成网表，并且可将结果彼此组合以完全地描述半导体器件。可经仿真工具验证组合的原理电路。在特定示例性实施例中，考虑到验证操作的结果，还可执行调整操作。
可执行布局设计工艺以在硅晶片上实现逻辑完整形式的半导体体集成电路(在S120)。例如，考虑到在高级设计工艺或相应的网表中准备的原理电路，可执行布局设计工艺。布局设计工艺可包括基于预定的设计规则来放置并连接由单元库提供的单元的布线操作。根据一些示例性实施例，布局设计工艺可包括提取关于有可能具有工艺风险的至少一个通孔图案(例如，风险通孔)的信息的操作。布局设计工艺还可包括将风险通孔和连接到其的上金属图案与相邻的通孔图案和连接到其的另一上金属图案交换的操作。
单元库可以包含有关单元的操作、速度和功耗的信息。可在布局设计工具中限定用于表现门级电路的布局的单元库。这里，可准备布局以限定或描述构成将实际形成在硅晶片上的晶体管和金属线的图案的形状、位置或尺寸。例如，为了在硅晶片上实际形成反相器电路，可准备或绘制用于图案(例如，PMOS、NMOS、N-WELL、栅电极和其上的金属线)的布局。对于用于图案的这个布局，可选择在单元库中的反相器中的合适的反相器。此后，可执行使选择的单元彼此连接的布线操作。可在布局设计工具中自动或手动地执行这些操作。
在布线操作之后，可对布局执行验证操作以检查是否存在违背给定设计规则的部分。在一些示例性实施例中，验证操作可包括评定诸如设计规则检查(DRC)、电规则检查(ERC)以及布局相对于原理图(LVS)的验证项。可执行DRC项的评定以评定布局是否满足给定设计规则。可执行ERC项的评定以评定在布局中是否存在电断路的问题。可执行LVS项的评定以评定是否布局被准备为与门级网表一致。
可执行光学邻近校正(OPC)操作(在S130)。可执行OPC操作以校正光学邻近效应，所述光学邻近效应可在使用基于布局制造的光掩模对硅晶片执行光刻工艺时出现。光学邻近效应会是在使用基于布局制造的光掩模的曝光工艺中可能出现的非预期的光学效应(诸如折射或衍射)。在OPC操作中，可将布局修改为具有设计的图案和实际形成的图案之间在形状方面的减小的差异，所述差异可由光学邻近效应引起。作为光学邻近校正操作的结果，可轻微地改变布局图案的设计的形状和位置。
可基于通过OPC操作修改的布局来生成光掩模(在S140)。通常，可通过使用布局图案数据对设置在玻璃基板上的铬层图案化来生成光掩模。
可使用光掩模以制造半导体器件(在S150)。在实际制造工艺中，可重复地执行曝光操作和蚀刻操作，因此，可在半导体基板上顺序地形成限定在布局设计工艺中的图案。
图3是示出根据示例性实施例的图2的布局设计方法的示例的流程图。图4至图6是根据一些示例性实施例的示出为描述设计金属布局的方法(特别是交换上金属图案的位置的方法)的布局图案的平面图。例如，图4至图6可示出用于将顺序地形成在半导体基板上的下通孔、第一金属层、上通孔和第二金属层的布局。
参照图3和图4，可使用布局设计工具来准备初始布局(在S121)。初始布局的准备可包括设置下通孔图案、下金属图案、上通孔图案和上金属图案。如上所述，这个过程可包括放置从单元库提供的单元。图4可示出设置在单元之一中的下通孔图案、下金属图案、上通孔图案和上金属图案的示例。
下金属图案可包括第一下金属图案M11和第二下金属图案M12，上金属图案可包括第一上金属图案M21和第二上金属图案M22，下通孔图案可包括第一下通孔图案V11和第二下通孔图案V12，上通孔图案可包括第一上通孔图案V21和第二上通孔图案V22。
第一上金属图案M21和第二上金属图案M22中的每个可限定为在第一方向D1上延伸的线形结构。第一下金属图案M11和第二下金属图案M12可限定为在与第一方向D1交叉的第二方向D2上延伸的线形结构。作为示例，第二下金属图案M12可限定为从第二上金属图案M22延伸到第一上金属图案M21。第一下金属图案M11和第二下金属图案M12可限定为分别具有与第一上金属图案M21相邻地设置并且彼此平行的端部EN1和EN2。换句话说，如图4的示例中所示，第一下金属图案M11的端部EN1和第二下金属图案M12的端部EN2可分别在方向D2上延伸超过上金属图案M21。第二下金属图案M12可限定为具有与端部EN2相对并且与第二上金属图案M22相邻地定位的端部EN3。换句话说，如图4的示例中所示，端部EN3可在与方向D2相反的方向上延伸超过上金属图案M22。
第一下金属图案M11可在第一方向D1上具有第一宽度W1，第二下金属图案M12可在第一方向D1上具有第二宽度W2。第二宽度W2可大于第一宽度W1。
第一下通孔图案V11可设置在第一下金属图案M11下面。作为示例，当在平面图中观察时，第一下通孔图案V11可与第一上金属图案M21叠置。第二下通孔图案V12可设置在第二下金属图案M12下面。作为示例，当在平面图中观察时，第二下通孔图案V12可与第二上金属图案M22叠置。
当在竖直剖面中观察时，第一上通孔图案V21可设置在第一下金属图案M11和第一上金属图案M21之间，当在平面图中观察时，第一上通孔图案V21可与第一下金属图案M11和第一上金属图案M21叠置。换句话说，当在平面图中观察时，第一上通孔图案V21可在第一下金属图案M11与第一上金属图案M21之间的相交区域处。当在竖直剖面中观察时，第二上通孔图案V22可设置在第二下金属图案M12和第二上金属图案M22之间，当在平面图中观察时，第二上通孔图案V22可与第二下金属图案M12和第二上金属图案M22叠置。换句话说，当在平面图中观察时，第二上通孔图案V22可在第二下金属图案M12和第二上金属图案M22之间的相交区域处。
参照图3和图5，可从上通孔图案V21和V22提取至少一个风险通孔V21r(在S122)。例如，可对上通孔图案V21和V22中的每个进行检验以依据它们相对于下金属图案M11和M12的设置来确定上通孔图案V21和V22是否具有工艺风险，如果存在工艺风险，则这样的上通孔图案可被定义为风险通孔。在一些示例性实施例中，可提取第一上通孔图案V21作为风险通孔V21r。
作为关于上通孔图案V21和V22的工艺风险的示例，短路风险可出现在上通孔和在上通孔下方的下金属线之间。短路风险可由上通孔和下金属线之间的未对准造成，所述未对准可出现在形成上通孔的时侯。当将布局设计为使得上通孔图案与下金属图案的端部分隔开比阈值距离小的距离时，会容易产生工艺风险。阈值距离可以是预先确定的。
例如，第一下金属图案M11的端部EN1可具有第一侧SE1(见图5)。第一上通孔图案V21可具有面对第一侧SE1的第二侧RE1。这里，第一侧SE1和第二侧RE1可彼此分隔开第一距离L1。第一距离L1可选择为小于阈值距离，假定在所述阈值距离处发生工艺风险。在这种情况下，第一上通孔图案V21可依据它相对于第一下金属图案M11的设置而具有工艺风险，因此，第一上通孔图案V21可被归类为风险通孔V21r。如果第一距离L1大于阈值距离，则不会将第一上通孔图案V21归类为风险通孔。
相比之下，第二下金属图案M12可设置为具有相对大的宽度。因此，即使当第二下金属图案M12的端部EN3的第三侧SE2与第二上通孔图案V22的第四侧RE2分隔开相对小的距离，也能够防止或抑制第二上通孔图案V22经受工艺风险。
参照图3和图6，可将第一上金属图案M21和第二上金属图案M22彼此交换(在S123)。第一上通孔图案V21(例如，风险通孔V21r)与第一上金属图案M21一起可构成单个组以被移动到第二上金属图案M22的位置。相似地，第二上通孔图案V22与第二上金属图案M22一起可构成单个组以被移动到第一上金属图案M21的位置。即，能够将第一上金属图案M21和第一上通孔图案V21与第二上金属图案M22和第二上通孔图案V22交换，同时固定下通孔图案V11和V12与下金属图案M11和M12。
在将前述的两个组彼此交换的情况下，风险通孔V21r不会再具有工艺风险。这是因为风险通孔V21r和第一下金属图案M11的第一侧SE1之间的距离增大到比阈值距离大的值。第二上通孔图案V22可仍然位于具有相对大宽度的第二下金属图案M12上，因此，它不会具有工艺风险。
根据前述示例性实施例，布局设计方法可包括对上通孔图案和连接到其的上金属执行交换操作，这可使得能够有效地减小工艺风险的可能性，同时保留用于将设置在上通孔图案下面的下图案的初始布局。另外，为了减小工艺风险的可能性，不需要增大下金属图案的尺寸和单元的尺寸，因此，能够实现高度集成的半导体器件。
接着，可对改变后的布局执行设计规则检查(DRC)(在S124)。可执行DRC以检验是否在已经被执行了位置校正工艺的风险通孔中存在附加的工艺风险。如果不存在工艺风险，则可输出从初始布局改变的布局数据(在S125)。
图7是示出根据示例性实施例的半导体器件的透视图。例如，图7可以是示出基于图6的布局形成的下通孔、第一金属层、上通孔和第二金属层的透视图。
参照图7，第一下金属线ML11和第二下金属线ML12可设置为在第二方向D2上延伸。第一下金属线ML11和第二下金属线ML12可设置在基本上同一水平面处。第一下金属线ML11和第二下金属线ML12可设置为分别具有彼此相邻且平行地设置的端部EN1和EN2。作为示例，端部EN1和EN2可设置成与单元的边界相邻。第二下金属线ML12可具有与端部EN2相对的端部EN3。当在第一方向D1上测量时，第一下金属线ML11可设置成具有比第二下金属线ML12的宽度小的宽度。第一方向D1可选择成与第二方向D2交叉，第一方向D1和第二方向D2两者可都选择成与基板的顶表面平行。
第一下通孔VC11可设置在第一下金属线ML11下面并与第一下金属线ML11直接接触，第二下通孔VC12可设置在第二下金属线ML12下面并与第二下金属线ML12直接接触。第一下通孔VC11可与第一下金属线ML11的端部EN1相邻，第二下通孔VC12可与第二下金属线ML12的相对的端部EN3相邻。作为示例，第一下通孔VC11和第一下金属线ML11可彼此连接以形成单个主体，第二下通孔VC12和第二下金属线ML12可彼此连接以形成单个主体。
第一上通孔VC21可设置在第一下金属线ML11上并与第一下金属线ML11直接接触，第二上通孔VC22可设置在第二下金属线ML12上并与第二下金属线ML12直接接触。第二上通孔VC22可与第二下金属线ML12的端部EN2相邻。当在平面图中观察时，第一上通孔VC21可在与第二方向D2相反的方向上与第一下通孔VC11分隔开。相比之下，第二上通孔VC22可在第二方向D2上与第二下通孔VC12分隔开。
第一上金属线ML21和第二上金属线ML22可分别设置在第一上通孔VC21和第二上通孔VC22上并分别与第一上通孔VC21和第二上通孔VC22直接接触。第一上金属线ML21和第二上金属线ML22可位于基本上同一水平面处。第一上金属线ML21和第二上金属线ML22可彼此平行地或在第一方向D1上延伸。作为示例，第一上通孔VC21和第一上金属线ML21可彼此连接以形成单个主体，第二上通孔VC22和第二上金属线ML22可彼此连接以构成单个主体。
在一些示例性实施例中，当在平面图中观察时，第一下通孔VC11可与第二上金属线ML22叠置，第二下通孔VC12可与第一上金属线ML21叠置。第一下通孔VC11可电连接到基板的有源图案FN，第二下通孔VC12可电连接到与有源图案FN交叉的栅电极GE。因此，第一电信号Vt1(例如，输出信号)可通过第一上金属线ML21、第一上通孔VC21、第一下金属线ML11和第一下通孔VC11输入到有源图案FN或从有源图案FN输出。第二电信号Vt2可通过第二上金属线ML22、第二上通孔VC22、第二下金属线ML12和第二下通孔VC12输入到栅电极GE或从栅电极GE输出。
在根据一些示例性实施例的半导体器件中，第一电信号Vt1或第二电信号Vt2可通过不与竖直方向(例如，第三方向D3)平行的直线路径来传输。例如，如在图7中所示，第一电信号Vt1或第二电信号Vt2可通过以平行但不相互交叉的方式构造的相应的路径来传输。这是因为，如上所述，在布局设计工艺中，对上通孔图案和上金属图案执行交换操作。
图8至图10是根据一些示例性实施例的被示出为描述设计金属布局的方法(特别是交换上金属图案的位置的方法)的布局图案的平面图。在下面的描述中，参照图4至图6在前描述的元件可通过相似的或相同的附图标记来标识而不重复它们的重叠描述。
参照图8，第二下金属图案M12可具有与第一下金属图案M11基本上相同的宽度。第二下金属图案M12可在第二方向D2上延长。例如，第二下金属图案M12可在第二方向D2上延长超过第一下金属图案M11的端部EN1。
参照图9，第一上通孔图案V21可具有工艺风险并且可归类为风险通孔V21r。
参照图10，第一上金属图案M21和第一上通孔图案V21(即，风险通孔V21r)可与第二上金属图案M22和第二上通孔图案V22交换。在这种情况下，由于第二下金属图案M12在第二方向D2上比第一下金属图案M11长，所以可执行交换以使得第二上通孔图案V22不具有工艺风险。
图11至图13是根据一些示例性实施例的被呈现为描述设计金属布局的方法(特别是交换上金属图案的位置的方法)的布局图案的平面图。在下面的描述中，参照图4至图6在前描述的元件可通过相似的或相同的附图标记来标识而不重复它们的重叠描述。
参照图11，在图4的初始布局中，下金属图案还可包括第三下金属图案M13、下通孔图案还可包括第三下通孔图案V13，上通孔图案还可包括第三上通孔图案V23。
第三下金属图案M13可与第一下金属图案M11和第二下金属图案M12平行地延伸并且可在第二方向D2上延伸。第三下金属图案M13可具有与第一下金属图案M11相同的宽度。第三下金属图案M13可包括靠近且平行于第一下金属图案M11的端部EN1和第二下金属图案M12的端部EN2设置的端部EN4。
第三下通孔图案V13可设置在第三下金属图案M13下面。作为示例，当在平面图中观察时，第三下通孔图案V13可与第一上金属图案M21叠置。
当在竖直剖面中观察时，第三上通孔图案V23可设置在第三下金属图案M13和第一上金属图案M21之间，并且当在平面图中观察时，第三上通孔图案V23可与第三下金属图案M13和第一上金属图案M21叠置。换句话说，第三上通孔图案V23可在第三下金属图案M13和第一上金属图案M21之间的相交区域处。
参照图12，第三上通孔图案V23可归类为附加的风险通孔V23r。例如，第三下金属图案M13可设置为包括具有第五侧SE3的端部EN4。第三上通孔图案V23可具有面对第五侧SE3的第六侧RE3。第五侧SE3和第六侧RE3可彼此分隔开第二距离L2。第二距离L2可选择成比假定发生工艺风险所处的阈值距离小。
参照图13，第一上金属图案M21与第一上通孔图案V21(例如，V21r)和第三上通孔图案V23(例如，V23r)可同第二上金属图案M22与第二上通孔图案V22交换。因此，如参照图6在前描述的，能够减小在风险通孔V21r和V23r处的工艺风险。
图14是示出根据一些示例性实施例的半导体器件的透视图。例如，图14可以是示出基于图13的布局形成的下通孔、第一金属层、上通孔和第二金属层的透视图。在下面的描述中，参照图7在前描述的元件可通过相似的或相同的附图标记来标识而不重复它们的重叠描述。
参照图14，第三下金属线ML13可附加地设置为在第二方向D2上延伸。第三下金属线ML13可位于与第一下金属线ML11和第二下金属线ML12基本上同一水平面处。第三下金属线ML13可包括与第一下金属线ML11的端部EN1和第二下金属线ML12的端部EN2平行地设置的端部EN4。
第三下通孔VC13可设置在第三下金属线ML13下面并且与第三下金属线ML13直接接触。第三下通孔VC13可与第三下金属线ML13的端部EN4相邻。作为示例，第三下通孔VC13和第三下金属线ML13可彼此连接以形成单个主体。
第三上通孔VC23可设置在第三下金属线ML13上并与第三下金属线ML13直接接触。当在平面图中观察时，第三上通孔VC23可在与第二方向D2相反的方向上与第三下通孔VC13分隔开。
第一上金属线ML21可设置在第三上通孔VC23上并且与第三上通孔VC23直接接触。作为示例，第一上金属线ML21可从第一上通孔VC21延伸到第三上通孔VC23，由此连接第一上通孔VC21和第三上通孔VC23。第三上通孔VC23、第一上通孔VC21和第一上金属线ML21可形成为构成单个主体。
在一些示例性实施例中，当在平面图中观察时，第三下通孔VC13可与第二上金属线ML22叠置。另外，第三下通孔VC13可电连接到基板的有源图案中的至少一个。结果，第三电信号Vt3(例如，输出信号)可通过第一上金属线ML21、第三上通孔VC23、第三下金属线ML13和第三下通孔VC13输入到有源图案FN或从有源图案FN输出。在第一电信号Vt1施加到第一上金属线ML21的情况下，第一电信号Vt1和第三电信号Vt3中的每个或两者都可输入到有源图案FN或从有源图案FN输出。
图15至图18是根据一些示例性实施例的被示出为描述设计金属布局的方法的逻辑单元布局的平面图。例如，图15至图18可示出用于将顺序地形成在逻辑单元上的下通孔、第一金属层、上通孔和第二金属层的布局。在下面的描述中，参照图4至图6在前描述的元件可通过相似的或相同的附图标记来标识而不重复它们的重叠描述。
参照图15，第一金属布局可设置在包括栅极图案GP以及有源区PR和NR的布局图案上以限定第一金属层。有源区PR和NR可包括PMOSFET区PR和NMOSFET区NR。有源图案FN可设置在有源区PR和NR中的每个上并且可在第二方向D2上彼此平行地延伸。栅极图案GP可在与第二方向D2交叉的第一方向D1上延伸并且可与有源图案FN交叉。作为示例，栅极图案GP可包括第一栅极图案至第四栅极图案GP1-GP4。
第一金属布局可包括下金属线M1以及第一电源线PL1和第二电源线PL2。下金属线M1以及第一电源线PL1和第二电源线PL2可彼此平行地并且在第二方向D2上延伸。这里，下金属线M1中的位于有源区PR和NR之间的一条可具有比下金属线M1中的其他条的宽度大的宽度。
下通孔图案V1可设置在下金属线M1下面以限定将设置在第一金属层下面的下通孔。下通孔可设置为使得第一金属层能够电连接到栅电极和有源图案，这将在下面描述。
参照图16，考虑到相应的逻辑单元的性质，切割图案(Cut)可设置在第一金属布局上以切割下金属线M1。为了方便描述，省略了有源图案FN和下通孔图案V1。
作为示例，一些切割图案(Cut)可设置在逻辑单元的边界处以限定每条下金属线M1的形状。其他的切割图案(Cut)可设置为将下金属线M1中的一条划分成多个图案。
参照图17，多个下金属图案可通过切割图案(Cut)由第一金属布局的下金属线M1形成。作为示例，下金属图案可包括第一下金属图案至第五下金属图案M11-M15。第二下金属图案M12、第四下金属图案M14和第五下金属图案M15可设置为具有比其他的下金属图案的宽度大的宽度。然而，第二下金属图案M12、第四下金属图案M14和第五下金属图案M15可设置为在第二方向D2上比其他的下金属图案短。
以下，第二金属布局可设置在第一金属布局上以限定第二金属层。第二金属布局可包括在与第二方向D2交叉的第一方向D1上延伸并具有线形的上金属图案。例如，上金属图案可包括第一上金属图案至第四上金属图案M21-M24。
上通孔图案可设置在第一金属布局和第二金属布局之间以限定第一金属布局和第二金属布局之间的电连接路径。作为示例，上通孔图案可包括第一上通孔图案至第六上通孔图案V21-V26。例如，第一上通孔图案V21可设置在第一下金属图案M11和第一上金属图案M21之间，第二上通孔图案V22可设置在第二下金属图案M12和第二上金属图案M22之间，第三上通孔图案V23可设置在第三下金属图案M13和第一上金属图案M21之间，第四上通孔图案V24可设置在第一下金属图案M11和第四上金属图案M24之间，第五上通孔图案V25可设置在第四下金属图案M14和第三上金属图案M23之间，第六上通孔图案V26可设置在第三下金属图案M13和第四上金属图案M24之间。
参照图18，第一上通孔图案V21和第三上通孔图案V23可与逻辑单元的边界相邻地设置，由此具有如参照图12和图13在前所述的工艺风险。因此，如通过图18中的黑色箭头所示的，第一上通孔图案V21和第三上通孔图案V23与第一上金属图案M21的组可同第二上通孔图案V22与第二上金属图案M22的另一组交换。
相比之下，工艺风险的可能性可在第四上通孔图案V24和第六上通孔图案V26中为低的，因为第四上通孔图案V24和第六上通孔图案V26与第一下金属图案M11和第三下金属图案M13的端部足够地分隔开，因此，第四上通孔图案V24和第六上通孔图案V26的位置可固定。另外，由于第五上通孔图案V25设置在具有相对大的宽度的第四下金属图案M14上，因此工艺风险的可能性在第五上通孔图案V25中会非常低。
图19A和图19B是示出根据一些示例性实施例的半导体器件的剖视图。例如，图19A可以是沿图18的线I-I'和线II-II'截取的剖视图，图19B可以是沿图18的线III-III'截取的剖视图。另外，图19A和图19B示出可基于参照图18在前描述的布局制造的半导体器件的示例。
图19A和图19B的半导体器件可包括若干图案，所述若干图案中的每个可使用布局图案通过光刻工艺实际形成在半导体基板上。半导体器件的这样的图案可不与布局图案完全相同，因为布局图案是在设计操作中或以数据的形式限定的元件。
参照图18、图19A和图19B，器件隔离层ST可设置在基板100中或在基板100上以限定有源图案FN。在一些示例性实施例中，器件隔离层ST可形成在基板100的上部中。作为示例，基板100可以是硅晶片、锗晶片或绝缘体上硅(SOI)晶片。器件隔离层ST可由氧化硅层形成或可包括氧化硅层。
有源图案FN可形成为在与基板100的顶表面平行的第二方向D2上延伸。有源图案FN可布置在与第二方向D2交叉的第一方向D1上。在一些示例性实施例中，每个有源图案FN可包括充当鳍状有源区的上部。例如，鳍状有源区可形成在器件隔离层ST之间以具有向上突出的形状。
栅电极GE可设置在有源图案FN上以与有源图案FN交叉并且在第一方向D1上延伸。栅电极GE可包括可分别与图18的第一栅极图案GP1和第二栅极图案GP2对应的第一栅电极GE1和第二栅电极GE2。
栅极绝缘图案GI可设置在第一栅电极GE1和第二栅电极GE2中的每个的下面，栅极间隔件GS可设置在第一栅电极GE1和第二栅电极GE2中的每个的两侧处。另外，覆盖图案CP可设置为覆盖第一栅电极GE1和第二栅电极GE2中的每个的顶表面。然而，覆盖图案CP可被部分地去除以暴露第一栅电极GE1的一部分，由此使得栅极接触件CB能够连接到第一栅电极GE1。
第一栅电极GE1和第二栅电极GE2可包括掺杂的半导体、金属和导电材料中的至少一种。栅极绝缘图案GI可包括氧化硅层、氮氧化硅层和介电常数高于氧化硅层的介电常数的高k介电层中的至少一种。覆盖图案CP和栅极间隔件GS中的每个或至少一个可包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。
源极/漏极区SD可设置在有源图案FN的位于第一栅电极GE1和第二栅电极GE2中的每个的两侧处的部分上或有源图案FN的位于第一栅电极GE1和第二栅电极GE2中的每个的两侧处的部分中。有源图案可包括分别位于第一栅电极GE1和第二栅电极GE2下面并且设置在源极/漏极区SD之间的部分(例如，鳍状部分)，鳍状部分可充当晶体管的沟道区AF。
源极/漏极区SD可以是通过选择性外延生长工艺生长的外延图案。源极/漏极区SD可包括与基板100的半导体元素不同的半导体元素。作为示例，源极/漏极区SD可由晶格常数不同于(例如，大于或小于)基板100的晶格常数的半导体材料形成或者包括所述半导体材料。因此，源极/漏极区SD可对沟道区AF施加压应力或张应力。
第一层间绝缘层至第六层间绝缘层110-116可设置在基板100上以覆盖第一栅电极GE1和第二栅电极GE2。第一层间绝缘层至第六层间绝缘层110-116中的每个可由氧化硅层或氮氧化硅层形成或包括氧化硅层或氮氧化硅层。
源极/漏极接触件TS可设置在第一栅电极GE1和第二栅电极GE2之间以穿过第一层间绝缘层110。源极/漏极接触件TS可直接结合到并且电连接到源极/漏极区SD。中间接触件CA可设置在第二层间绝缘层120中以与源极/漏极接触件TS直接接触。此外，栅极接触件CB可设置在第一栅电极GE1上并且直接结合到第一栅电极GE1。
第一下通孔VC11和第二下通孔VC12可设置在第二层间绝缘层120上并且在第三层间绝缘层130中。第一下通孔VC11和第二下通孔VC12可与参照图15在前描述的下通孔图案V1对应。第一下通孔VC11可结合到中间接触件CA，第二下通孔VC12可结合到栅极接触件CB。
第一金属层可设置在第三层间绝缘层130上并且在第四层间绝缘层140中。第一金属层可包括第一下金属线至第三下金属线ML11、ML12和ML13。第一下金属线至第三下金属线ML11、ML12和ML13可分别与图18的第一下金属图案M11、M12和M13对应。
作为示例，第一下金属线ML11可通过第一下通孔VC11、中间接触件CA和源极/漏极接触件TS电连接到源极/漏极区。第二下金属线ML12可通过第二下通孔VC12和栅极接触件(CB)电连接到第一栅电极GE1。
第一上通孔至第三上通孔VC21-VC23可设置在第四层间绝缘层140上并且在第五层间绝缘层150中。第一上通孔至第三上通孔VC21-VC23可分别与图18的第一上通孔图案至第三上通孔图案V21-V23对应。
第二金属层可设置在第六层间绝缘层160中并且在第五层间绝缘层150上。第二金属层可包括第一上金属线ML21和第二上金属线ML22。第一上金属线ML21和第二上金属线ML22可分别与参照图18描述的第一上金属图案M21和第二上金属图案M22对应。
作为示例，第一上金属线ML21可通过第一上通孔VC21电连接到第一下金属线ML11。第二上金属线ML22可通过第二上通孔VC22电连接到第二下金属线ML12。
第一金属层和第二金属层可通过参照图2描述的设计和制造方法来形成。例如，参照图18描述的第一金属布局和第二金属布局可通过用于半导体集成电路的高级设计工艺和布局设计工艺来准备。然后，可执行光学邻近校正以准备修改的金属布局，可基于修改的金属布局来制造光掩模。
第一金属层的形成可包括在第四层间绝缘层140上形成其位置和形状由第一金属布局限定的光致抗蚀剂图案。例如，可在第四层间绝缘层140上形成光致抗蚀剂层。然后，可使用基于第一金属布局制造的光掩模对光致抗蚀剂层执行曝光工艺，接着，可对光致抗蚀剂层执行显影工艺。结果，可形成光致抗蚀剂图案。在一些示例性实施例中，光致抗蚀剂图案可形成为具有限定金属线孔的开口。
然后，可使用光致抗蚀剂图案作为蚀刻掩模来蚀刻第四层间绝缘层140以形成金属线孔。接着，可通过用导电材料填充金属线孔来形成第一下金属线至第三下金属线ML11-ML13。导电材料可由金属材料(例如，铜)形成或包括所述金属材料。
第二金属层可通过与用于第一金属层的方法相似的方法来形成。下通孔和上通孔也可通过与用于第一金属层的方法相似的方法来形成。
图20A和图20B是示出根据一些示例性实施例的半导体器件的剖视图。例如，图20A可以是沿图18的线IV-IV'和线V-V'截取的剖视图，图20B可以是沿图18的线VI-VI'截取的剖视图。另外，图20A和图20B示出可基于参照图18在前描述的布局而制造的半导体器件的示例。在下面的描述中，参照图19A至图19B在前描述的元件可通过相似的或相同的附图标记来标识而不重复它们的重叠描述。
参照图18、图20A和图20B，第三下通孔至第五下通孔VC13、VC14和VC15可设置在第三层间绝缘层130中。第三下通孔至第五下通孔VC13、VC14和VC15可与参照图15描述的下通孔图案V1对应。第三下通孔VC13和第五下通孔VC15可分别结合到中间接触件CA，第四下通孔VC14可结合到栅极接触件CB。
第一金属层可设置在第四层间绝缘层140中。除了包括第一下金属线至第三下金属线ML11-ML13之外，第一金属层还可包括第四下金属线ML14和第五下金属线ML15。第四下金属线ML14和第五下金属线ML15可分别与图18的第四下金属图案ML14和第五下金属图案ML15对应。
第四上通孔至第六上通孔VC24-VC26可设置在第五层间绝缘层150中。第四上通孔至第六上通孔VC24-VC26可分别与图18的第四上通孔图案至第六上通孔图案V24-V26对应。
第二金属层可设置在第五层间绝缘层150上并且在第六层间绝缘层160中。除了包括第一上金属线ML21和第二上金属线ML22之外，第二金属层还可包括第三上金属线ML23和第四上金属线ML24。第三上金属线ML23和第四上金属线ML24可分别与图18的第三上金属图案M23和第四上金属图案M24对应。
与参照图19A和图19B所描述的不同，第三下通孔VC13、第一下金属线ML11、第四上通孔VC24和第四上金属线ML24可直接或直线地堆叠在竖直方向上。第四下通孔VC14、第四下金属线ML14、第五上通孔VC25和第三上金属线ML23可直接或直线地堆叠在竖直方向上。第五下通孔VC15、第三下金属线ML13、第六上通孔VC26和第四上金属线ML24可直接或直线地堆叠在竖直方向上。在竖直方向上的这个直线布置是因为，与第一上金属图案M21和第二上金属图案M22不同，第三上金属图案M23和第四上金属图案M24没有相互交换。
公开了包括交换操作的布局设计方法。根据一些示例性实施例，可执行交换操作以将上金属图案中的相邻的上金属图案彼此交换。通过布局设计方法准备的布局可用于制造半导体器件。可执行交换步骤以将在下面的通孔图案彼此交换，这个交换可使得能够有效地减小工艺风险。此外，由于不需要改变单元的尺寸，因此能够实现高度集成的半导体器件。
在布局设计方法被用于制造半导体器件的情况下，电信号可通过以平行但不相互交叉的方式构造的相应的路径施加到上金属线中的相邻的上金属线。
虽然已经具体示出并描述了一些示例性实施例，但是本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可在这里作出形式和细节上的变型。

Claims (25)

1.一种半导体器件，所述半导体器件包括：
基板；
栅电极，与基板的有源图案交叉；
层间绝缘层，覆盖有源图案和栅电极；
第一下通孔，设置在层间绝缘层中并且电连接到有源图案；
第二下通孔，设置在层间绝缘层中并且电连接到栅电极；
第一下金属线，设置在层间绝缘层上，第一下金属线在第一方向上延伸并且直接接触第一下通孔；
第二下金属线，设置在层间绝缘层上，第二下金属线在第一方向上延伸并且直接接触第二下通孔；
第一上金属线，设置在第一下金属线和第二下金属线上，第一上金属线在与第一方向交叉的第二方向上延伸并且电连接到第一下金属线；
第二上金属线，设置在第一下金属线和第二下金属线上，第二上金属线在第二方向上延伸并且电连接到第二下金属线，
其中，当在平面图中观察时，第一下通孔与第二上金属线叠置，并且第二下通孔与第一上金属线叠置。
2.如权利要求1所述的半导体器件，其中，第二下金属线的宽度大于第一下金属线的宽度。
3.如权利要求1所述的半导体器件，所述半导体器件还包括：
第一上通孔，设置在第一下金属线和第一上金属线之间，第一上通孔电连接第一下金属线和第一上金属线；
第二上通孔，设置在第二下金属线和第二上金属线之间，第二上通孔电连接第二下金属线和第二上金属线，
其中，当在平面图中观察时，第一上通孔在第一方向上与第一下通孔分隔开，并且第二上通孔在与第一方向相反的方向上与第二下通孔分隔开。
4.如权利要求1所述的半导体器件，所述半导体器件还包括：
第三下通孔，设置在层间绝缘层中，第三下通孔电连接到基板的另一有源图案；
第三下金属线，设置在层间绝缘层上，第三下金属线在第一方向上延伸并且直接接触第三下通孔，
其中，第三下金属线电连接到第一上金属线，
当在平面图中观察时，第三下通孔与第二上金属线叠置。
5.如权利要求1所述的半导体器件，其中，当在平面图中观察时，第一下金属线和第二下金属线位于基本上同一水平面处，
当在平面图中观察时，第一上金属线和第二上金属线位于基本上同一水平面处，
第一下金属线和第二下金属线在第二方向上彼此分隔开，
第一上金属线和第二上金属线在第一方向上彼此分隔开。
6.如权利要求1所述的半导体器件，其中，有源图案包括设置在栅电极的两侧处的源极区和漏极区，
第一下通孔电连接到源极区/漏极区中的至少一个。
7.如权利要求1所述的半导体器件，所述半导体器件还包括设置在基板中以限定有源图案的器件隔离层，
其中，有源图案包括从器件隔离层向上突出的上部。
8.一种半导体器件，所述半导体器件包括：
基板；
多个晶体管，设置在基板上；
第一层间绝缘层，覆盖晶体管；
第一下通孔和第二下通孔，设置在第一层间绝缘层中，第一下通孔和第二下通孔中的每个电连接到所述多个晶体管中的至少一个；
第一下金属线，设置在第一层间绝缘层上，第一下金属线在第一方向上延伸并且直接接触第一下通孔；
第二下金属线，设置在第一层间绝缘层上，第二下金属线在第一方向上延伸并且直接接触第二下通孔；
第二层间绝缘层，覆盖第一下金属线和第二下金属线；
第一上通孔，设置在第二层间绝缘层中，第一上通孔直接接触第一下金属线；
第二上通孔，设置在第二层间绝缘层中，第二上通孔直接接触第二下金属线；
第一上金属线，设置在第二层间绝缘层上，第一上金属线在与第一方向交叉的第二方向上延伸并且直接接触第一上通孔；
第二上金属线，设置在第二层间绝缘层上，第二上金属线在第二方向上延伸并且直接接触第二上通孔，
其中，当在平面图中观察时，第一上通孔在第一方向上与第一下通孔分隔开，并且第二上通孔在与第一方向相反的方向上与第二下通孔分隔开。
9.如权利要求8所述的半导体器件，其中，第二下金属线的宽度大于第一下金属线的宽度。
10.如权利要求8所述的半导体器件，其中，当在平面图中观察时，第一下通孔与第二上金属线叠置，第二下通孔与第一上金属线叠置。
11.如权利要求8所述的半导体器件，其中，当在平面图中观察时，第一下金属线的端部和第二下金属线的端部设置成平行于第二上金属线。
12.如权利要求8所述的半导体器件，其中，第一下通孔、第一下金属线和第一上通孔设置成使得从连接到第一下通孔的晶体管输出的信号能够通过第一下通孔、第一下金属线和第一上通孔传输到第一上金属线。
13.如权利要求8所述的半导体器件，其中，第二上金属线、第二上通孔、第二下金属线和第二下通孔设置成使得信号能够从第二上金属线施加到连接到第二下通孔的晶体管的栅极。
14.一种制造半导体器件的方法，所述方法包括下述步骤：
准备布局图案；
使用该布局图案制造光掩模；以及
使用光掩模在基板上形成金属线和通孔，通孔电连接金属线，
其中，准备布局图案的步骤包括下述步骤：
布置第一通孔图案、第一下金属图案和第一上金属图案，第一通孔图案处于第一下金属图案和第一上金属图案之间的相交区域处；
布置第二通孔图案、第二下金属图案和第二上金属图案，第二通孔图案处于第二下金属图案和第二上金属图案之间的相交区域处；
将第一通孔图案归类为风险通孔；
将第一通孔图案和第一上金属图案的组与第二通孔图案和第二上金属图案的另一组交换。
15.如权利要求14所述的方法，其中，第一下金属图案和第二下金属图案在第一方向上彼此平行地延伸，
第一上金属图案和第二上金属图案在与第一方向交叉的第二方向上彼此平行地延伸。
16.如权利要求14所述的方法，其中，第一下金属图案的端部和第二下金属图案的端部与布局单元的边界相邻，
将第一通孔图案归类为风险通孔的步骤包括：当第一通孔图案与第一下金属图案的端部相邻时，将第一通孔图案定义为风险通孔。
17.如权利要求14所述的方法，其中，将第一通孔图案归类为风险通孔的步骤包括：当第一通孔图案的第一侧和第一下金属图案的第二侧之间的距离小于阈值距离时，将第一通孔图案定义为风险通孔，
第一侧和第二侧彼此相邻并且彼此面对地定位。
18.如权利要求14所述的方法，其中，准备布局图案的步骤还包括下述步骤：
布置第三下金属图案和第三通孔图案，第三通孔图案处于第一上金属图案和第三下金属图案之间的相交区域处；
将第三通孔图案归类为风险通孔，
其中，第一通孔图案和第三通孔图案与第一上金属图案的组同第二通孔图案与第二上金属图案的另一组交换。
19.如权利要求14所述的方法，其中，当在平面图中观察时，第一下金属图案的端部和第二下金属图案的端部设置为与布局单元的边界相邻并且平行于布局单元的边界。
20.如权利要求14所述的方法，其中，布置第一下金属图案和第二下金属图案的步骤包括：
将下金属线布置成与布局单元交叉；
在下金属线上布置切割图案，
其中，切割图案用于将下金属线中的至少一条划分成多个下金属图案。
21.一种制造半导体器件的方法，所述方法包括下述步骤：
布置在第一方向上延伸的多条下金属线和电连接到下金属线的下表面的多个下通孔；
布置在与第一方向交叉的第二方向上延伸的多条上金属线和使上金属线电连接到下金属线的多个上通孔；
从上通孔中识别出风险通孔；
将连接到识别出的风险通孔的第一上金属线和连接到第一上金属线的上通孔的组与未连接到识别出的风险通孔的第二上金属线和连接到第二上金属线的上通孔的组交换。
22.如权利要求21所述的方法，其中，与下金属线的端部相邻地设置的上通孔被识别为风险通孔。
23.如权利要求21所述的方法，其中，与单元边界相邻地设置的上通孔被识别为风险通孔。
24.如权利要求21所述的方法，其中，在距下金属线的端部阈值距离内设置的上通孔被识别为风险通孔。
25.如权利要求21所述的方法，其中，当对这些组进行交换时，保持下金属线和下通孔的布局。
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