CN220526591U - 一种非易失存储器及其存储单元擦写电压电路 - Google Patents

Abstract

本实用新型公开了一种非易失存储器及其存储单元擦写电压电路，包括恒流源、基础电压电路、击穿电路以及多个小电压叠加电路，在需要擦写存储单元时，目标电压并非直接上升到最大值，而是先利用击穿电路使得目标电压首先达到击穿值使得隧道区被击穿，电子向浮栅迁移，然后利用多个小电压叠加电路逐个产生第二预设电压叠加到目标电压上使得目标电压自击穿值开始按照固定斜率逐步上升到最大值，如此，可以使得浮栅与漏端之间的压差始终维持在一个较小的值，从而降低了穿过隧道区的载流子的能量，减小了其与SiO₂内部晶格发生碰撞的几率，增加存储单元的可重复擦写次数。

Description

一种非易失存储器及其存储单元擦写电压电路

技术领域

本实用新型涉及信息存储技术领域，尤其涉及一种非易失存储器及其存储单元擦写电压电路。

背景技术

EEPROM、FLASH等非易失存储器的存储单元通常为Flotox（Floating Gate TunnelOxide）MOS管，即浮栅隧道氧化层晶体管，如图1、2，所示。该结构通过对Floating Gate（浮栅）的充放电来实现存储单元的擦写操作，其工作原理是：在外部高压电场作用下，浮栅和漏极之间的隧道区被击穿（隧道区厚度很小，易发生隧穿），载流子通过隧道区在浮栅和漏端之间双向移动，从而实现“擦除”和“写入”。当载流子穿过隧道区时，有一定几率和SiO2内部晶格发生碰撞，导致内部产生缺陷，且载流子能量越高碰撞几率越大，而当SiO2内部缺陷累积到一定程度后就会使得隧道区中产生一个电流通路，进而导致存储单元失效。

目前，在对非易失存储器的存储单元进行擦写时，均需用到高压脉冲作为擦写电压：比如写入时，漏极接地，控制栅（Control Gate）的电压V_GC达到目标电压的最大值；擦除时，控制栅接地，漏极的电压V_D达到目标电压/>的最大值，目标电压/>即是擦写电压。传统方式中，目标电压/>直接由低压跳变到高压，这使得在隧道区中迁移的载流子的能量较大，容易与SiO2内部晶格发生碰撞产生缺陷，造成存储单元在多次重复擦写后失效。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述非易失存储器的存储单元在多次重复擦写后失效的缺陷，提供一种非易失存储器及其存储单元擦写电压电路。

本实用新型解决其技术问题所采用的技术方案是：

构造一种非易失存储器的存储单元擦写电压电路，用于为存储单元提供擦写所需的目标电压，所述存储单元擦写电压电路包括：

恒流源；

基础电压电路，设置在所述恒流源的流通路径中，用于基于所述恒流源产生固定的基础电压作为目标电压；

击穿电路，用于在需要擦写时接入所述恒流源的流通路径中，基于所述恒流源产生一个第一预设电压，并将所述第一预设电压叠加到所述目标电压上使得所述目标电压达到击穿值，所述击穿值是指的所述目标电压施加到存储单元时隧道区被击穿的电压值；

多个小电压叠加电路，用于在击穿值产生后以预设时间为间隔逐个接入所述恒流源的流通路径中，基于所述恒流源逐个产生第二预设电压，并将逐个产生的第二预设电压叠加到目标电压上使得至目标电压自所述击穿值开始按照固定斜率逐步上升到目标电压的最大值。

开关序列电路，用于控制所述击穿电路和各个所述小电压叠加电路是否接入所述恒流源的流通路径中。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，所述基础电压电路包括第一电阻，所述击穿电路包括第二电阻，所述小电压叠加电路包括第三电阻，所述第一电阻、第二电阻、多个所述第三电阻串联在所述恒流源的输出端和地之间，所述恒流源的输出端作为目标电压的输出节点。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，所述第一电阻的阻值为零。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，所述开关序列电路包括与第二电阻以及与多个所述第三电阻分别一一对应的多个开关，每一个开关用于选择对应的电阻是否接入所述恒流源的流通路径中。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，每一个开关的输入端连接对应的电阻的第一端，每一个开关的输出端连接对应的电阻的第二端。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，所有的所述第三电阻全部位于第二电阻和地之间，每一个开关的输入端连接对应的电阻的第一端；

对于位于所述第一电阻的第一端和所述恒流源之间的每一个电阻：其所对应的开关的输出端连接至所述第一电阻的第一端；

对于位于所述第一电阻的第二端和地之间的每一个电阻：其所对应的开关的输出端连接至地。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，还包括延时电路，用于接收开关控制信号，并进行不同的延时来控制所述开关序列电路中的多个开关按照时序逐个动作从而选择对应的电阻接入所述恒流源的流通路径中。

在本实用新型所述的非易失存储器的存储单元擦写电压电路中，开关为MOS管或者三极管。

二方面，构造一种非易失存储器，其包括存储单元和如前任一项所述的存储单元擦写电压电路。

本实用新型的非易失存储器及其存储单元擦写电压电路，具有以下有益效果：在需要擦写存储单元时，目标电压并非直接上升到最大值，而是先利用击穿电路使得目标电压首先达到击穿值，隧道区被击穿，电子向浮栅迁移，然后利用多个小电压叠加电路逐个产生第二预设电压叠加到所述目标电压上使得目标电压自击穿值开始按照固定斜率逐步上升到最大值，如此，可以使得浮栅与漏端之间的压差始终维持在一个较小的值，从而降低了穿过隧道区的载流子的能量，减小了其与SiO₂内部晶格发生碰撞的几率，增加存储单元的可重复擦写次数。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：

图1是Flotox的符号示意图；

图2是Flotox的结构示意图；

图3是本实用新型非易失存储器的存储单元擦写电压电路的实施例一的结构示意图；

图4是开关的控制时序示意图；

图5是擦写电压斜率示意图；

图6是本实用新型非易失存储器的存储单元擦写电压电路的实施例二的结构示意图；

图7是本实用新型非易失存储器的存储单元擦写电压电路的实施例三的结构示意图；

图8是本实用新型非易失存储器的存储单元擦写电压电路的实施例四的结构示意图。

具体实施方式

为了避免在需要擦写存储单元时，目标电压直接上升到最大值，从而导致多次重复擦写后失效的缺陷，本实用新型的主要构思是：在需要擦写存储单元时，先利用击穿电路使得目标电压首先达到击穿值，隧道区被击穿，电子向浮栅迁移；然后逐个产生第二预设电压叠加到目标电压上使得目标电压自击穿值开始按照固定斜率逐步上升到最大值，如此，可以使得浮栅与漏端之间的压差始终维持在一个较小的值，从而降低了穿过隧道区的载流子的能量，减小了其与SiO₂内部晶格发生碰撞的几率，增加存储单元的可重复擦写次数。

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的典型实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。应当理解本实用新型实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本实用新型实施例以及实施例中的技术特征可以相互组合。

实施例一

本实施例的非易失存储器的存储单元擦写电压电路用于为非易失存储器的存储单元（浮栅管）的提供擦写时的目标电压，比如写入时具体是使得控制栅的电压V_GC达到目标电压/>的最大值/>，擦除时具体是使得漏极电压V_D达到目标电压/>的最大值/>。参考图3，所述存储单元擦写电压电路包括：恒流源1、基础电压电路2、击穿电路3、多个小电压叠加电路4、开关序列电路5以及延时电路6。

基础电压电路2，设置在所述恒流源1的流通路径中，用于基于所述恒流源1产生固定的基础电压V0作为目标电压VPP；

击穿电路3，用于在需要擦写时接入所述恒流源1的流通路径中，基于所述恒流源1产生一个第一预设电压，并将所述第一预设电压叠加到目标电压VPP上使得目标电压VPP达到击穿值；

其中，所述击穿值是指的所述目标电压VPP施加到存储单元时隧道区被击穿的电压值，具体的：写入时，所述击穿值/>是施加到存储单元的控制栅导致隧道区击穿；擦除时，所述击穿值/>是施加到存储单元的漏极导致隧道区击穿。

多个小电压叠加电路4具体是n（n为大于1的正整数）个小电压叠加电路4，用于在击穿值产生后以预设时间/>为间隔逐个接入所述恒流源1的流通路径中，基于所述恒流源1逐个产生第二预设电压/>，并将逐个产生的第二预设电压/>叠加到目标电压VPP上使得目标电压VPP自所述击穿值/>开始按照固定斜率逐步上升到目标电压的最大值/>。其中，/>。

开关序列电路5，用于控制所述击穿电路3和各个所述小电压叠加电路4是否接入所述恒流源1的流通路径中。

本实施例中，所述基础电压电路2包括第一电阻R0，所述击穿电路3包括第二电阻，所述小电压叠加电路3包括第三电阻R1、R2、…、Rn，所述第一电阻R0、第二电阻、多个所述第三电阻R1、R2、…、Rn串联在所述恒流源1的输出端和地之间，所述恒流源1的输出端连接浮栅管的控制栅（写入时）或者漏极（擦除时）。所述开关序列电路5包括与第二电阻/>以及与多个所述第三电阻R1、R2、…、Rn分别一一对应的多个开关S0、S1、S2、…、Sn，每一个开关S0/S1/S2/…/Sn用于选择对应的电阻/>/ R1/R2/…/Rn是否接入所述恒流源1的流通路径中。

其中，开关S0、S1、S2、…、Sn为MOS管或者三极管等可控电子开关。

其中，擦写时的目标电压的最大值/>通常为十几伏；基础电压V0是一个较小的电压，甚至可以为0，即所述第一电阻R0的阻值可以为零。第三电阻R1、R2、…、Rn的阻值相等，均为/>，/>代表电流源1的电流值，第二电阻/>的阻值为/>。

本实施例中，所有的所述第三电阻R1、R2、…、Rn全部位于第二电阻和地之间，更具体的，是位于第二电阻/>和第一电阻R0之间。第二电阻/>的第一端连接电流源1的输出端，第二电阻/>的第二端依次经由各第三电阻R1、R2、…、Rn连接到第一电阻R0的第一端，第一电阻R0的第二端接地。每一个开关S0、S1、S2、…、Sn的输入端连接对应的电阻/>、R1、R2、…、Rn的第一端，每一个开关S0、S1、S2、…、Sn的输出端连接至所述第一电阻R0的第一端。

开关S0、S1、S2、…、Sn的控制信号来自延时电路6，延时电路是一种成熟的技术，是对输入信号进行一定的延时后输出，具体延时原理本实施例不做赘述。本实施例中延时电路6用于接收开关控制信号，并将所述开关控制信号进行不同的延时来控制所述开关序列电路5中的多个开关S0、S1、S2、…、Sn按照时序逐个动作从而选择对应的电阻接入所述恒流源1的流通路径中。假设开关S0、S1、S2、…、Sn都是高电平断开、低电平导通，图3中的开关S0默认是导通的，S1、S2、Sn默认是导通或者断开都可以，本实施例中默认是导通。参考图4，t0、t1、t2、tn几个时刻（相邻两个时刻之间间隔）分别是开关S0、S1、S2、Sn的断开时刻，C0至Cn是控制开关S0至Sn断开的信号，当需要擦写时，由延时电路6的前级电路先产生一个控制信号C给到延时电路6，如图中t0表示控制信号给到延时电路6的时刻，此时直接将控制信号输出作为C0来控制S0断开，延时/>后再输出作为C1来控制S1断开，继续延时/>后再输出作为C2来控制S2断开，以此类推，最终可以使得S1、S2、Sn相比S0分别延时了/>、2*/>、n*/>断开。可以理解的是，本实施例仅是在擦写时需要断开开关S0、S1、S2、Sn时进行了不同的延时，但是在非擦写情况下导通开关S0、S1、S2、Sn时是无需利用延时电路6的。

下面结合图5，解释本实施例的工作原理：

具体来说，“写入”时，控制栅接目标电压，将控制栅电压记为V_GC，源极和漏极接地。因为没有“写入”之前S0是导通的，所以只有第一电阻R0接入恒流源1的流通路径，其他电阻/>、R1、R2、…、Rn都被短路，没有接入，因此V_GC是恒流源1输出的电流/>在第一电阻R0上产生的基础电压V0。“写入”时首先断开S0，V_GC达到隧道区的击穿值为/>，然后通过逐步控制开关S1-Sn断开，可以使得目标电压/>从/>逐步增大到最大值。假设R1=R2=Rn，通过图3所示结构可以将/>分成n段，电压步长为/>，时间步长为/>，则V_GC的变化斜率为：

确定了，通过调节/>即可实现写入电压的斜率控制。

浮栅电压为V_GF，浮栅上的电荷为Q，控制栅与浮栅之间的电容为Cpp，耦合系数为α，则有：

；

；

；

当>/>时，隧道区被击穿，电子向浮栅迁移，Q增大，/>减小，当减小到小于/>时，隧穿停止。传统方式中，/>直接从V0增大到/>，= α*/>（初始态，Q = 0，/>=α*/>），浮栅和漏端之间的压差较大，导致在隧道区中迁移的载流子的能量较大，与SiO2内部晶格发生碰撞的几率较高。在本实施例中，当增大到α(/>+/>)时，电子开始转移到浮栅，/>开始减小，/>减小到小于/>时，隧穿停止，/>再增加一个/>，再次使得/>大于/>，电子又开始转移，最终/>增大到/>，存储单元完成“写入”，通过这种方式可以使得浮栅与漏端之间的压差/>始终维持在一个较小的值，从而降低了穿过隧道区的载流子的能量，减小了其与SiO2内部晶格发生碰撞的几率，增加存储单元的可重复擦写次数。同理，“擦除”时，通过这种结构也可以使得浮栅与漏端之间的压差维持在一个较小的值，从而减小穿过隧道区的载流子与SiO2内部晶格发生碰撞的几率，增加存储单元的可重复擦写次数。

本实施例，所有的所述第三电阻R1、R2、…、Rn全部位于第二电阻后头，且全部位于第一电阻R0前头，即第一电阻R0在最后头。实际上，第一电阻R0可以是在任意位置，只要是和电阻/>R1、R2、…、Rn串联，且接线上满足以下条件即可：对于位于所述第一电阻R0的第一端和所述恒流源1之间的每一个电阻：其所对应的开关的输出端连接至所述第一电阻R0的第一端；对于位于所述第一电阻R0的第二端和地之间的每一个电阻：其所对应的开关的输出端连接至地。

实施例二

参考图6，本实施例与实施例的不同在于第一电阻R0的位置，对实施例一种第一电阻R0的位置进行变形。本实施例中，第一电阻R0是在最前头，R1、R2、…、Rn顺次串接在第一电阻R0后头，所有开关S0、S1、S2、…、Sn一开始都是导通的，擦写时开关控制时序同实施例一即可。

实施例三

参考图7，本实施例还是对实施例一种第一电阻R0的位置进行变形。本实施例中，第一电阻R0是在R1、R2、…、Rn之间，所有开关S0、S1、S2、…、Sn一开始都是导通的，擦写时开关控制时序同实施例一即可。

实施例四

参考图8，本实施例是对开关S0、S1、S2、…、Sn的连接方式进行变形，让每一个开关S0、S1、S2、…、Sn直接并联到其所对应的电阻、R1、R2、…、Rn上，即：每一个开关S0、S1、S2、…、Sn的输入端连接对应的电阻/>的第一端，每一个开关S0、S1、S2、…、Sn的输出端连接对应的电阻/>、R1、R2、…、Rn的第二端。

如此，R0、、R1、R2、…、Rn只要是串联即可，具体电阻位置可以随意调整，需要接入哪个电阻只需要断开其所对应的开关即可。本实施例中，所有开关S0、S1、S2、…、Sn一开始都是导通的，擦写时开关控制时序同实施例一即可。

实施例五

本实施例公开了一种非易失存储器，包括存储单元和前面任意实施例的所述的存储单元擦写电压电路，存储单元擦写电压电路的目标电压作为所述存储单元的擦写电压。非易失存储器可以是EEPROM、FLASH等。

综上所述，本实用新型的非易失存储器及其存储单元擦写电压电路，具有以下有益效果：在需要擦写存储单元时，目标电压并非直接上升到最大值，而是先利用击穿电路使得目标电压首先达到击穿值，隧道区被击穿，电子向浮栅迁移，然后利用多个小电压叠加电路逐个产生第二预设电压叠加到所述目标电压上使得目标电压自击穿值开始按照固定斜率逐步上升到最大值，如此，可以使得浮栅与漏端之间的压差始终维持在一个较小的值，从而降低了穿过隧道区的载流子的能量，减小了其与SiO₂内部晶格发生碰撞的几率，增加存储单元的可重复擦写次数。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

本说明书中使用的“第一”、“第二”等包含序数的术语可用于说明各种构成要素，但是这些构成要素不受这些术语的限定。使用这些术语的目的仅在于将一个构成要素区别于其他构成要素。例如，在不脱离本发明的权利范围的前提下，第一构成要素可被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

所述“相连”或“连接”，不仅仅包括将两个实体直接相连，也包括通过具有有益改善效果的其他实体间接相连。

上面结合附图对本实用新型的实施例进行了描述，但是本实用新型并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本实用新型的启示下，在不脱离本实用新型宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本实用新型的保护之内。

Claims (10)

1.一种非易失存储器的存储单元擦写电压电路，用于为存储单元提供擦写所需的目标电压，其特征在于，所述存储单元擦写电压电路包括：

恒流源；

基础电压电路，设置在所述恒流源的流通路径中，用于基于所述恒流源产生固定的基础电压作为目标电压；

击穿电路，用于在需要擦写时接入所述恒流源的流通路径中，基于所述恒流源产生一个第一预设电压，并将所述第一预设电压叠加到所述目标电压上使得所述目标电压达到击穿值，所述击穿值是指的所述目标电压施加到存储单元时隧道区被击穿的电压值；

多个小电压叠加电路，用于在击穿值产生后以预设时间为间隔逐个接入所述恒流源的流通路径中，基于所述恒流源逐个产生第二预设电压，并将逐个产生的第二预设电压叠加到目标电压上使得至目标电压自所述击穿值开始按照固定斜率逐步上升到目标电压的最大值。

2.根据权利要求1所述的非易失存储器的存储单元擦写电压电路，其特征在于，还包括开关序列电路，用于控制所述击穿电路和各个所述小电压叠加电路是否接入所述恒流源的流通路径中。

3.根据权利要求2所述的非易失存储器的存储单元擦写电压电路，其特征在于，所述基础电压电路包括第一电阻，所述击穿电路包括第二电阻，所述小电压叠加电路包括第三电阻，所述第一电阻、第二电阻、多个所述第三电阻串联在所述恒流源的输出端和地之间，所述恒流源的输出端作为目标电压的输出节点。

4.根据权利要求3所述的非易失存储器的存储单元擦写电压电路，其特征在于，所述第一电阻的阻值为零。

5.根据权利要求3所述的非易失存储器的存储单元擦写电压电路，其特征在于，所述开关序列电路包括与第二电阻以及与多个所述第三电阻分别一一对应的多个开关，每一个开关用于选择对应的电阻是否接入所述恒流源的流通路径中。

6.根据权利要求5所述的非易失存储器的存储单元擦写电压电路，其特征在于，每一个开关的输入端连接对应的电阻的第一端，每一个开关的输出端连接对应的电阻的第二端。

7.根据权利要求5所述的非易失存储器的存储单元擦写电压电路，其特征在于，所有的所述第三电阻全部位于第二电阻和地之间，每一个开关的输入端连接对应的电阻的第一端；

对于位于所述第一电阻的第一端和所述恒流源之间的每一个电阻：其所对应的开关的输出端连接至所述第一电阻的第一端；

对于位于所述第一电阻的第二端和地之间的每一个电阻：其所对应的开关的输出端连接至地。

8.根据权利要求5所述的非易失存储器的存储单元擦写电压电路，其特征在于，还包括延时电路，用于接收开关控制信号，并进行不同的延时来控制所述开关序列电路中的多个开关按照时序逐个动作从而选择对应的电阻接入所述恒流源的流通路径中。

9.根据权利要求5所述的非易失存储器的存储单元擦写电压电路，其特征在于，开关为MOS管或者三极管。

10.一种非易失存储器，其特征在于，包括存储单元和如权利要求1至9中任一项所述的存储单元擦写电压电路。