CN219843919U - 存储器设备 - Google Patents

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Abstract

一实施方式的存储器设备具备：衬底；多个第1导电体层，在第1方向上相互分开排列；第2导电体层及第3导电体层，在衬底与多个第1导电体层之间分别沿第2方向延伸，且在第2方向上相互分开排列；多个第4导电体层，相对于多个第1导电体层而在衬底的相反侧在第1方向上相互分开排列；第5导电体层，在多个第1导电体层与多个第4导电体层之间沿第2方向延伸；第1存储器柱，沿第1方向延伸且与多个第1导电体层交叉，连接于第2导电体层或第3导电体层；第2存储器柱，沿第1方向延伸且与多个第4导电体层交叉，连接于第5导电体层；及第1配线，连接第5导电体层与衬底之间。第1配线包含接点，该接点在第2导电体层与第3导电体层之间沿第1方向延伸，且与多个第1导电体层交叉。

Description

存储器设备
相关实用新型的引用
本实用新型基于2022年06月02日申请的在先日本实用新型第2022-090261号的优先权利益，且请求其利益，以引用形式将其内容全部包含于此。
技术领域
实施方式涉及一种存储器设备。
背景技术
NAND(与非)闪速存储器作为能够非易失地存储数据的存储器设备已为人所知。在如NAND闪速存储器那样的存储器设备中，为了高集成化、大容量化而采用三维存储器结构。三维存储器结构与用来控制存储器结构的周边电路有时设置在不同芯片上。该情况下，存储器设备是通过将设置有三维存储器结构的存储器芯片、与设置有周边电路的CMOS(complementary metal oxide semiconductor，互补金氧半导体)芯片贴合而形成。
实用新型内容
一个实施方式提供一种可在抑制电路面积增加的同时，使存储器容量增加的存储器设备。
实施方式的存储器设备具备衬底、多个第1导电体层、第2导电体层及第3导电体层、多个第4导电体层、第5导电体层、第1存储器柱、第2存储器柱、及第1配线。所述多个第1导电体层在第1方向上相互分开排列。所述第2导电体层及所述第3导电体层在所述衬底与所述多个第1导电体层之间分别沿与所述第1方向交叉的第2方向延伸，且在所述第2方向上相互分开排列。所述多个第4导电体层相对于所述多个第1导电体层而在所述衬底的相反侧在所述第1方向上相互分开排列。所述第5导电体层在所述多个第1导电体层与所述多个第4导电体层之间沿所述第2方向延伸。所述第1存储器柱沿所述第1方向延伸且与所述多个第1导电体层交叉，连接于所述第2导电体层或所述第3导电体层。所述第2存储器柱沿所述第1方向延伸且与所述多个第4导电体层交叉，连接于所述第5导电体层。所述第1配线电连接所述第5导电体层与所述衬底之间。所述第1配线包含接点。所述接点在所述第2导电体层与所述第3导电体层之间沿所述第1方向延伸，且与所述多个第1导电体层交叉。
根据所述构成，可提供一种能在抑制电路面积增加的同时，使存储器容量增加的存储器设备。
附图说明
图1是表示包含第1实施方式的存储器设备的存储器***的构成的框图。
图2是表示第1实施方式的存储器设备的存储单元阵列及选择电路的电路构成的一例的电路图。
图3是表示第1实施方式的存储器设备的贴合结构的一例的图。
图4是表示第1实施方式的存储器设备的位线的立体布局的一例的图。
图5是表示第1实施方式的存储器设备的存储单元阵列的第1存储器芯片的平面布局的一例的、与图4的区域V对应的俯视图。
图6是表示第1实施方式的存储器设备的存储单元阵列的第2存储器芯片的平面布局的一例的、与图4的区域VI对应的俯视图。
图7是表示第1实施方式的存储器设备的截面结构的一例的、沿图5及图6的VII-VII线的截面图。
图8是表示第1实施方式的存储器设备的存储器柱的截面结构的一例的、与图7的区域VIII对应的截面图。
图9是表示第1实施方式的存储器设备的存储单元晶体管的截面结构的一例的、沿图8的IX-IX线的截面图。
图10是表示第1实施方式的存储器设备的贴合焊垫的截面结构的一例的、与图7的区域X对应的截面图。
图11是表示第1实施方式的存储器设备的截面结构的一例的、沿图5及图6的XI-XI线的截面图。
图12是表示第2实施方式的存储器设备的位线的立体布局的一例的图。
图13是表示第2实施方式的存储器设备的第2存储器芯片的平面布局的一例的、与图12的区域XIII对应的俯视图。
图14是表示第2实施方式的存储器设备的截面结构的一例的、沿图13的XIV-XIV线的截面图。
具体实施方式
以下，参照图式对实施方式进行说明。
另外，以下说明中，对具有大致相同功能及构成的构成要素附上相同符号。在特别区分具有相同构成的要素彼此的情况下，有时会在相同符号的末尾附加互不相同的文字或数字。
1.第1实施方式
对第1实施方式进行说明。
1.1构成
对第1实施方式的构成进行说明。
1.1.1存储器***
图1是用来对第1实施方式的存储器***的构成进行说明的框图。存储器***是以连接于外部主机(未图示)的方式构成的存储装置。存储器***例如是SD(Secure Digital，安全数字)TM(Touch Memory，接触存储器)卡那样的存储卡、UFS(Universal Flash Storage，通用闪速存储器)、SSD(Solid State Drive，固态驱动器)。存储器***1包含存储器控制器2及存储器设备3。
存储器控制器2由例如SoC(System-on-a-Chip，芯片上***)那样的集成电路构成。存储器控制器2根据来自主机的请求而控制存储器设备3。具体而言，例如存储器控制器2将由主机请求写入的数据写入至存储器设备3。此外，存储器控制器2将请求从主机读出的数据从存储器设备3读出并发送至主机。
存储器设备3是非易失地存储数据的存储器。存储器设备3例如是NAND闪速存储器。
存储器控制器2与存储器设备3的通信，例如是依据SDR(Single Data Rate，单倍数据速率)接口、切换DDR(Double Data Rate，双倍数据速率)接口、或ONFI(Open NANDFlash Interface，开放式NAND闪速存储器接口)。
1.1.2存储器设备
继续参照图1对第1实施方式的存储器设备的整体构成进行说明。存储器设备3例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、选择电路16、及感测放大器模块17。
存储单元阵列10是数据的存储区域。存储单元阵列10包含区块组10a及10b。区块组10a及10b分别与形成在不同芯片上的存储区域对应。区块组10a包含多个区块BLKa＿0～BLKa＿n(n是1以上的整数)。区块组10b包含多个区块BLKb＿0～BLKb＿n。各区块BLKa及BLKb是多个存储单元的集合。各区块BLKa及BLKb例如作为数据的抹除单位来使用。多个存储单元的每个非易失地存储数据。此外，在存储单元阵列10设置有多个位线及多个字线。各存储单元例如与1个位线及1个字线建立关联。至于存储单元阵列10的详细构成将在下文说明。
指令寄存器11对存储器设备3从存储器控制器2接收到的指令CMD进行存储。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12对存储器设备3从存储器控制器2接收到的地址信息ADD进行存储。地址信息ADD例如包含区块地址BA、页地址PA、芯片地址CPA、及列地址CA。例如，区块地址BA、页地址PA、芯片地址CPA、及列地址CA分别用于区块BLK、字线及位线的选择。
定序器13控制整个存储器设备3的动作。例如，定序器13根据指令寄存器11中保持的指令CMD，来控制驱动器模块14、行解码器模块15、选择电路16及感测放大器模块17等而执行读出动作、写入动作、抹除动作等。
驱动器模块14产生在读出动作、写入动作、抹除动作等中使用的电压。而且，驱动器模块14根据例如地址寄存器12中保持的页地址PA，来将产生的电压施加至与所选择的字线对应的信号线。
行解码器模块15根据地址寄存器12中存储的区块地址BA，来选择所对应的存储单元阵列10中的1个区块BLK。而且，行解码器模块15将施加至与例如所选择的字线对应的信号线的电压传输至所选择的区块BLK中的所选择的字线。
选择电路16根据地址寄存器12中存储的芯片地址CPA，来选择存储单元阵列10中的区块组10a或10b。
感测放大器模块17根据地址寄存器12中存储的列地址CA，来选择与通过选择电路16选择的存储单元阵列10中的区块组10a或10b对应的位线。在写入动作中，根据从存储器控制器2接收到的写入数据DAT来对各位线施加所需电压。此外，感测放大器模块17在读出动作中，根据位线的电压来判定存储单元中存储的数据，并将判定结果作为读出数据DAT传输至存储器控制器2。
1.1.3存储单元阵列及选择电路的电路构成
图2是表示第1实施方式的存储器设备具备的存储单元阵列及选择电路的电路构成的一例的电路图。图2中示出存储单元阵列10中的1个区块BLKa及1个区块BLKb、与选择电路16及感测放大器模块17之间的连接关系。如图2所示，区块BLKa及BLKb分别例如包含4个串组SU0～SU3。
区块BLKa中的各串组SU包含分别与位线BLa＜0＞、…、及BLa＜m＞(m是1以上的整数)建立关联的多个NAND串NS。区块BLKb中的各串组SU包含分别与位线BLb＜0＞、…、及BLb＜m＞建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT3、以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极及电荷储存部，非易失地存储数据。选择晶体管ST1及ST2分别用于各种动作时的串组SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT3串联连接。区块BLKa中的选择晶体管ST1的第1端连接于建立关联的位线BLa。区块BLKb中的选择晶体管ST1的第1端连接于建立关联的位线BLb。选择晶体管ST1的第2端连接于串联连接的存储单元晶体管MT0～MT3的第1端。选择晶体管ST2的第1端连接于串联连接的存储单元晶体管MT0～MT3的第2端。选择晶体管ST2的第2端连接于源极线SL。
在区块BLKa及BLKb的组中，存储单元晶体管MT0～MT3的控制栅极分别连接于字线WL0～WL3。串组SU0～SU3中的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。多个选择晶体管ST2的栅极连接于选择栅极线SGS。
对位线BLa及位线BLb的组分配例如相同的列地址CA。以下，对分配有相同的列地址CA的位线BLa及BLb的组附上相同的符号＜k＞(0≦k≦m)。分配给位线BLa＜0＞及BLb＜0＞的列地址CA、…、及分配给BLa＜m＞及BLb＜m＞的列地址CA相互各不相同。另外，对分配有相同的列地址CA的位线BLa及位线BLb，通过分别分配例如不同的芯片地址CPA来相互辨别。
多个位线BLa分别由区块组10a中分配有相同的列地址CA的多个NAND串NS共有。多个位线BLb分别由区块组10b中分配有相同的列地址CA的多个NAND串NS共有。字线WL0～WL7分别针对每一区块BLKa及BLKb的组来设置。源极线SL在例如区块组10a及10b间共有。
在1个串组SU中连接于共通的字线WL的多个存储单元晶体管MT的集合被称为例如单元组CU。例如，包含分别存储1位数据的存储单元晶体管MT的单元组CU的存储容量被定义为“1页数据”。单元组CU根据存储单元晶体管MT存储的数据的位数，而可具有2页数据以上的存储容量。
另外，第1实施方式的存储器设备3具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各区块BLK包含的串组SU的个数可设计为任意个数。各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可设计为任意个数。
继而，参照图2所示的电路图，对第1实施方式的存储器设备的选择电路的电路构成进行说明。选择电路16包含多个晶体管Ta＜0＞、…、Ta＜m＞、Tb＜0＞、…、及Tb＜m＞。
晶体管Ta＜k＞包含连接于位线BLa＜k＞的第1端、经由位线BL＜k＞连接于感测放大器模块17的第2端、及供给信号CPsel的控制端(0≦k≦m)。晶体管Tb＜k＞包含连接于位线BLb＜k＞的第1端、经由位线BL＜k＞连接于感测放大器模块17的第2端、及供给信号/CPsel的控制端。信号CPsel及/CPsel是极性互不相同之信号。即，在信号CPsel为“H”电平的情况下，信号/CPsel为“L”电平。该情况下，多个晶体管Ta＜0＞～Ta＜m＞、及Tb＜0＞～Tb＜m＞分别成为接通状态、及断开状态。此外，在信号CPsel为“L”电平的情况下，信号/CPsel为“H”电平。该情况下，多个晶体管Ta＜0＞～Ta＜m＞、及Tb＜0＞～Tb＜m＞分别成为断开状态、及接通状态。由此，位线BL＜k＞选择性地连接于位线BLa＜k＞或BLb＜k＞中的任一位线。
1.1.4存储器设备的贴合结构
图3是表示第1实施方式的存储器设备的贴合结构的一例的图。如图3所示，存储器设备3具备第1存储器芯片MCa、第2存储器芯片MCb、及CMOS芯片CC。存储器设备3是以隔着第2存储器芯片MCb的方式将第1存储器芯片MCa及CMOS芯片CC贴合于第2存储器芯片MCb而形成。第1存储器芯片MCa与第2存储器芯片MCb之间、及第2存储器芯片MCb与CMOS芯片CC之间是通过多个贴合焊垫BP来贴合。
第1存储器芯片MCa包含与存储单元阵列10的区块组10a对应的结构。第2存储器芯片MCb包含与存储单元阵列10的区块组10b对应的结构。CMOS芯片CC包含与例如指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、选择电路16、及感测放大器模块17对应的结构。
以下，将贴合CMOS芯片CC及第2存储器芯片MCb的面设为XY面。将贴合第1存储器芯片MCa及第2存储器芯片MCb的面设为与XY面大致平行。将XY面中相互交叉的方向设为X方向及Y方向。此外，将从CMOS芯片CC向第2存储器芯片MCb的方向设为+Z方向。相对于此，将从第2存储器芯片MCb向CMOS芯片CC的方向设为-Z方向。如此，在区分是+方向还是-方向的情况下，有时会在方向附上“+”或“-”。在未附上“+”或“-”的情况下，Z方向意味着+Z方向。+Z方向有时称为上方向。-Z方向有时称为下方向。
第1存储器芯片MCa的区域分为例如存储器区域MRa、引出区域HR1a及HR2a、以及焊垫区域PRa。存储器区域MRa与存储单元阵列10中形成区块组10a的区域对应。引出区域HR1a及HR2a在X方向隔着例如存储器区域MRa。焊垫区域PRa与存储器区域MRa以及引出区域HR1a及HR2a在Y方向上排列。
第2存储器芯片MCb的区域分为例如存储器区域MRb、引出区域HR1b及HR2b、以及焊垫区域PRb。存储器区域MRb与存储单元阵列10中形成区块组10b的区域对应。存储器区域MRb以从Z方向观察与存储器区域MRa重叠的方式配置。引出区域HR1b及HR2b在X方向隔着例如存储器区域MRb。引出区域HR1b及HR2b分别以从Z方向观察与引出区域HR1a及HR2a重叠的方式配置。焊垫区域PRb与存储器区域MRb以及引出区域HR1b及HR2b在Y方向上排列。焊垫区域PRb以从Z方向观察与焊垫区域PRa重叠的方式配置。
CMOS芯片CC的区域分为例如感测放大器区域SR、传输区域XR1及XR2、以及焊垫区域PRc。在感测放大器区域SR中配置有指令寄存器11、地址寄存器12、定序器13、选择电路16、及感测放大器模块17等。感测放大器区域SR以从Z方向观察与存储器区域MRa及MRb重叠的方式配置。在传输区域XR1及XR2中配置有驱动器模块14及行解码器模块15等。传输区域XR1及XR2在X方向隔着感测放大器区域SR。传输区域XR1及XR2分别以从Z方向观察与引出区域HR1a及HR1b、以及HR2a及HR2b重叠的方式配置。在焊垫区域PRc中配置有存储器设备3的输入输出电路等。焊垫区域PRc以从Z方向观察与焊垫区域PRa及PRb重叠的方式配置。
在第1存储器芯片MCa与第2存储器芯片MCb之间对向的2个贴合焊垫BP的组、以及在第2存储器芯片MCb与CMOS芯片CC之间对向的2个贴合焊垫BP的组进行贴合(图3的“贴合”)。由此，第1存储器芯片MCa中的电路、第2存储器芯片MCb中的电路、及CMOS芯片CC中的电路电连接。
以下说明中，在不特别区分存储器区域MRa及MRb的情况下，有时记为存储器区域MR。在不特别区分引出区域HR1a及HR1b的情况下，有时记为引出区域HR1。在不特别区分引出区域HR2a及HR2b的情况下，记为引出区域HR2。
另外，第1实施方式的存储器设备3并不限定于以上说明的结构。例如，设置于第1存储器芯片MCa及第2存储器芯片MCb的每个的引出区域HR的数量只要为相同数量即可，并不限于2个。第1存储器芯片MCa及第2存储器芯片MCb分别也可具备多个存储器区域MR及引出区域HR的组。该情况下，对应于存储器区域MR及引出区域HR的配置来适当设计感测放大器区域SR及传输区域XR的组。
1.1.5位线的布局
图4是表示第1实施方式的存储器设备的位线的立体布局的一例的图。图4中示出存储单元阵列10的区块组10a及10b、选择电路16及感测放大器模块17、以及连接它们之间的位线BLa及BLb的三维布局的一例。
在第1存储器芯片MCa的存储器区域MRa中配置有区块组10a。区块组10a中的多个区块BLKa在Y方向上排列。多个区块BLKa分别沿X方向延伸。
在第2存储器芯片MCb的存储器区域MRb中配置有区块组10b。区块组10b中的多个区块BLKb在Y方向上排列。多个区块BLKb分别沿X方向延伸。
在CMOS芯片CC的感测放大器区域SR中，选择电路16及感测放大器模块17分散配置于多个区域。分散配置有选择电路16及感测放大器模块17的多个区域，例如以相互分开特定距离以上的方式配置。图4的例中，示出选择电路16及感测放大器模块17分散配置于感测放大器区域SR的8个区域的情况。
多个位线BLa分别包含面内配线HBLa及面外配线VBLa。面内配线HBLa是位线BLa中在第1存储器芯片MCa内配置于XY平面内的配线。面外配线VBLa是位线BLa中从第1存储器芯片MCa至CMOS芯片CC的配线。另外，图4所示的1组面内配线HBLa及面外配线VBLa，可表示多组面内配线HBLa及面外配线VBLa。
多个面内配线HBLa在第1存储器芯片MCa的存储器区域MRa在X方向上排列。多个面内配线HBLa分别具有以跨越区块组10a中的所有区块BLKa的方式沿Y方向延伸的部分。多个面内配线HBLa的每个在从Z方向观察时与对应的区块BLKa重叠的位置上连接于对应的面外配线VBLa。面外配线VBLa与面内配线HBLa的连接位置，分散配置于存储器区域MRa的多个区域。图4的例中示出面外配线VBLa与面内配线HBLa的连接位置分散配置于存储器区域MRa的8个区域的情况。
多个面外配线VBLa分别具有连接于对应的面内配线HBLa的第1端、连接于选择电路16的第2端、及通过第2存储器芯片MCb的存储器区域MRb的中间部分。面外配线VBLa的中间部分通过区块BLKb，该区块BLKb位于从Z方向观察与对应于面外配线VBLa与面内配线HBLa的连接位置的区块BLKa重叠的位置。
多个位线BLb分别包含面内配线HBLb1及HBLb2、以及面外配线VBLb1及面外配线VBLb2。面内配线HBLb1及HBLb2是位线BLb中在第2存储器芯片MCb内配置于XY平面内的配线。面外配线VBLb1及VBLb2是位线BLb中从第2存储器芯片MCb至CMOS芯片CC的配线。另外，图4所示的1组面内配线HBLb1及HBLb2、以及面外配线VBLb1及VBLb2，可表示多组面内配线HBLb1及HBLb2、以及面外配线VBLb1及VBLb2。
多个面内配线HBLb1在第2存储器芯片MCb的存储器区域MRb在X方向上排列。多个面内配线HBLb1分别具有以跨越区块组10b中的至少1个区块BLKb的方式沿Y方向延伸的部分。
多个面内配线HBLb2在第2存储器芯片MCb的存储器区域MRb中在X方向上排列。多个面内配线HBLb2分别具有以跨越区块组10b中的至少1个区块BLKb的方式沿Y方向延伸的部分。多个面内配线HBLb2分别与对应的面内配线HBLb1在Y方向上排列。对应的面外配线VBLa的中间部分通过在Y方向上排列的面内配线HBLb1与面内配线HBLb2之间。
多个面外配线VBLb1分别具有连接于对应的面内配线HBLb1的第1端、连接于选择电路16的第2端、及通过CMOS芯片CC内的中间部分。连接有面外配线VBLb1的第2端的晶体管Tb，配置于连接有对应的面外配线VBLa的第2端的晶体管Ta的附近。
多个面外配线VBLb2分别具有连接于对应的面内配线HBLb2的第1端、连接于对应的面外配线VBLb1的中间部分的第2端、及通过CMOS芯片CC内的中间部分。面外配线VBLb2的第2端配置于CMOS芯片CC内。
1.1.6存储单元阵列的平面布局
接下来，对第1实施方式的存储器设备的存储单元阵列的平面布局进行说明。
图5是表示第1实施方式的存储器设备的存储单元阵列的第1存储器芯片的平面布局的一例的、与图4的区域V对应的俯视图。图5中示出存储器区域MRa中包含区块BLKa＿x的部分及其周边的区域(1≦x≦n-1)。在存储器区域MRa中，存储单元阵列10包含积层配线结构LSa、以及多个部件SLTa及SHEa。
积层配线结构LSa具有跨及存储器区域MRa以及引出区域HR1a及HR2a来将多个导电体层隔着绝缘体层在Z方向积层而成的结构。构成积层配线结构LSa的多个导电体层分别对应于源极线SL、字线WL、以及选择栅极线SGD及SGS的任一者。积层配线结构LSa的详细情况将在下文说明。
多个部件SLTa例如是沿XZ面扩展的板状的绝缘体。多个部件SLTa在Y方向上排列。多个部件SLTa分别以在相邻的区块BLKa之间的边界区域中，横切存储器区域MRa以及引出区域HR1a及HR2a的方式沿X方向延伸。而且，多个部件SLTa分别将积层配线结构LSa中与字线WL、以及选择栅极线SGD及SGS对应的导电体层分离为在Y方向上排列的2个部分。
多个部件SHEa例如是沿XZ面扩展的板状的绝缘体。多个部件SHEa在Y方向上排列。图5的例中，3个部件SHEa配置于相邻的部件SLTa之间。多个部件SHEa分别以横切存储器区域MRa的方式沿X方向延伸。多个部件SHEa各自的两端分别位于引出区域HR1a及HR2a。而且，多个部件SHEa分别将积层配线结构LSa中与选择栅极线SGD对应的导电体层分离为在Y方向上排列的2个部分。
由部件SLTa区隔的区域分别对应于1个区块BLKa。此外，由部件SLTa及SHEa区隔的区域分别对应于1个串组SU。而且，在存储器区域MRa以及引出区域HR1a及HR2a中，从区块BLKa＿0至区块BLKa＿n在Y方向重复配置有所述布局。
此外，在存储器区域MRa中，存储单元阵列10还包含多个存储器柱MPa、多个接点Va、及多个面内配线HBLa。
多个存储器柱MPa分别作为例如1个NAND串NS发挥功能。多个存储器柱MPa以例如19列的锯齿状配置在相邻的2个部件SLTa之间的积层配线结构LSa内。而且，例如在从纸面的上侧数起第5列存储器柱MPa、第10列存储器柱MPa、第15列存储器柱MPa分别重叠有1个部件SHEa。
多个面内配线HBLa分别以在每一串组SU与至少1个存储器柱MPa重叠的方式配置。图5的例中，示出2个面内配线HBLa以与1个存储器柱MPa重叠的方式配置的情况。重叠于存储器柱MPa的多个面内配线HBLa中的1个面内配线HBLa、与对应的1个存储器柱MPa之间，经由接点Va电连接。
省略与部件SHEa接触的存储器柱MPa与面内配线HBLa之间的接点Va。换言之，省略与不同的2个选择栅极线SGD相接的存储器柱MPa与面内配线HBLa之间的接点Va。相邻的部件SLTa间的存储器柱MPa、部件SHEa等的个数及配置并不限定于使用图5所说明的构成，可适当变更。与各存储器柱MPa重叠的面内配线HBLa的数量可设计为任意数量。
图6是表示第1实施方式的存储器设备的存储单元阵列的第2存储器芯片的平面布局的一例的、与图4的区域VI对应的俯视图。图6中，示出存储器区域MRb中包含区块BLKb＿x的部分及其周边的区域(1≦x≦n-1)。区块BLKb＿x是面外配线VBLa的中间部分在Z方向通过的区块BLKb。存储器区域MRb包含存储单元阵列10、积层配线结构LSb、以及多个部件SLTb及SHEb。
积层配线结构LSb具有跨及存储器区域MRb以及引出区域HR1b及HR2b而将多个导电体层隔着绝缘体层在Z方向积层而成的结构。构成积层配线结构LSb的多个导电体层分别对应于源极线SL、字线WL、以及选择栅极线SGD及SGS的任一者。积层配线结构LSb的详细情况将在下文说明。
多个部件SLTb例如是沿XZ面扩展的板状的绝缘体。多个部件SLTb在Y方向上排列。多个部件SLTb分别以在相邻的区块BLKb之间的边界区域中，横切存储器区域MRb以及引出区域HR1b及HR2b的方式沿X方向延伸。而且，多个部件SLTb分别将积层配线结构LSb中与字线WL、以及选择栅极线SGD及SGS对应的导电体层分离成在Y方向上排列的2个部分。
多个部件SHEb例如是沿XZ面扩展的板状的绝缘体。多个部件SHEb在Y方向上排列。图6的例中，3个部件SHEb配置在相邻的部件SLTb之间。多个部件SHEb分别以横切存储器区域MRb的方式沿X方向延伸。多个部件SHEb各自的两端分别位于引出区域HR1b及HR2b。而且，多个部件SHEb分别将积层配线结构LSb中与选择栅极线SGD对应的导电体层分离成在Y方向上排列的2个部分。
由部件SLTb区隔的区域分别对应于1个区块BLKb。此外，由部件SLTb及SHEb区隔的区域分别对应于1个串组SU。而且，在存储器区域MRb以及引出区域HR1b及HR2b中，从区块BLKb＿0至区块BLKb＿n沿Y方向重复配置有所述布局。
此外，在存储器区域MRb中，存储单元阵列10包含多个存储器柱MPb、多个接点Vb、Vab、及CV、以及多个面内配线HBLb1、HBLb2及HBLb3。
多个面内配线HBLb3分别配置在对应的面内配线HBLb1与面内配线HBLb2之间。多个面内配线HBLb3分别沿Y方向延伸。该面内配线HBLb1、HBLb2及HBLb3的组可通过例如将1个配线在2个部位上断离来形成。
面内配线HBLb1及HBLb3的相互对向的端部，配置在例如从Z方向观察与部件SLTb重叠的位置。面内配线HBLb2及HBLb3的相互对向的端部，配置在例如从Z方向观察与部件SLTb重叠的位置。即，面内配线HBLb3以与1个区块BLKb(图6的区块BLKb＿x)重叠的方式配置。图6的例中示出如下情况，即，在与区块BLKb＿x重叠的区域中，4个面内配线HBLb1或HBLb2与4个面内配线HBLb3沿X方向交替排列。
多个存储器柱MPb以例如19列的锯齿状配置在相邻的2个部件SLTb之间的积层配线结构LSb内。而且，例如在从纸面的上侧数起第5列存储器柱MPb、第10列存储器柱MPb、第15列存储器柱MPb分别重叠有1个部件SHEb。
接点CV对应于面外配线VBLa的中间部分。多个接点CV以例如4列矩阵状配置在相邻的2个部件SLTb之间的积层配线结构LSb内。图6的例中，示出在区块BLKb＿x中的与串组SU对应的每一区域配置有1列接点CV的情况。
更具体而言，在区块BLKb＿x中，在Y方向上排列的第1列至第4列的4个存储器柱MPb、与第1列的1个接点CV在X方向交替配置。在Y方向上排列的第6列至第9列的4个存储器柱MPb、与第2列的1个接点CV在X方向交替配置。在Y方向上排列的第11列至第14列的4个存储器柱MPb、与第3列的1个接点CV在X方向交替配置。在Y方向上排列的第16列至第19列的4个存储器柱MPb、与第4列的1个接点CV在X方向交替配置。
多个面内配线HBLb1及多个面内配线HBLb2分别以在每一串组SU与至少1个存储器柱MPb重叠的方式配置。图6的例中，示出2个面内配线HBLb1或HBLb2以重叠于1个存储器柱MPb的方式配置的情况。与存储器柱MPb重叠的多个面内配线HBLb1或HBLb2中的1个面内配线HBLb1或HBLb2、与对应的1个存储器柱MPb之间，经由接点Vb电连接。
多个面内配线HBLb3分别以与配置在对应的区块BLKb内的至少1个接点CV重叠的方式配置。图6的例中，示出4个面内配线HBLb3以重叠于1个接点CV的方式配置的情况。与接点CV重叠的多个面内配线HBLb3中的1个面内配线HBLb3、与对应的1个接点CV之间经由接点Vab电连接。
省略与部件SHEb接触的存储器柱MPb与面内配线HBLb1或HBLb2之间的接点Vb。换言之，省略与不同的2个选择栅极线SGD相接的存储器柱MPa与面内配线HBLb1或HBLb2之间的接点Vb。相邻的部件SLTb间的存储器柱MPb、部件SHEb等的个数及配置并不限定于使用图6所说明的构成，可适当变更。与各存储器柱MPb重叠的面内配线HBLb1的数量及面内配线HBLb2的数量可设计为任意数量。与各接点CV重叠的面内配线HBLb3的数量可设计为任意数量。
1.1.7包含面外配线VBLa的截面中的存储器设备的截面结构
图7是表示第1实施方式的存储器设备的截面结构的一例的、沿图5及图6的VII-VII线的截面图。图7中，示出将CMOS芯片CC、第1存储器芯片MCa、及第2存储器芯片MCb进行贴合而成的构成。此外，图7中，除与图5所示的存储器区域MRa对应的截面结构、及与图6所示的存储器区域MRb对应的截面结构以外，还示出与感测放大器区域SR对应的截面结构。
首先，对第1存储器芯片MCa的构成进行说明。
在绝缘体层100的下表面上设置有导电体层111。导电体层111例如形成为沿XY平面扩展的板状。导电体层111作为源极线SL来使用。导电体层111例如包含多晶硅。绝缘体层100例如包含氧化硅等绝缘体。
在导电体层111的下方隔着绝缘体层101而设置有导电体层112。导电体层112例如形成为沿XY平面扩展的板状。导电体层112作为选择栅极线SGS来使用。导电体层112例如包含钨。绝缘体层101例如包含氧化硅等绝缘体。
在导电体层112的下方，绝缘体层102及导电体层113向下方依次交替积层。导电体层113例如形成为沿XY平面扩展的板状。多个导电体层113从绝缘体层100侧依次分别作为字线WL0～WL3来使用。导电体层113例如包含钨。绝缘体层102例如包含氧化硅等绝缘体。
在最下层的导电体层113的下方隔着绝缘体层103而设置有导电体层114。导电体层114例如形成为沿XY平面扩展的板状。导电体层114作为选择栅极线SGD来使用。导电体层114例如包含钨。绝缘体层103例如包含氧化硅等绝缘体。
在导电体层114的下方隔着绝缘体层104而设置有导电体层115。导电体层115例如形成为沿Y方向延伸的线状，且作为面内配线HBLa来使用。即，在未图示的区域中，导电体层115在X方向排列有多列。导电体层115例如包含铜。
绝缘体层104覆盖多个导电体层115的侧方及下方。在绝缘体层104的下表面上设置有绝缘体层105。绝缘体层104及105例如包含氧化硅等绝缘体。
所述第1存储器芯片MCa的积层结构中的导电体层111～114对应于积层配线结构LSa。部件SLTa将积层配线结构LSa中的导电体层112～114断离。部件SHEa将积层配线结构LSa中的导电体层114断离。
存储器柱MPa以贯通导电体层112～114的方式沿Z方向延伸。存储器柱MPa的上端与导电体层111相接。存储器柱MPa的下端位于导电体层114与导电体层115之间。
图8是表示第1实施方式的存储器设备的存储器柱的截面结构的一例的、与图7的区域VIII对应的截面图。
存储器柱MPa与导电体层112交叉的部分作为选择晶体管ST2发挥功能。存储器柱MPa与1个导电体层113交叉的部分作为1个存储单元晶体管MT发挥功能。存储器柱MPa与导电体层114交叉的部分作为选择晶体管ST1发挥功能。
存储器柱MPa包含核心膜120、半导体膜121、隧道绝缘膜122、电荷储存膜123、及阻挡绝缘膜124。核心膜120沿Z方向延伸。例如，核心膜120的上端包含在较导电体层112更上层，核心膜120的下端位于导电体层114与导电体层115之间。半导体膜121覆盖核心膜120的周围。在存储器柱MPa的上部，半导体膜121的一部与导电体层111相接。隧道绝缘膜122、电荷储存膜123及阻挡绝缘膜124形成积层膜。除半导体膜121与导电体层111接触的部分以外，积层膜覆盖半导体膜121的侧面及底面。核心膜120例如包含氧化硅等绝缘体。半导体膜121例如包含硅。
图9是表示第1实施方式的存储器设备的存储单元晶体管的截面结构的一例的、沿图8的IX-IX线的截面图。更具体而言，图9表示包含导电体层113的层中的存储器柱MPa的截面结构。
在包含导电体层113的截面中，核心膜120设置在例如存储器柱MPa的中央部。半导体膜121包围核心膜120的侧面。隧道绝缘膜122包围半导体膜121的侧面。电荷储存膜123包围隧道绝缘膜122的侧面。阻挡绝缘膜124包围电荷储存膜123的侧面。导电体层113包围阻挡绝缘膜124的侧面。
再次参照图7，对第1存储器芯片MCa的构成进行说明。
存储器柱MPa中的半导体膜121的下表面，经由沿Z方向延伸的柱状的接点Va而连接于1个导电体层115、即1个面内配线HBLa。图7的例中，示出与面内配线HBLa连接的存储器柱MPa、及在图示的区域中未与面内配线HBLa连接的存储器柱MPa。在图示的区域中未经由接点Va与面内配线HBLa连接的存储器柱MPa，在未图示的区域中经由对应的接点Va而连接于另一面内配线HBLa。
在导电体层115的下表面上设置有沿Z方向延伸的柱状的导电体116。导电体116的下表面与例如绝缘体层104的下表面对齐。
在导电体116的下表面上设置有导电体层117。导电体层117作为第1存储器芯片MCa的贴合焊垫BP来使用。导电体层117的下表面与例如绝缘体层105的下表面对齐。导电体层117例如包含铜。
接下来，对第2存储器芯片MCb的构成进行说明。
在绝缘体层105的下表面上、及导电体层117的下表面上分别设置有绝缘体层200及导电体层220。导电体层220作为第2存储器芯片MCb的第1存储器芯片MCa侧的贴合焊垫BP来使用。导电体层220的下表面与例如绝缘体层200的下表面对齐。导电体层220例如包含铜。
在绝缘体层200的下方隔着绝缘体层201而设置有导电体层211。导电体层211例如形成为在沿XY平面扩展的板状具有开口部的形状。导电体层211作为源极线SL来使用。在绝缘体层201的下表面上中的与导电体层211的开口部对应的区域(未设置导电体层220的区域)设置有绝缘体层202。导电体层211的下表面与例如绝缘体层202的下表面对齐。导电体层211例如包含多晶硅。绝缘体层201及202例如包含氧化硅等绝缘体。
在导电体层220的下表面上设置有沿Z方向延伸的柱状的导电体221。导电体221不与导电体层211相接而通过绝缘体层202。
图10是表示第1实施方式的存储器设备的贴合焊垫的截面结构的一例的、与图7的区域X对应的截面图。图10的例中，示出将第1存储器芯片MCa与第2存储器芯片MCb贴合的贴合焊垫BP及其周边的截面结构的详细情况。
如图10所示，在第1存储器芯片MCa与第2存储器芯片MCb的贴合工序中，导电体层117连接于导电体层220。在图10的例中，贴合面上的导电体层117的面积与导电体层220的面积大致相等。该情况下，如果在导电体层117与导电体层220使用铜，则导电体层117的铜与导电体层220的铜一体化，难以确认相互的铜的边界。但，可根据由贴合的位置偏移所致的贴合导电体层117与导电体层220而成的形状的变形、铜的阻挡金属的位置偏移(侧面上产生不连续部位)来确认贴合。
此外，在通过金属镶嵌法来形成导电体层117及导电体层220的情况下，各自的侧面具有倾斜形状。因此，对于将导电体层117与导电体层220贴合的部分的沿Z方向的截面的形状，侧壁不为直线状而成非矩形状。
此外，在将导电体层117与导电体层220贴合的情况下，成为如下结构，即，阻挡金属覆盖形成它们的铜的底面、侧面及上表面。相对于此，在使用铜的一般的配线层中，在铜的上表面设置有具有防止铜氧化的功能的绝缘体(氮化硅或碳氮化硅等)，而未设置阻挡金属。因此，即便没有发生贴合位置的偏移，也能够与一般的配线层区分开。
再次参照图7对第2存储器芯片MCb的构成进行说明。
在导电体层211及绝缘体层202的下方隔着绝缘体层203而设置有导电体层212。导电体层212例如形成为沿XY平面扩展的板状。导电体层212作为选择栅极线SGS来使用。导电体层212例如包含钨。绝缘体层203例如包含氧化硅等绝缘体。
在导电体层212的下方，绝缘体层204及导电体层213向下方依次交替积层。导电体层213例如形成为沿XY平面扩展的板状。多个导电体层213从绝缘体层200侧依次分别作为字线WL0～WL3来使用。导电体层213例如包含钨。绝缘体层204例如包含氧化硅等绝缘体。
在最下层的导电体层213的下方隔着绝缘体层205而设置有导电体层214。导电体层214例如形成为沿XY平面扩展的板状。导电体层214作为选择栅极线SGD来使用。导电体层214例如包含钨。绝缘体层205例如包含氧化硅等绝缘体。
在导电体层214的下方，隔着绝缘体层206而设置有在Y方向上排列的3个导电体层215。在Y方向上排列的3个导电体层215例如形成为沿Y方向延伸的线状，分别作为面内配线HBLb1、HBLb2及HBLb3来使用。即，在未图示的区域中，在Y方向上排列的3个导电体层215的组在X方向上排列有多列。导电体层215例如包含铜。
绝缘体层206覆盖多个导电体层215的侧方及下方。在绝缘体层206的下表面上设置有绝缘体层207。绝缘体层206及207例如包含氧化硅等绝缘体。
所述第2存储器芯片MCb的积层结构中的导电体层211～214对应于积层配线结构LSb。部件SLTb将积层配线结构LSb中的导电体层212～214断离。部件SHEb(未图示)将积层配线结构LSb中的导电体层214断离。
存储器柱MPb以贯通导电体层212～214的方式沿Z方向延伸。存储器柱MPb的上端与导电体层211相接。存储器柱MPb的下端位于导电体层214与导电体层215之间。存储器柱MPb的结构与存储器柱MPa的结构相同，因此省略说明。
存储器柱MPb中的半导体膜的下表面，经由柱状的接点Vb而连接于与面内配线HBLb1对应的1个导电体层215、或与面内配线HBLb2对应的1个导电体层215。图7的例中，示出与面内配线HBLb1连接的存储器柱MPb、与面内配线HBLb2连接的存储器柱MPb、以及在图示的区域中不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb。在图示的区域中不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb中、从Z方向观察配置在与面内配线HBLb1重叠的位置的存储器柱MPb，在未图示的区域中经由对应的接点Vb而连接于该面内配线HBLb1。不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb中、从Z方向观察配置在与面内配线HBLb2重叠的位置的存储器柱MPb，在未图示的区域中经由对应的接点Vb而连接于该面内配线HBLb2。
接点CV以贯通导电体层212～214的方式沿Z方向延伸。接点CV的上端与导电体层212相接。接点CV的下端位于导电体层214与导电体层215之间。接点CV通过覆盖接点CV侧方的绝缘性的间隔件SP而与导电体层212～214电绝缘。
接点CV的下表面经由柱状的接点Vab而连接于与面内配线HBLb3对应的1个导电体层215。图7的例中，示出与面内配线HBLb3连接的1个接点CV、及未与面内配线HBLb3连接的3个接点CV。未经由接点Vab与面内配线HBLb3连接的接点CV，在未图示的区域中经由对应的接点Vab而连接于另一面内配线HBLb3。
在在Y方向上排列的3个导电体层215各自的下表面设置有沿Z方向延伸的柱状的导电体216。在各导电体216的下表面上设置有导电体层217。在各导电体层217的下表面上设置有沿Z方向延伸的柱状的导电体218。各导电体218的下表面与例如绝缘体层206的下表面对齐。
在各导电体218的下表面上设置有导电体层219。各导电体层219作为第2存储器芯片MCb的CMOS芯片CC侧的贴合焊垫BP来使用。各导电体层219的下表面与例如绝缘体层207的下表面对齐。
接下来，对CMOS芯片CC侧的构成进行说明。
在绝缘体层207的下表面上、及导电体层219的下表面上分别设置有绝缘体层300及导电体层311。导电体层311作为CMOS芯片CC的贴合焊垫BP来使用。导电体层311的下表面与例如绝缘体层300的下表面对齐。导电体层311例如包含铜。
将第2存储器芯片MCb与CMOS芯片CC贴合的贴合焊垫BP及其周边的结构，和将第1存储器芯片MCa与第2存储器芯片MCb贴合的贴合焊垫BP及其周边的结构相同，因此省略说明。
在绝缘体层300的下表面上隔着绝缘体层301而设置有半导体衬底302。绝缘体层300及301例如包含氧化硅等绝缘体。半导体衬底302是例如包含P型杂质的多晶硅。半导体衬底302包含省略图示的多个井区域。在多个井区域中形成有例如包含晶体管Ta及Tb的选择电路16中的各种元件。而且，多个井区域之间通过例如STI(Shallow Trench Isolation，浅沟槽隔离)来分离。
在导电体层311的下表面上设置有沿Z方向延伸的柱状的导电体312。在导电体312的下表面上设置有导电体层313。与面内配线HBLb2连接的导电体层313，经由未图示的配线而与连接于面内配线HBLb1的导电体层313连接。由此，面内配线HBLb1及HBLb2电连接。
在导电体层313的下表面上设置有沿Z方向延伸的柱状的导电体314。在导电体314的下表面上设置有导电体层315。在导电体层315的下表面上设置有沿Z方向延伸的柱状的导电体316。与面内配线HBLb1及HBLb2连接的导电体316的下表面，与形成在半导体衬底302上的晶体管Tb的第1端连接。与面内配线HBLb3连接的导电体316的下表面，与形成在半导体衬底302上的晶体管Ta的第1端连接。晶体管Ta及Tb各自的第2端通过导电体层317电连接。
所述构成中，导电体116、导电体层117、导电体层220、导电体221、接点CV、接点Vab、与面内配线HBLb3对应的导电体层215、以及与对应于面内配线HBLb3的导电体层215连接的导电体216、导电体层217、导电体218、导电体层219、导电体层311、导电体312、导电体层313、导电体314、导电体层315、及导电体316构成面外配线VBLa。与对应于面内配线HBLb1的导电体层215连接的导电体216、导电体层217、导电体218、导电体层219、导电体层311、导电体312、导电体层313、导电体314、导电体层315、及导电体316构成面外配线VBLb1。与对应于面内配线HBLb2的导电体层215连接的导电体216、导电体层217、导电体218、导电体层219、导电体层311、导电体312、及导电体层313构成面外配线VBLb2。
根据以上构成，第1存储器芯片MCa中的面内配线HBLa，经由在第2存储器芯片MCb的区块BLKb＿x中沿Z方向延伸的接点CV而电连接于CMOS芯片CC中的对应的选择电路16的晶体管Ta。此外，第2存储器芯片MCb中的面内配线HBLb1及HBLb2在CMOS芯片CC内电连接后，与CMOS芯片CC中的对应的选择电路16的晶体管Tb电连接。
1.1.8不包含面外配线VBLa的截面中的存储器设备的截面结构
图11是表示第1实施方式的存储器设备的截面结构的一例的、沿图5及图6的XI-XI线的截面图。
在区块BLKb＿x中不包含面外配线VBLa的截面形成有存储器柱MPb。区块BLKb＿x中的存储器柱MPb的上端与导电体层211相接。区块BLKb＿x中的存储器柱MPb的下端，经由接点Vb而与对应于面内配线HBLb1的1个导电体层215、或对应于面内配线HBLb2的1个导电体层215连接。
如此，通过在区块BLKb＿x中未设置面外配线VBLa的区域形成存储器柱MPb，而将该区域作为数据的存储区域来利用。
1.2第1实施方式的效果
根据第1实施方式，位线BLb的面内配线HBLb1及面内配线HBLb2在第2存储器芯片MCb内在Y方向上排列。位线BLa的面外配线VBLa包含接点CV，该接点CV在面内配线HBLb1与面内配线HBLb2之间通过积层配线结构LSb。由此，可将接点CV分散配置于第2存储器芯片MCb内。因此，可不经由存储器区域MRb的外周而将位线BLa连接于CMOS芯片CC。因此，可抑制位线BLa的寄生电容的增加。
此外，面内配线HBLb1及HBLb2通过在CMOS芯片CC侧电连接而共通连接于晶体管Tb的第1端。由此，可将与接点CV在Y方向上排列的面内配线HBLb1及HBLb2作为1个位线BLb来利用。因此，可不对第2存储器芯片MCb中的位线BLb的配置进行限制而设置与位线BLa相同数量的位线BLb。因此，可在抑制第2存储器芯片MCb的芯片尺寸增加的同时，增加存储器容量。
此外，随着接点CV分散配置于第2存储器芯片MCb内，选择电路16及感测放大器模块17分散配置于半导体衬底302上。由此，可容易地向选择电路16及感测放大器模块17引绕位线BLa。
此外，面外配线VBLa包含面内配线HBLb3，该面内配线HBLb3设置于面内配线HBLb1与HBLb2之间，且与面内配线HBLb1及HBLb2在Y方向上排列。接点CV配置在从Z方向观察与面内配线HBLb3重叠的位置。由此，可不与面内配线HBLb1及HBLb2干渉地将接点CV向CMOS芯片CC侧引出。另外，在通过将沿Y方向延伸的1个配线断离而形成面内配线HBLb1及HBLb2时一并形成面内配线HBLb3。因此，通过将面内配线HBLb3利用于接点CV与选择电路16的连接，而可抑制形成用来将接点CV向CMOS芯片CC侧引出的新结构的负担。
此外，选择电路16以从位线BLa及BLb的组选择任一者的方式构成。具体而言，选择电路16包含晶体管Ta及Tb。晶体管Ta具有：晶体管Ta，具有与位线BLa连接的第1端；及控制端，供给信号CPsel。晶体管Tb具有：第1端，与位线BLb连接；第2端，与晶体管Ta的第2端连接；及控制端，供给信号/CPsel。由此，选择电路16可经由位线BLa及BLb而单独控制第1存储器芯片MCa中的区块组10a、与第2存储器芯片MCb中的区块组10b。因此，第1存储器芯片MCa中的字线WL、以及选择栅极线SGS及SGD可分别与第2存储器芯片MCb中的字线WL、以及选择栅极线SGS及SGD共通连接。因此，相比于在芯片间独立控制字线WL、以及选择栅极线SGS及SGD的情况，可更容易地将字线WL、以及选择栅极线SGS及SGD连接于CMOS芯片CC。
2.第2实施方式
接下来对第2实施方式进行说明。
第2实施方式中，在接点CV不形成于区块BLKb内而形成于部件SLTb内的方面与第1实施方式不同。以下，以与第1实施方式不同的构成为主来进行说明。对于与第1实施方式相同的构成，适当省略其说明。
2.1位线的布局
图12是表示第2实施方式的存储器设备的位线的立体布局的一例的图。图12对应于第1实施方式的图4。
多个面内配线HBLa在第1存储器芯片MCa的存储器区域MRa中在X方向上排列。多个面内配线HBLa分别具有以跨越区块组10a的所有区块BLKa的方式沿Y方向延伸的部分。多个面内配线HBLa分别在从Z方向观察与对应的2个区块BLKa之间的区域(即，设置有部件SLTa的区域)重叠的位置连接于对应的面外配线VBLa。面外配线VBLa与面内配线HBLa的连接位置分散配置在存储器区域MRa的多个区域中。图12的例中，示出面外配线VBLa与面内配线HBLa的连接位置分散配置于存储器区域MRa的8个区域的情况。
多个面外配线VBLa分别具有与对应的面内配线HBLa连接的第1端、与选择电路16连接的第2端、及通过第2存储器芯片MCb的存储器区域MRb的中间部分。面外配线VBLa的中间部分从Z方向观察通过对应的2个区块BLKb之间(即，设置有部件SLTb的区域)。
多个面内配线HBLb1在第2存储器芯片MCb的存储器区域MRb中在X方向上排列。多个面内配线HBLb1分别具有以跨越区块组10b中的至少1个区块BLKb的方式沿Y方向延伸的部分。
多个面内配线HBLb2在第2存储器芯片MCb的存储器区域MRb中在X方向上排列。多个面内配线HBLb2分别具有以跨越区块组10b中的至少1个区块BLKb的方式沿Y方向延伸的部分。多个面内配线HBLb2分别与对应的面内配线HBLb1在Y方向上排列。对应的面外配线VBLa的中间部分通过在Y方向上排列的面内配线HBLb1与面内配线HBLb2之间。
多个面外配线VBLb1分别具有与对应的面内配线HBLb1连接的第1端、与选择电路16连接的第2端、及通过CMOS芯片CC内的中间部分。面外配线VBLb1的第2端所连接的晶体管Tb，配置于对应的面外配线VBLa的第2端所连接的晶体管Ta的附近。
多个面外配线VBLb2分别具有与对应的面内配线HBLb2连接的第1端、与对应的面外配线VBLb1的中间部分连接的第2端、及通过CMOS芯片CC内的中间部分。面外配线VBLb2的第2端配置于CMOS芯片CC内。
2.2存储单元阵列的平面布局
图13是表示第2实施方式的存储器设备的存储单元阵列的第2存储器芯片的平面布局的一例的、与图12的区域XIII对应的俯视图。图13对应于第1实施方式的图6。图13中，示出存储器区域MRb中包含区块BLKb＿x的部分及其周边的区域(1≦x≦n-1)。区块BLKb＿x是隔在面外配线VBLa的中间部分沿Z方向通过的2个部件SLTb之间的区块BLKb。在存储器区域MRb中，存储单元阵列10包含积层配线结构LSb、多个部件SLTb及SHEb、多个存储器柱MPb、多个接点Vb、Vab、及CV、以及多个面内配线HBLb1、HBLb2及HBLb3。
第2实施方式中的积层配线结构LSb、多个部件SHEb、多个存储器柱MPb、多个接点Vb、以及多个面内配线HBLb1及HBLb2的结构与第1实施方式的情况相同，因此省略说明。
多个部件SLTb是例如沿XZ面扩展的板状的绝缘体。多个部件SLTb在Y方向上排列。多个部件SLTb分别以在相邻的区块BLKb之间的边界区域中横切存储器区域MRb以及引出区域HR1b及HR2b的方式沿X方向延伸。而且，多个部件SLTb分别将积层配线结构LSb中与字线WL、以及选择栅极线SGD及SGS对应的导电体层分离成在Y方向上排列的2个部分。
在多个部件SLTb分别设置有多个接点CV。图13的例中，示出在隔着区块BLKb＿x的2个部件SLTb分别设置有多个接点CV的情况。1个部件SLTb中的多个接点CV以例如沿X方向相互分开排列的方式配置。多个接点CV分别对应于面外配线VBLa的中间部分。
多个面内配线HBLb3分别以与配置在隔着区块BLKb＿x的2个部件SLTb内的至少1个接点CV重叠的方式配置。图13的例中，示出3个面内配线HBLb3以重叠于1个接点CV的方式配置的情况。与接点CV重叠的多个面内配线HBLb3中的1个面内配线HBLb3与对应的1个接点CV之间，经由接点Vab电连接。
2.3存储器设备的截面结构
图14是表示第2实施方式的存储器设备的截面结构的一例的、沿图13的XIV-XIV线的截面图。图14对应于第1实施方式的图7。以下，以与第2存储器芯片MCb中的面外配线VBLa相关的部分为主来进行说明。
在绝缘体层105的下表面上、以及导电体层117的下表面上，分别设置有绝缘体层200及导电体层220。导电体层220作为第2存储器芯片MCb的第1存储器芯片MCa侧的贴合焊垫BP来使用。导电体层220的下表面与例如绝缘体层200的下表面对齐。导电体层220例如包含铜。
在绝缘体层200的下方隔着绝缘体层201而设置有导电体层211。导电体层211例如形成为在沿XY平面扩展的板状具有开口部的形状。导电体层211作为源极线SL来使用。在绝缘体层201的下表面上中与导电体层211的开口部对应的区域(设置有导电体层220的区域)设置有绝缘体层202。导电体层211的下表面与例如绝缘体层202的下表面对齐。导电体层211例如包含多晶硅。绝缘体层201及202例如包含氧化硅等绝缘体。在导电体层220的下表面上设置有沿Z方向延伸的柱状的导电体221。导电体221不与导电体层211相接而通过绝缘体层202。
在导电体层211及绝缘体层202的下方，设置有包含导电体层212～214的积层配线结构LSb。而且，在积层配线结构LSb的下方，设置有隔着绝缘体层206而在Y方向上排列的3个导电体层215。在Y方向上排列的3个导电体层215例如形成为沿Y方向延伸的线状，且分别作为面内配线HBLb1、HBLb2及HBLb3来使用。部件SLTb将积层配线结构LSb中的导电体层212～214断离。部件SHEb(未图示)将积层配线结构LSb中的导电体层214断离。
存储器柱MPb中的半导体膜的下表面，经由柱状的接点Vb而连接于与面内配线HBLb1对应的1个导电体层215、或与面内配线HBLb2对应的1个导电体层215。图14的例中，示出与面内配线HBLb1连接的存储器柱MPb、与面内配线HBLb2连接的存储器柱MPb、以及在图示的区域中不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb。在图示的区域中不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb中、配置在从Z方向观察与面内配线HBLb1重叠的位置的存储器柱MPb，在未图示的区域中经由对应的接点Vb而连接于该面内配线HBLb1。不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb中、配置在从Z方向观察与面内配线HBLb2重叠的位置的存储器柱MPb，在未图示的区域中经由对应的接点Vb而连接于该面内配线HBLb2。在图示的区域中不与面内配线HBLb1及HBLb2的任一者连接的存储器柱MPb中、配置在从Z方向观察不与面内配线HBLb1及HBLb2的任一者重叠的位置的存储器柱MPb，在未图示的区域中也不与面内配线HBLb1及HBLb2的任一者连接。
接点CV以贯通部件SLTb的方式沿Z方向延伸。接点CV的上端与导电体层212相接。接点CV的下端位于导电体层214与导电体层215之间。接点CV通过覆盖接点CV侧方的绝缘性的间隔件SP来与导电体层212～214电绝缘。接点CV的下表面经由柱状的接点Vab而连接于与面内配线HBLb3对应的1个导电体层215。
在在Y方向上排列的3个导电体层215各自的下表面，设置有沿Z方向延伸的柱状的导电体216。在各导电体216的下表面上设置有导电体层217。在各导电体层217的下表面上，设置有沿Z方向延伸的柱状的导电体218。各导电体218的下表面与例如绝缘体层206的下表面对齐。
在各导电体218的下表面上设置有导电体层219。各导电体层219作为第2存储器芯片MCb的CMOS芯片CC侧的贴合焊垫BP来使用。各导电体层219的下表面与例如绝缘体层207的下表面对齐。
所述构成中，导电体层220、导电体221、接点CV、接点Vab、与面内配线HBLb3对应的导电体层215、以及连接于与面内配线HBLb3对应的导电体层215的导电体216、导电体层217、导电体218、及导电体层219构成面外配线VBLa。
根据以上构成，第1存储器芯片MCa内的面内配线HBLa经由在第2存储器芯片MCb的部件SLTb内沿Z方向延伸的接点CV，与CMOS芯片CC内的对应的选择电路16的晶体管Ta电连接。
2.4第2实施方式的效果
根据第2实施方式，接点CV形成在部件SLTb内。由此，可抑制在积层配线结构LSb内分开形成存储器柱MPb与接点CV，并且可发挥与第1实施方式相同的效果。
3.变化例等
另外，所述第1实施方式及第2实施方式可应用各种变化。
例如，所述第1实施方式中，对部件SLTa及SLTb内埋入有绝缘体的情况进行了说明，但并不限定于此。例如，部件SLTa及SLTb也可具有与源极线SL相接的导电体的侧面被绝缘体覆盖的结构。由此，能够经由部件SLTa及SLTb中的导电体而对源极线SL供给电压。
与所述第1实施方式相关的变化，也能够同样地应用于第2实施方式。另外，在对第2实施方式应用该变化的情况下，部件SLTa及SLTb中的与源极线SL相接的导电体需要与接点CV电绝缘。
对本实用新型的几个实施方式进行了说明，但这些实施方式是作为示例来提出的，并未意图限定实用新型的范围。这些新颖的实施方式能够以其它各种方式来实施，可在不脱离实用新型主旨的范围进行各种省略、替换、变更。这些实施方式及其变化包含在实用新型的范围及主旨中，并包含在权利要求书中所述的实用新型及其同等范围内。

Claims (15)

1.一种存储器设备，具备：
衬底；
多个第1导电体层，在第1方向上相互分开排列；
第2导电体层及第3导电体层，在所述衬底与所述多个第1导电体层之间分别沿与所述第1方向交叉的第2方向延伸，且在所述第2方向上相互分开排列；
多个第4导电体层，相对于所述多个第1导电体层而在所述衬底的相反侧在所述第1方向上相互分开排列；
第5导电体层，在所述多个第1导电体层与所述多个第4导电体层之间沿所述第2方向延伸；
第1存储器柱，沿所述第1方向延伸且与所述多个第1导电体层交叉，连接于所述第2导电体层或所述第3导电体层；
第2存储器柱，沿所述第1方向延伸且与所述多个第4导电体层交叉，连接于所述第5导电体层；及
第1配线，连接所述第5导电体层与所述衬底之间；且
所述第1配线包含接点，该接点在所述第2导电体层与所述第3导电体层之间沿所述第1方向延伸且与所述多个第1导电体层交叉。
2.根据权利要求1所述的存储器设备，其还具备第1部件及第2部件，该第1部件及第2部件分别将所述多个第1导电体层断离，
所述接点设置在所述第1部件与所述第2部件之间。
3.根据权利要求1所述的存储器设备，其中所述接点在所述第1方向上观察时与所述第2存储器柱重叠。
4.根据权利要求1所述的存储器设备，其还具备第1部件，该第1部件将所述多个第1导电体层断离，
所述接点与所述第1部件重叠。
5.根据权利要求4所述的存储器设备，其中所述接点在所述第1方向上观察时与所述第2存储器柱错开。
6.根据权利要求1所述的存储器设备，其还具备：
第1芯片，包含所述衬底；
第2芯片，包含所述多个第1导电体层、所述第2导电体层、所述第3导电体层、及所述接点；及
第3芯片，包含所述多个第4导电体层、及所述第5导电体层。
7.根据权利要求1所述的存储器设备，其还具备第6导电体层，该第6导电体层沿所述第2方向延伸，在所述第2导电体层与所述第3导电体层之间与所述第2导电体层及所述第3导电体层在所述第2方向上排列。
8.根据权利要求7所述的存储器设备，其中所述第6导电体层连接所述接点与所述衬底之间。
9.根据权利要求7所述的存储器设备，其中所述接点在所述第1方向上观察时与所述第6导电体层重叠。
10.根据权利要求7所述的存储器设备，其中所述接点在所述第1方向上观察时与所述第5导电体层重叠。
11.根据权利要求7所述的存储器设备，其中所述第5导电体层在所述第1方向上观察时与所述第2导电体层、所述第3导电体层及所述第6导电体层重叠。
12.根据权利要求1所述的存储器设备，其还具备第2配线，该第2配线将所述第2导电体层及所述第3导电体层相对于所述衬底并联连接。
13.根据权利要求12所述的存储器设备，其还具备：
第1晶体管，设置在所述衬底，具有与所述第1配线连接的第1端；及
第2晶体管，设置在所述衬底，具有与所述第2配线连接的第1端、及与所述第1晶体管的第2端连接的第2端。
14.根据权利要求13所述的存储器设备，其还具备：
第7导电体层，与所述第2导电体层在与所述第1方向及所述第2方向交叉的第3方向上排列，且沿所述第2方向延伸；
第8导电体层，与所述第3导电体层在所述第3方向上排列，且沿所述第2方向延伸，与所述第7导电体层在所述第2方向上排列；
第9导电体层，与所述第5导电体层在所述第3方向上排列，且沿所述第2方向延伸；
第3配线，连接所述第9导电体层与所述衬底之间；
第4配线，将所述第7导电体层及所述第8导电体层相对于所述衬底并联连接；
第3晶体管，设置在所述衬底，具有与所述第3配线连接的第1端；及
第4晶体管，设置在所述衬底，具有与所述第4配线连接的第1端、及与所述第3晶体管的第2端连接的第2端；且
所述第1晶体管及所述第2晶体管、与所述第3晶体管及所述第4晶体管设置在所述衬底的相互分开的区域。
15.根据权利要求1所述的存储器设备，其中所述多个第1导电体层分别连接于所述多个第4导电体层。
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