CN218099930U - 线性图像传感器及光刻掩膜版 - Google Patents

Abstract

本实用新型公开了一种线性图像传感器及光刻掩膜版，线性图像传感器包括第一芯片区以及第二芯片区，第一芯片区和第二芯片区在第一预设方向上依次排列，且第一芯片区的电路排布与第二芯片区内的电路排布相同；芯片还包括多个像素以及沿第二预设方向延伸的导电线路，第一芯片区和第二芯片区内均设有像素，第一芯片区和第二芯片区内的像素与导电线路电性连接，第二预设方向与第一预设方向具有夹角。通过将线性图像传感器在第一预设方向上分为电路排布相同的第一芯片区和第二芯片区，而且与像素连接的导电线路均沿第二预设方向延伸，从而减少线性图像传感器在第一预设方向上排布的线路，以减小线性图像传感器在第一预设方向上拼接的难度。

Description

线性图像传感器及光刻掩膜版

技术领域

本实用新型涉及芯片技术领域，特别是涉及一种线性图像传感器及光刻掩膜版。

背景技术

芯片的种类多种多样，例如处理器、图像传感器等，不管什么样的芯片，都会经过曝光多次显影处理。在图像传感器中，线性CMOS图像传感器较为特殊，线性CMOS图像传感器为“带”状的线性图像传感器，横向一般包含 2K、4K、8K、16K个像素单元，而纵向却只有几个或几十个像素。

线性CMOS图像传感器在工业检测、条码扫描、扫描仪、机器视觉等领域有着广泛的应用，例如，线性CMOS图像传感器适合应用于复印机扫描元件、图像扫描仪、条码扫描器、用于视觉检查的线扫描相机(胶卷、印刷品、布等)、谷物筛选机以及银行终端的纸币识别***等。

随着市场应用需求对线性CMOS图像传感器分辨率、满阱容量以及感光等性能要求的提高，线性CMOS图像传感器的尺寸越做越大，像素尺寸以及间距越做越小，但做小像素尺寸和像素间距会使得满阱容量和感光等性能下降，在很多应用场景下这是无法接受的。虽然，同时使用多个线性CMOS图像传感器进行图像拼接可以在满足基本工作需求的情况下保证满阱容量和感光等性能，但线性CMOS图像传感器数量的提升必然会带来成本的线性增长，因此，将线性CMOS图像传感器的尺寸做大逐渐成为主流。大尺寸的线性 CMOS图像传感器导致线性CMOS图像传感器的横向尺寸过长，甚至超过当前光刻设备中光刻掩模板的最大尺寸。由于光刻掩膜版尺寸的限制，线性 CMOS图像传感器的尺寸也逐渐达到了上限，因此，如何制作大尺寸线性CMOS图像传感器成为现在的难题。

实用新型内容

为了克服现有技术中存在的缺点和不足，本实用新型的目的在于提供一种线性图像传感器及光刻掩膜版，以解决现有技术中大尺寸线性图像传感器拼接难度较大的问题。

本实用新型的目的通过下述技术方案实现：

本实用新型提供一种线性图像传感器，包括：

第一芯片区以及第二芯片区，所述第一芯片区和所述第二芯片区在所述第一预设方向上依次排列，且所述第一芯片区的电路排布与所述第二芯片区内的电路排布相同；

所述线性图像传感器还包括多个像素以及沿所述第二预设方向延伸的导电线路，所述第一芯片区和所述第二芯片区内均设有所述像素，所述第一芯片区和所述第二芯片区内的所述像素与所述导电线路电性连接，所述第二预设方向与所述第一预设方向具有夹角。

进一步地，所述第一芯片区及各所述第二芯片区均包括：像素阵列区及若干个控制电路区，且所述像素阵列区及若干个所述控制电路区沿所述第二预设方向排布。

进一步地，所述像素阵列区包括行遮光像素区，所述行遮光像素区设置在所述像素阵列区一侧区域且包括至少一行所述像素。

进一步地，各所述控制电路区设置在所述像素阵列区的同一侧，所述遮光像素区位于所述像素阵列区远离所述控制电路区的一侧。

进一步地，所述控制电路区包括信号控制电路区以及读出量化电路区，所述信号控制电路区与所述读出量化电路区沿所述第二预设方向排布。

进一步地，所述导电线路包括相互平行的信号控制线路和数据传输线路，所述数据传输线路和所述信号控制线路均与所述像素电性连接。

进一步地，各所述像素对应的所述数据传输线路位于所述像素的相同一侧；和/或，各所述像素对应的所述信号控制线路位于所述像素的相同一侧。

进一步地，对应所述第一芯片区和所述第二芯片区内的所述像素在所述第二预设方向上相互对齐；和/或，所述线性图像传感器包括沿所述第一预设方向延伸的控制电路模块，各芯片区对应的控制电路模块单元构成所述控制电路模块，且相同类型的所述控制电路模块单元位于同一层；和/或，所述第二预设方向与所述第一预设方向相互垂直。

进一步地，所述线性图像传感器还包括第三芯片区至第N芯片区，N为大于或等于3的整数，所述第一芯片区至所述第N芯片区沿所述第一预设方向排布。

进一步地，所述第三芯片区至所述第N芯片区中的至少一个芯片区与所述第一芯片区及所述第二芯片区基于不同的掩膜版制备。

进一步地，所述第一芯片区、所述第二芯片区、所述第三芯片区以及至所述第N芯片区均包括：像素阵列区及若干个控制电路区，且所述像素阵列区及若干个所述控制电路区沿所述第二预设方向排布；所述第一芯片区和/或所述第N芯片区包括列遮光像素区，所述列遮光像素区设置在所述像素阵列区一侧区域且包括至少一列所述像素。

本申请还提供一种光刻掩膜版，适于如上所述的线性图像传感器的制作，所述光刻掩膜版包括第一掩膜版至第N掩膜版中的至少一者，所述第一掩膜版至所述第N掩膜版用于对应制作第一芯片区至第N芯片区。

进一步地，所述光刻掩膜版包括器件图形区域以及对准图案区域，其中，所述对准图案区域内设有第一对位标记图案、第二对位标记图案、第三对位标记图案及第四对位标记图案中的至少一者。

本实用新型有益效果在于：通过将线性图像传感器在第一预设方向上分为电路排布相同的第一芯片区和第二芯片区，而且与像素连接的导电线路均沿第二预设方向延伸，从而减少线性图像传感器在第一预设方向上排布的线路，以减小线性图像传感器在第一预设方向上拼接的难度。

附图说明

图1是本实用新型实施例一中线性图像传感器的电路布局示意图之一；

图2是本实用新型实施例一中线性图像传感器的电路布局示意图之二；

图3是本实用新型实施例一中线性图像传感器的结构示意图；

图4a-4d是本实用新型实施例一中线性图像传感器的制作方法的截面结构示意图；

图5是本实用新型实施例一中掩膜版的平面结构示意图；

图6a-6c是本实用新型实施例一中线性图像传感器的制作方法的平面结构示意图；

图7是图6c中A处的放大结构示意图；

图8是本实用新型另一实施例中掩膜版的平面结构示意图；

图9a-9d是本实用新型实施例二中线性图像传感器的制作方法的截面结构示意图；

图10是本实用新型实施例二中半导体基底的平面结构示意图；

图11是图10中B处的放大结构示意图；

图12是本实用新型实施例三中线性图像传感器的平面结构示意图；

图13是本实用新型实施例三中半导体基底的平面结构示意图。

具体实施方式

为更进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本实用新型提出的线性图像传感器及光刻掩膜版的具体实施方式、结构、特征及其功效，详细说明如下：

[实施例一]

图1是本实用新型实施例一中线性图像传感器的电路布局示意图之一。图2是本实用新型实施例一中线性图像传感器的电路布局示意图之二。图3 是本实用新型实施例一中线性图像传感器的结构示意图。

如图1至图3所示，本实用新型实施例一提供的一种线性图像传感器10，包括：第一芯片区10a以及第二芯片区10b，第一芯片区10a和第二芯片区 10b在第一预设方向上依次排列，且第一芯片区10a的电路排布与第二芯片区 10b内的电路排布相同，即第一芯片区10a和第二芯片区10b内的像素排布和导线分布均相同；

线性图像传感器10包括多个像素11以及沿第二预设方向延伸的导电线路，第一芯片区10a和第二芯片区10b内均设有像素11，第一芯片区10a和第二芯片区10b内的像素11与导电线路电性连接，第二预设方向与第一预设方向具有夹角。本实施例中，第二预设方向与第一预设方向相互垂直，例如，第一预设方向为左右方向，第二预设方向为上下方向。需要说明的是，像素 11可以代表一个感光区域单元，其可以是由一个感光元件(如光电二极管PD) 及对应的像素电路构成，也可以是由两个及以上的感光元件共享以及对应的像素电路构成。另外，导电线路包括将像素中需要电性引出节点进行引出的线路，还可以包括像素中需要向对应晶体管施加控制信号的线路，当然，也可以包括现有技术图像传感器中需要连接布线的导电线路。在一示例中，存在沿着第二预设方向排布的给像素中MOS管施加栅极信号的导电线路。

本实施例中，如图1和图2所示，线性图像传感器10由第一芯片区10a 和第二芯片区10b拼接形成，每个芯片区包含m×n的像素阵列、xdec(控制信号产生电路模块)和ADC(模数转换模块)等可重复电路，每个芯片区内器件和走线完全相同。考虑到光刻掩膜版尺寸和芯片区拼接难度，在一示例中， m一般选取2K或4K，对于n的取值现阶段市场主流的线性图像传感器一般为4线、8线和16线。其中，xdec模块用于产生像素阵列复位、曝光和读出的控制信号等，在一示例中，可以将xdec模块放置在像素阵列区上方，有利于芯片区的拼接，还可以避免xdec模块的数字控制线横向穿过像素，减小横向线路串扰及易于延迟等。ADC用于量化像素输出信号，如复位信号Vrst 信号和图像信号Vsig信号，完成A/D转换。在一示例中，ADC小于或等于芯片区宽度(pixel pitch)，以便给ADC控制电路和走线设计预留空间。

本实施例中，第一芯片区10a及第二芯片区10b均包括：像素阵列区及若干个控制电路区，且像素阵列区及若干个控制电路区沿第二预设方向排布，即当第一预设方向与第二预设方向垂直时，像素阵列区及若干个控制电路区沿上下方向排布。其中，控制电路区包含xdec模块、ADC，还可以是现有图像传感器中的其他的必要电路，而像素阵列区内设有多个像素11以及将像素 11与xdec模块和ADC连接的导电线路。

如图2所示，像素阵列区包括遮光像素区14，遮光像素区14设置在像素阵列区一侧区域且包括至少一行像素。如果线性图像传感器10只采用一套光刻掩膜版进行平移拼接，无法实现BLC列(黑电平校正，black level correction)，因此，只能改为BLC行。将像素阵列区下方一行像素11进行遮黑处理，一行灰黑色像素11即为BLC行，BLC行同样可以用于消除CIS暗电流的影响。在一示例中，线性图像传感器10，同时量化全部像素11，因此， BLC行需要占据一套读出电路，线性图像传感器10由最大支持n线读出变为最大支持n-1线读出。在另一示例中，在像素阵列区两侧放置BLC列，可以通过增加光刻掩膜版的种类实现，即需要增加带有BLC列的光刻掩膜版，这样就可以用两套或者三套mask拼接出带有BLC列的线性图像传感器10。进一步示例中，BLC列在最终拼接完成的芯片中最左侧和最右侧均设置，当然，也可以设置在最左侧和最右侧中的任意一侧，可以依据实际需求进行布置。

进一步地，各控制电路区设置在像素阵列区的同一侧，遮光像素区14位于像素阵列区远离控制电路区的一侧。本实施例中，各控制电路区均设置在像素阵列区的上侧，遮光像素区14位于像素阵列区的下侧。

本实施例中，控制电路区包括信号控制电路区121以及读出量化电路区 122，信号控制电路区121与读出量化电路区122沿第二预设方向排布。其中，信号控制电路区121包括xdec模块，读出量化电路区122包括多个ADC模块，进一步示例中，读出量化电路区122包括与像素11一一对应的ADC模块。

本实施例中，导电线路包括信号控制线路131和数据传输线路132，数据传输线路132和信号控制线路131均与像素11电性连接。具体地，像素11 通过信号控制线路131与信号控制电路区121内的xdec模块连接，像素11 通过数据传输线路132与读出量化电路区122内的ADC模块连接。在一示例中，与一列像素11对应的多条信号控制线路131之间相互平行；与一列像素 11对应的多条数据传输线路132之间相互平行。

进一步地，各像素11对应的数据传输线路132位于像素11的相同一侧；和/或，各像素11对应的信号控制线路131位于像素11的相同一侧。参见图 1和图2中的布置。其中，信号控制线路131和数据传输线路132均沿着第二预设方向延伸，从而减少线性图像传感器10在第一预设方向上的线路。

本实施例中，对应第一芯片区10a和第二芯片区10b内的像素11在第二预设方向上相互对齐，即第一芯片区10a和第二芯片区10b在上下方向相互对齐。

进一步地，线性图像传感器10包括沿第一预设方向延伸的控制电路模块，控制电路模块位于控制电路区内，各芯片区(第一芯片区10a、第二芯片区10b)对应的控制电路模块单元构成控制电路模块，且相同类型的控制电路模块单元位于同一层，从而便于线性图像传感器10的制作。也就是说，该实施例中，各个芯片区的各个控制电路区在第二预设方向上对齐。

图4a-4d是本实用新型实施例一中线性图像传感器的制作方法的截面结构示意图。图5是本实用新型实施例一中掩膜版的平面结构示意图。图6a-6c 是本实用新型实施例一中线性图像传感器的制作方法的平面结构示意图。图 7是图6c中A处的放大结构示意图。如图4a-图7所示，本实施例中提供的一种线性图像传感器的制作方法，包括：

如图4a所示，提供半导体基底。在一示例中，半导体基底包括：半导体衬底100及形成在半导体衬底100上的刻蚀掩膜层200。当然，在其他实施例中，半导体基底还可以是适于后续步骤的本领域常用的任意基底结构，可以是器件制备过程中的中间结构叠层。

本实施例中，刻蚀掩膜层200可以为光刻胶，例如为负性光刻胶。当然，光刻胶也可以为正性光刻胶。半导体衬底100为晶圆。在其他实施例中，刻蚀掩膜层200也可以采用其他用于阻挡刻蚀的材料。

如图4b、图5以及图6a所示，提供第一掩膜版300，以第一掩膜版为遮挡对半导体基底进行第一次曝光，第一次曝光的区域对应为第一区域110a(图 6a)。其中，第一掩膜版300上具有透光区和非透光区，由透光区和非透光区共同形成曝光的图案，曝光后的图案与线性图像传感器10上的电路图案相对应。具体地，利用第一掩膜版和步进扫描式光刻机对刻蚀掩膜层200进行第一次曝光，如图4b和图6a所示，第一次曝光后，刻蚀掩膜层200在第一区域110a形成与线性图像传感器10中的部分电路相对应的图案，可以理解的是，该图案需要对刻蚀掩膜层200进行显影后才能显现出来。图4b并非示意的掩膜版的具体图形，其具体图形可以依据实际电路设计等进行布置。

如图4c和图6b所示，将半导体基底在第一预设方向上相对第一掩膜版 300移动第一预设距离。其中，第一预设方向与线性图像传感器10需要进行拼接的方向相同。具体地，在一示例中，完成第一次曝光后，半导体基底由工作台承载步进第一预设距离至下一次曝光场位置。

进一步地，提供第二掩膜版300，基于移动第一预设距离后，以第二掩膜版为遮挡对半导体基底进行第二次曝光，第二次曝光的区域对应为第二区域110b(图4c和图6b)。可以理解的，图示的示例中，第二掩膜版与第一掩膜版采用相同的掩膜版制备，为了清楚展示该示例的构思，二者均以标号300 示出，表示采用了同一块掩膜版。

具体地，利用第二掩膜版和步进扫描式光刻机对刻蚀掩膜层200进行第二次曝光，第二次曝光后，刻蚀掩膜层200在第二区域110b形成与线性图像传感器10中的部分电路相对应的图案。可以理解地是，曝光区域的大小与对应掩膜版的大小相同，或者也可以略小于对应掩膜版的大小，从而保证刻蚀掩膜层200的其他区域不会被曝光而失效。

基于第一次曝光及第二次曝光完成对半导体基底中一个芯片区域110的曝光，一个芯片区域110包括第一区域110a以及第二区域110b。本实施例中，芯片区域110由两次曝光拼接形成，即一个线性图像传感器10的图案只需通过一次光刻拼接形成。每个芯片区域110对应一个线性图像传感器10。在一示例中，如图6b所示，每个芯片中的区域(如第一区域110a、第二区域110b) 对应有三个纵向排列的器件分布区块，即由两次曝光拼接后，对应形成三个纵向排列的器件分布区块。当然，在其他实施例中，一个芯片区域110也可以由两次以上的曝光拼接形成，即一个芯片区域110除了包括第一区域110a 和第二区域110b以外，还可以包括第三区域、第四区域等更多的区域，可以参考图12和图13。

如图3所示，本实施例中，线性图像传感器10包括第一芯片区10a和第二芯片区10b，第一芯片区10a和第二芯片区10b在第一预设方向上依次排列。其中，第一芯片区10a对应第一区域110a，第二芯片区10b对应第二区域110b。当然，根据线性图像传感器10的长度不同，可以将线性图像传感器10分为更多的芯片区，以通过更多次曝光拼接形成，从而使得线性图像传感器10的尺寸不会受到掩膜版大小的限制。

如图6c所示，将半导体基底在第二预设方向上相对对应的掩膜版至少一次移动预设间隔距离，并至少重复第一次曝光和第二次曝光的步骤，以完成对另外至少一个芯片区域110的曝光；重复进行上述步骤，直到完成对半导体基底上所有芯片区域110的曝光。可以理解的是，每个半导体基底上设计有多个芯片区域110(图6c中具有六个芯片区域110)，通过第一次曝光和第二次曝光形成一个芯片区域110，在一个芯片区域110曝光完成后，需要将掩膜版300移动至下一个需要曝光的芯片区域110，并对至下一个芯片区域110 重复第一次曝光和第二次曝光的步骤，以此类推，直到将整个半导体基底上的芯片区域110曝光完成。其中，第二预设方向是根据晶圆上设计的芯片区域110的位置来设定。例如，可以是芯片区域①移至芯片区域②的方向，图中箭头m的方向；还可以是芯片区域②移至芯片区域③的方向，图中箭头n 的方向；还可以是芯片区域②移至芯片区域④的方向，图中箭头y的方向，其中，该示例中，芯片区域①、芯片区域②、芯片区域③以及芯片区域④是根据从上至下、从左至右依次标序的，箭头m的方向与第一预设方向成一定夹角，箭头n的方向与第一预设方向一致，箭头y的方向与第一预设方向垂直。在一示例中，将半导体基底在第二预设方向上相对对应的掩膜版移动一个预设间隔距离，以作为相邻的芯片区域之间的切割道。

如图4d所示，在完成对半导体基底上所有芯片区域110的曝光后，对刻蚀掩膜层200进行显影处理。本实施例中，刻蚀掩膜层200采用负性光刻胶，所以在对刻蚀掩膜层200进行显影处理后，在被光照区域的负性光刻胶保留，而未被光照区域的负性光刻胶去除。在形成图案化的刻蚀掩膜层200后，再对半导体衬底100进行下一步工艺处理，例如，干蚀刻、湿蚀刻、氧化等。

本实施例中，第一掩膜版和第二掩膜版为同一掩膜版，即两次曝光的图案相同，从而在每次曝光时，不用更换不同图案的掩膜版300，只需要平移半导体基底至下一次曝光区域即可。进一步示例中，可以对线性图像传感器 10的电路进行排布设计，使得第一芯片区10a和第二芯片区10b的电路图案相同。当然，在其他实施例中，第一掩膜版和第二掩膜版也可以为不同掩膜版，即第一掩膜版和第二掩膜版上的图案不相同。

优选地，第一预设距离小于或等于第一掩膜版在第一预设方向上的长度，即保证第一区域110a和第二区域110b的边缘相互对齐或部分重叠，从而有利于提高下一次曝光的图案与上一次曝光的图案的拼接效果，可以有利于适用第一芯片区10a和第二芯片区10b之间的电路需要导电连接的线性图像传感器10。当然，在其他实施例中，第一芯片区10a和第二芯片区10b之间的电路不需要导电连接时，第一预设距离可以大于第一掩膜版在第一预设方向上的长度，但是需要控制第一区域110a和第二区域110b之间的间距，以保证在第一预设方向上相邻两个像素之间的间距相同。

本实施例中，各掩膜版在第一预设方向上的两端分别设有第一对位标记图案310以及与第一对位标记图案310配合的第二位标记图案320，如图5 所示，第一对位标记图案310和第二位标记图案320例如为OVL box。通过掩膜版为遮挡对半导体基底进行曝光时，半导体基底上会形成与第一对位标记图案310对应的第一对位标记210以及与第二位标记图案320的第二对位标记220。具体地，半导体基底的刻蚀掩膜层200上会形成与第一对位标记图案310对应的第一对位标记210以及与第二位标记图案320对应的第二对位标记220，第一对位标记210和第二对位标记220用于后续检测曝光位置的参考，即检测第一对位标记210和第二对位标记220的位置关系，即可确定曝光位置，从而可以基于相互配合的对标标记实现理想的拼接。

进一步地，该制作方法还包括：基于对第一对位标记210和第二对位标记220的测量，以对第一次曝光的位置和第二次曝光的位置进行检测。具体地，对刻蚀掩膜层200进行曝光时，第一区域110a和第二区域110b内均会形成第一对位标记210和第二对位标记220，曝光完成后，对刻蚀掩膜层200 进行显影处理，使得所有的第一对位标记210和第二对位标记220显现出来，然后将显影后的半导体基底转移至OVL量测机台进行量测。在一可选示例中，如果拼接成功则直接进行后续工艺步骤，如果测量显示拼接不成功，则可以去除光刻掩膜层(如光刻胶层)，重新进行曝光，当检测拼接成功后再进行后续的刻蚀步骤，从而可以无需浪费多余步骤，可以基于光刻胶层实现拼接的检测。当然，在其他示例中，也可以对位标记制作在切割道对应的位置，基于该位置的对位标记进行检测，位于切割道的标记不影响器件的制备。

在一示例中，在完成对所述半导体基底上所有所述芯片区域的曝光后，对所述刻蚀掩膜层进行显影处理。即，整个晶圆曝光完毕后，将会对该晶圆进行显影，显影之后，晶圆将被转移至OVL量测机台进行量测。进一步示例中，还可以同时进行其他现有技术中涉及的对准标记的测量。

优选地，半导体基底在第一预设方向上相对第二掩膜版300移动的第一预设距离等于掩膜版300上第一对位标记图案310和第二位标记图案320的中心点之间的间距。从而在两次曝光后，第一区域110a内的第二对位标记220 与第二区域110b内的第一对位标记210的中心点相互对齐，从而便于量测。如果第一次曝光和第二次曝光的测量位置与预设曝光位置相同，则表示两次曝光的拼接成功。

本实施例中，第一对位标记图案310呈块状，第二位标记图案320呈环状，第一位标记图案310的外缘尺寸小于第二对位标记图案320的外缘尺寸。当然，在其他实施例中，也可以是第一对位标记图案310呈环状，第二位标记图案320呈块状，第二位标记图案320的外缘尺寸小于第一对位标记图案 310的内缘尺寸。通过将第一对位标记图案310和第二位标记图案320其中之一设置呈块状，其中另一设置呈环状，从而便于后续对曝光拼接是否成功的检测。至于是第一对位标记图案310呈环状，还是的第二位标记图案320 呈环状，需要根据采用光刻胶的正负性来进行选择。当然，在其他实施例中，第一对位标记图案310和第二位标记图案320也可以为其他的图案，只要后续能够检测出实际的曝光位置即可。

如图5和图7所示，第一对位标记图案310呈块状，第二位标记图案320 呈环状。如果图5中的a1等于第一对位标记图案310和第二位标记图案320 的宽度差的一半，b1等于第一对位标记图案310和第二位标记图案320的长度差的一半，则两次曝光的拼接成功。当然，可依据对位标记的设计形成拼接成功的标准。而图中c表示两个芯片区域110之间两个对位标记的间隙。

进一步地，如图5所示，每个掩膜版(如第一掩膜版300)还包括在第一预设方向上的两端分别设有第三对位标记图案330以及与第三对位标记图案330配合的第四对位标记图案340，且第一对位标记图案310和第二对位标记图案320的第一连线与第三对位标记图案330和第四对位标记图案340 的第二连线之间具有间距。例如，第一对位标记图案310和第二对位标记图案320位于掩膜版300的上边缘，第三对位标记图案330和第四对位标记图案340的下边缘。优选地，第一对位标记图案310和第三对位标记图案330 的图案相同，只是在掩膜版300上的位置不同；第二对位标记图案320和第四对位标记图案340的图案相同，只是在掩膜版300上的位置不同。通过在掩膜版300的上下边缘均设置对位标记图案，从而便于后续对实际曝光位置的检测。当然，其他示例中，也可以进行其他图案及位置的标记的设计。

进一步地，第一对位标记图案310、第二位标记图案320、第三对位标记图案330、第四对位标记图案340设于对应掩膜版300的顶角处，如可以对应位于芯片切割道区域，当对晶圆进行切割时，可以将半导体衬底100上的对位标记切割掉，使得线性图像传感器10的边缘没有对位标记。

[实施例二]

图9a-9d是本实用新型实施例二中线性图像传感器的制作方法的截面结构示意图。图10是本实用新型实施例二中半导体基底的平面结构示意图。图 11是图10中B处的放大结构示意图。如图9a-图11所示，本实用新型实施例二提供的线性图像传感器的制作方法与实施例一(图3至图7)中的线性图像传感器的制作方法基本相同，不同之处在于，在本实施例中：

如图9a所示，提供半导体基底。半导体基底包括：半导体衬底100及形成在半导体衬底100上的刻蚀掩膜层200。本实施例中，刻蚀掩膜层200采用正性光刻胶。

如图9b所示，提供第一掩膜版300，以第一掩膜版为遮挡对半导体基底进行第一次曝光，第一次曝光的区域对应为第一区域110a。本实施例中，由于刻蚀掩膜层200采用正性光刻胶，第一对位标记图案310呈环状，第二位标记图案320呈块状，第二位标记图案320的外缘尺寸小于第一对位标记图案310的内缘尺寸。

如图9c所示，将半导体基底在第一预设方向上相对第一掩膜版300移动第一预设距离。其中，第一预设方向与线性图像传感器10需要进行拼接的方向相同。具体地，完成第一次曝光后，半导体基底由工作台承载步进第一预设距离至下一次曝光场位置。

进一步地，提供第二掩膜版，基于移动第一预设距离后，以第二掩膜版为遮挡对半导体基底进行第二次曝光，第二次曝光的区域对应为第二区域 110b。具体地，利用第二掩膜版和步进扫描式光刻机对刻蚀掩膜层200进行第二次曝光，第二次曝光后，刻蚀掩膜层200在第二区域110b形成与线性图像传感器10中的部分电路相对应的图案。可以理解地是，曝光区域的大小与对应掩膜版的大小相同，或者也可以略小于对应掩膜版的大小，从而保证刻蚀掩膜层200的其他区域不会被曝光而失效。

基于第一次曝光及第二次曝光完成对半导体基底中一个芯片区域110的曝光，一个芯片区域110包括第一区域110a以及第二区域110b。

如图10所示，将半导体基底在第二预设方向上相对掩膜版至少一次移动预设间隔距离，并重复第一次曝光和第二次曝光的步骤，以完成对另外至少一个芯片区域110的曝光；重复进行上述步骤，直到完成对半导体基底上所有芯片区域110的曝光，图8中具有六个芯片区域110，即第一次曝光和第二次曝光需要重复曝光6次，以将半导体基底上所有芯片区域110的曝光完成。

如图9d所示，在完成对半导体基底上所有芯片区域110的曝光后，对刻蚀掩膜层200进行显影处理。本实施例中，刻蚀掩膜层200采用正性光刻胶，所以在对刻蚀掩膜层200进行显影处理后，在被光照区域的正性光刻胶去除，而未被光照区域的正性光刻胶保留。在形成图案化的刻蚀掩膜层200后，再对半导体衬底100进行下一步工艺处理，例如，干蚀刻、湿蚀刻、氧化等。

如图11所示，第一对位标记图案310呈环状，第二位标记图案320呈块状。如果图11中的a1等于第一对位标记图案310的内缘和第二位标记图案320的外缘的宽度差的一半，b1等于第一对位标记图案310的内缘和第二位标记图案320的外缘的长度差的一半，则两次曝光的拼接成功。而图中c表示两个芯片区域110之间两个对位标记的间隙。

本领域的技术人员应当理解的是，本实施例的其余结构以及工作原理均与实施例一相同，这里不再赘述。

[实施例三]

图12是本实用新型实施例三中线性图像传感器的平面结构示意图。图 13是本实用新型实施例三中半导体基底的平面结构示意图。如图12和图13 所示，本实用新型实施例三提供的线性图像传感器10及制作方法与实施例一 (图1至图7)以及实施例二(图9a至图11)中的线性图像传感器10及制作方法基本相同，不同之处在于，在本实施例中：

线性图像传感器10还包括第三芯片区10c至第N芯片区，N为大于或等于3的整数，第一芯片区10a至第N芯片区沿第一预设方向排布。本实施例中，N等于4，即掩膜版300包括第一掩膜版、第二掩膜版、第三掩膜版以及第四掩膜版，而一个芯片区域110包括第一区域110a、第二区域110b、第三区域110c以及第四区域110d，第一掩膜版、第二掩膜版、第三掩膜版以及第四掩膜版依次曝光后分别形成第一区域110a、第二区域110b、第三区域110c 以及第四区域110d，如图12所示。

进一步地，第三芯片区10c至第N芯片区中的至少一个芯片区与第一芯片区10a及第二芯片区10b基于不同的掩膜版制备。可以用于实现不同功能。本实施例中，所有芯片区均采用同一掩膜版制备完成。

进一步地，第一芯片区10a和/或第N芯片区包括列遮光像素区(图未示)，列遮光像素区设置在像素阵列区一侧区域且包括至少一列像素。

如图12和图13所示，本实施例中还提供一种线性图像传感器的制作方法，包括：

提供半导体基底。具体地，半导体基底包括：半导体衬底100及形成在半导体衬底100上的刻蚀掩膜层200。

提供第一掩膜版300，以第一掩膜版为遮挡对半导体基底进行第一次曝光，第一次曝光的区域对应为第一区域110a。

将半导体基底在第一预设方向上相对第一掩膜版移动第一预设距离。

提供第二掩膜版，基于移动第一预设距离后，以第二掩膜版为遮挡对半导体基底进行第二次曝光，第二次曝光的区域对应为第二区域110b。

进行第二次曝光后还包括步骤：将半导体基底在第一预设方向上相对第二掩膜版移动第二预设距离；

连续提供至第N掩膜版，即包括N个掩膜版，并对应连续将所述半导体基底在第一预设方向上相对第N-1掩膜版移动第N-1预设距离，基于连续移动第N-1预设距离，并以第N掩膜版为遮挡对半导体基底的刻蚀掩膜层200 进行第N次曝光，第N次曝光的区域对应为第N区域，其中，N为大于或等于3的整数；

基于第一次曝光至第N次曝光完成对半导体基底中一个芯片区域110的曝光，一个芯片区域110包括第一区域110a至第N区域。

本实施例中，N等于4，即包括第一掩膜版、第二掩膜版、第三掩膜版以及第四掩膜版，而一个芯片区域110包括第一区域110a、第二区域110b、第三区域110c以及第四区域110d，第一掩膜版、第二掩膜版、第三掩膜版以及第四掩膜版依次曝光后分别形成第一区域110a、第二区域110b、第三区域 110c以及第四区域110d，如图12所示。

如图12所述，由本实施例制作的线性图像传感器10包括第一芯片区10a、第二芯片区10b、第三芯片区10c以及第四芯片区10d，第一芯片区10a、第二芯片区10b、第三芯片区10c以及第四芯片区10d在第一预设方向上依次排列。其中，第一芯片区10a对应第一区域110a，第二芯片区10b对应第二区域110b，第三芯片区10c对应第三区域110c，第四芯片区10d对应第四区域 110d。

进一步地，第一掩膜版至第N掩膜版均为同一掩膜版。本实施例中，第一掩膜版、第二掩膜版、第三掩膜版以及第四掩膜版均为同一掩膜版，第一掩膜版、第二掩膜版、第三掩膜版以及第四掩膜版上的图案相同。

优选地，半导体基底在第一预设方向上移动的第一预设距离至第N-1预设距离均相同，且均小于或等于掩膜版在第一预设方向上的长度，即保证一个芯片区域110中相邻区域的边缘相互对齐或部分重叠，从而使得下一次曝光的图案与上一次曝光的图案进行拼接。

本领域的技术人员应当理解的是，本实施例的其余结构以及工作原理均与实施例一或二相同，这里不再赘述。

如图5和图8所示，本申请还提供一种光刻掩膜版(简称掩膜版)，适于如上所述的线性图像传感器的制作方法，光刻掩膜版作为第一掩膜版至第N掩膜版中的至少一者。图5是本实用新型实施例一中掩膜版的平面结构示意图。图8是本实用新型另一实施例中掩膜版的平面结构示意图。

进一步地，光刻掩膜版包括器件图形区域以及对准图案区域，器件图形区域对应于线性图像传感器10上的电路图案，对准图案区域用于设置对位标记图案。在一示例中，器件图形区域如图5和图8中的椭圆形虚线框所示，对准图案区域如图5和图8中的方形虚线框所示。其中，当存在第一对位标记图案310、第二对位标记图案320、第三对位标记图案330及第四对位标记图案340中的至少一者时，各对位标记图案均位于对准图案区。优选地，对准图案区域位于器件图形区域的上下两侧，从而便于光刻掩膜版左右平行以拼接线性图像传感器10上的电路图案。

进一步地，如图8所示，第一对位标记图案310与第三对位标记图案330 之间的连线位于器件图形区外侧，第二对位标记图案320与第四对位标记图案340之间的连线跨过器件图形区，进一步，第二对位标记图案320与第四对位标记图案340的最右侧外缘与器件图形区的最右侧外缘对齐。从而便于将器件图形区域的右侧与光刻掩膜版的右边缘对齐。当然，在其他实施例中也可以是，第一对位标记图案310与第三对位标记图案330之间的连线跨过器件图形区，第二对位标记图案320与第四对位标记图案340之间的连线位于器件图形区外侧，进一步，第一对位标记图案310与第三对位标记图案330 的最左侧外缘与器件图形区的最右侧外缘对齐。

在本文中，所涉及的上、下、左、右、前、后等方位词是以附图中的结构位于图中的位置以及结构相互之间的位置来定义的，只是为了表达技术方案的清楚及方便。应当理解，所述方位词的使用不应限制本申请请求保护的范围。还应当理解，本文中使用的术语“第一”和“第二”等，仅用于名称上的区分，并不用于限制数量和顺序。

以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型做任何形式上的限定，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员，在不脱离本实用新型技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰，为等同变化的等效实施例，但凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的保护范围之内。

Claims (13)

1.一种线性图像传感器，其特征在于，包括：

第一芯片区以及第二芯片区，所述第一芯片区和所述第二芯片区在第一预设方向上依次排列，且所述第一芯片区的电路排布与所述第二芯片区内的电路排布相同；

所述线性图像传感器还包括多个像素以及沿第二预设方向延伸的导电线路，所述第一芯片区和所述第二芯片区内均设有所述像素，所述第一芯片区和所述第二芯片区内的所述像素与所述导电线路电性连接，所述第二预设方向与所述第一预设方向具有夹角。

2.根据权利要求1所述的线性图像传感器，其特征在于，所述第一芯片区及各所述第二芯片区均包括：像素阵列区及若干个控制电路区，且所述像素阵列区及若干个所述控制电路区沿所述第二预设方向排布。

3.根据权利要求2所述的线性图像传感器，其特征在于，所述像素阵列区包括行遮光像素区，所述行遮光像素区设置在所述像素阵列区一侧区域且包括至少一行所述像素。

4.根据权利要求3所述的线性图像传感器，其特征在于，各所述控制电路区设置在所述像素阵列区的同一侧，所述遮光像素区位于所述像素阵列区远离所述控制电路区的一侧。

5.根据权利要求4所述的线性图像传感器，其特征在于，所述控制电路区包括信号控制电路区以及读出量化电路区，所述信号控制电路区与所述读出量化电路区沿所述第二预设方向排布。

6.根据权利要求1所述的线性图像传感器，其特征在于，所述导电线路包括相互平行的信号控制线路和数据传输线路，所述数据传输线路和所述信号控制线路均与所述像素电性连接。

7.根据权利要求6所述的线性图像传感器，其特征在于，各所述像素对应的所述数据传输线路位于所述像素的相同一侧；和/或，各所述像素对应的所述信号控制线路位于所述像素的相同一侧。

8.根据权利要求1所述的线性图像传感器，其特征在于，对应所述第一芯片区和所述第二芯片区内的所述像素在所述第二预设方向上相互对齐；和/或，所述线性图像传感器包括沿所述第一预设方向延伸的控制电路模块，各芯片区对应的控制电路模块单元构成所述控制电路模块，且相同类型的所述控制电路模块单元位于同一层；和/或，所述第二预设方向与所述第一预设方向相互垂直。

9.根据权利要求1-8中任意一项所述的线性图像传感器，其特征在于，所述线性图像传感器还包括第三芯片区至第N芯片区，N为大于或等于3的整数，所述第一芯片区至所述第N芯片区沿所述第一预设方向排布。

10.根据权利要求9所述的线性图像传感器，其特征在于，所述第三芯片区至所述第N芯片区中的至少一个芯片区与所述第一芯片区及所述第二芯片区基于不同的掩膜版制备。

11.根据权利要求10所述的线性图像传感器，其特征在于，所述第一芯片区、所述第二芯片区、所述第三芯片区以及至所述第N芯片区均包括：像素阵列区及若干个控制电路区，且所述像素阵列区及若干个所述控制电路区沿所述第二预设方向排布；所述第一芯片区和/或所述第N芯片区包括列遮光像素区，所述列遮光像素区设置在所述像素阵列区一侧区域且包括至少一列所述像素。

12.一种光刻掩膜版，适于如权利要求1-11中任意一项所述的线性图像传感器的制作，其特征在于，所述光刻掩膜版包括第一掩膜版至第N掩膜版中的至少一者，所述第一掩膜版至所述第N掩膜版用于对应制作第一芯片区至第N芯片区。

13.根据权利要求12所述的光刻掩膜版，其特征在于，所述光刻掩膜版包括器件图形区域以及对准图案区域，其中，所述对准图案区域内设有第一对位标记图案、第二对位标记图案、第三对位标记图案及第四对位标记图案中的至少一者。

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