CN217693293U

CN217693293U - 电平转换电路

Info

Publication number: CN217693293U
Application number: CN202220552504.4U
Authority: CN
Inventors: 王先宏; 梁爱梅; 温长清
Original assignee: Shenzhen Pango Microsystems Co Ltd
Current assignee: Shenzhen Pango Microsystems Co Ltd
Priority date: 2022-03-14
Filing date: 2022-03-14
Publication date: 2022-10-28
Anticipated expiration: 2032-03-14

Abstract

本实用新型公开了一种电平转换电路。该电平转换电路包括第三PMOS管、第四PMOS管、第一双向二极管单元、第二双向二极管单元、第一反相器，当低电压输入端输入低逻辑信号电平时，通过第一反相器转换成第一电压输出电平，进入第二双向二极管单元，第一电压输出电平通过第四PMOS管，其高电压输出电平被拉低到第一电压输出电平，将低逻辑信号的第一电压输出电平从高压输出端输出，当低电压输入端输入高逻辑信号电平时，高逻辑信号电平通过进入第一双向二极管单元，第三PMOS管、第四PMOS管的漏极被拉高到高电压输出电平，将高逻辑信号的高电压输出电平为从输出端输出。其可保证该电平转换电路可以工作在超压状态。

Description

电平转换电路

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种电平转换电路。

背景技术

在许多半导体集成电路中，经常有电平转换电路的身影，特别是在一些接口电路上，经常需要跨电压域工作，所以电平转换电路应用广泛。电平转换电路包括高压电平转换电路和低压电平转换电路，其中高压电平转换电路是将低压信号转换为高压信号，从而实现低压逻辑对高压逻辑的控制,低压电平转换电路是将高压信号转换为低压信号，从而实现高压逻辑对低压逻辑的控制。一般而言，电平转换电路常常指代高压电平转换电路，传统的电平转换电路由四个高压晶体管构成。两个高压PMOS管用于上拉，两个高压NMOS管用于下拉。两个高压NMOS管的栅极作为电平转换电路的两个输入端，输入端电压为低电压电位。两个高压PMOS管的漏极作为电平转换电路的两个输出端，输出端电压为高电压电位。由于两个高压NMOS管工作于低压情况，导致两个高压NMOS管的下拉能力很弱，当低压值低到某一程度时，电平转换电路无法工作，也即无法实现电平转换的功能，特别是在小尺寸工艺节点下，电路的供电电压远远超过器件本身能承受的范围，所以针对此情况就无法使用传统的电平转换电路的结构来实现高压高速电路转换。

实用新型内容

本实用新型的目的在于提供一种电平转换电路，以解决电平转换电路中的所有MOS管都不超过其耐压范围，实现信号高速的电平转换的问题。

为了解决上述问题，本实用新型提供了一种电平转换电路，包括：低电压输入端、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管和输出端，其特征在于，其还包括：

第三PMOS管、第四PMOS管、第一双向二极管单元、第二双向二极管单元、第一反相器，所述第一NMOS管的栅极与所述低电压输入端电性连接，所述第一NMOS管的漏极与所述第一双向二极管单元的一端电性连接，所述第一双向二极管单元的另一端与所述第三PMOS管的漏极电性连接，所述第二NMOS管的栅极与所述第一反相器的输出端电性连接，所述第一反相器的输入端与所述低电压输入端电性连接，所述第二NMOS管的漏极与所述第二双向二极管单元的一端电性连接，所述第二双向二极管单元的另一端与所述第四PMOS管的漏极电性连接，所述第一PMOS管的源极与第三电源电性连接，所述第一PMOS管的漏极与所述第三PMOS管的源极电性连接，所述第二PMOS管的漏极与所述第四PMOS管的源极电性连接，所述第二PMOS管的源极与第三电源电性连接，所述第二PMOS管的漏极与所述第四PMOS管的源极电性连接，所述第三PMOS管的栅极接入第一偏置电压，所述第四PMOS管的栅极接入第一偏置电压，当所述低电压输入端输入低逻辑信号(低逻辑信号电平为0V)时，低逻辑信号电平通过第一反相器转换成第一电压输出电平，进入第二NMOS管及所述第二双向二极管单元，第一电压输出电平通过第四PMOS管、第一PMOS管、第二PMOS管，其高电压输出电平被拉低到第一电压输出电平，故关闭其上拉通路，将低逻辑信号(第一电压输出电平为VBIAS_P+|V_TP|)从输出端输出，当所述低电压输入端输入高逻辑信号(高逻辑信号电平为VDD1)时，高逻辑信号电平通过第一NMOS管进入所述第一双向二极管单元，所述第二PMOS管、第三PMOS管、第四PMOS管的漏极被拉高到高电压输出电平，将高逻辑信号(高电压输出电平为VDD3)从输出端输出。

可选地，所述第一双向二极管单元包括：第七NMOS管和第十一PMOS管，所述第二双向二极管单元包括：第八NMOS管和第十二PMOS管，所述第七NMOS管的栅极与所述第十一PMOS管的源极电性连接，所述第七NMOS管的源极与所述第一NMOS管的漏极电性连接，所述第七NMOS管的漏极与所述第十一PMOS管的漏极电性连接，所述第十一PMOS管的栅极与所述第七NMOS管的源极电性连接，所述第八NMOS管的栅极与所述第十二PMOS管的源极电性连接，所述第八NMOS管的源极与所述第二NMOS管的漏极电性连接，所述第八NMOS管的漏极与所述第十二PMOS管的漏极电性连接，所述第十二PMOS管的栅极与所述第八NMOS管的源极电性连接。

可选地，电平转换电路还包括：电平反馈单元，所述电平反馈单元包括：第九PMOS管、第十PMOS管，所述第九PMOS管的源极与所述第二PMOS管的栅极电性连接，所述第九PMOS管的漏极与所述第三PMOS管的漏极以及所述第十一PMOS管的源极电性连接，所述第十PMOS管的源极与所述第一PMOS管的栅极电性连接，所述第十PMOS管的漏极与所述第四PMOS管的漏极以及第十二PMOS管的源极电性连接。

可选地，电平转换电路还包括上电复位单元，所述上电复位单元包括第七PMOS管、第五NMOS管，所述第七PMOS管的源极与第三电源电性连接，所述第七PMOS管的漏极与所述输出端电性连接，所述第五NMOS管的源极接地，所述第五NMOS管的漏极与所述第一双向二极管单元的一端电性连接。

可选地，电平转换电路还包括：压降控制单元，所述压降控制单元包括第三NMOS管、第四NMOS管、第八PMOS管、第六NMOS管，所述第三NMOS管的栅极接入第三偏置电压，所述第三NMOS管的源极与第一NMOS管的漏极电性连接，所述第三NMOS管的漏极与第七NMOS管的源极电性连接，所述第四NMOS管的栅极接入第三偏置电压，所述第四NMOS管的源极与第二NMOS管的漏极电性连接，所述第四NMOS管的漏极与与第八NMOS管的源极电性连接，所述第八PMOS管的栅极接入第二偏置电压，所述第八PMOS管的源极与所述输出端以及所述第七PMOS管的漏极电性连接，所述第八PMOS管的漏极与第四PMOS管的漏极以及第十PMOS管的漏极电性连接，所述第六NMOS管的源极与所述第五NMOS管的漏极电性连接，所述第六NMOS管的漏极与所述第三NMOS管的漏极电性连接，所述第六NMOS管的栅极接入第三偏置电压。

可选地，电平转换电路还包括：第二反相器，所述第二反相器的输入端接入第二复位信号，所述第二反相器的输出端与所述第五NMOS管的栅极电性连接。

可选地，电平转换电路还包括：第五PMOS管、第六PMOS管，所述第五PMOS管的源极与第三电源电性连接，所述第五PMOS管的栅极与第三电源和所述第六PMOS管的栅极电性连接，所述第五PMOS管的漏极与所述第一PMOS管的栅极电性连接，所述第六PMOS管的源极与第三电源电性连接，所述第六PMOS管的栅极与第三电源电性连接，所述第六PMOS管的漏极与所述第二PMOS管的栅极电性连接。

与现有技术相比，该电平转换电路包括第三PMOS管、第四PMOS管、第一双向二极管单元、第二双向二极管单元、第一反相器，第一NMOS管的栅极与低电压输入端电性连接，第一NMOS管的漏极与第一双向二极管单元的一端电性连接，第一双向二极管单元的另一端与第三PMOS管的漏极电性连接，第二NMOS管的栅极与第一反相器的输出端电性连接，第一反相器的输入端与低电压输入端电性连接，第二NMOS管的漏极与第二双向二极管单元的一端电性连接，第二双向二极管单元的另一端与第四PMOS管的漏极电性连接，第一PMOS管的源极与第三电源电性连接，第一PMOS管的漏极与第三PMOS管的源极电性连接，第二PMOS管的漏极与第四PMOS管的源极电性连接，第二PMOS管的源极与第三电源电性连接，第二PMOS管的漏极与第四PMOS管的源极电性连接，第三PMOS管的栅极接入第一偏置电压，第四PMOS管的栅极接入第一偏置电压，当低电压输入端输入低逻辑信号(低逻辑信号电平为0V)时，低逻辑信号电平通过第一反相器转换成第一电压输出电平，进入第二NMOS管及第二双向二极管单元，第一电压输出电平通过第四PMOS管、第一PMOS管、第二PMOS管，其高电压输出电平被拉低到第一电压输出电平，故关闭其上拉通路，将低逻辑信号(第一电压输出电平为VBIAS_P+|V_TP|)从输出端输出，当低电压输入端输入高逻辑信号(高逻辑信号电平为VDD1)时，高逻辑信号电平通过第一NMOS管进入第一双向二极管单元，第二PMOS管、第三PMOS管、第四PMOS管的漏极被拉高到高电压输出电平，将高逻辑信号(高电压输出电平为VDD3)从输出端输出。其可保证电平转换电路中的所有MOS管工作在其最大承受电压之内，从而使得该电平转换电路可以工作在超压状态。

附图说明

图1为本实用新型电平转换电路一种实施例的结构示意图。

图2为本实用新型电平转换电路另一种衍生电路的结构示意图。

图3为本实用新型电平转换电路另一种衍生电路的结构示意图。

图4为本实用新型电平转换电路另一种衍生电路的结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用来限定本实用新型。

图1展示了本实用新型电平转换电路的一种实施例。在本实施例中，该电平转换电路包括：低电压输入端0、第一NMOS管1、第二NMOS管3、第一PMOS管41、第二PMOS管42和输出端5，其还包括：

第三PMOS管43、第四PMOS管44、第一双向二极管单元63、第二双向二极管单元64，第一NMOS管1的栅极与低电压输入端0电性连接，第一NMOS管1的漏极与第一双向二极管单元63的一端电性连接，第一双向二极管单元63的另一端与第三PMOS管43的漏极电性连接，第二NMOS管3的栅极与第一反相器2的输出端电性连接，所述第一反相器2的输入端与所述低电压输入端0电性连接，第二NMOS管3的漏极与第二双向二极管单元64的一端电性连接，第二双向二极管单元64的另一端与第四PMOS管44的漏极电性连接，第一PMOS管41的源极与第三电源电性连接，第一PMOS管41的漏极与第三PMOS管43的源极电性连接，第二PMOS管42的漏极与第四PMOS管44的源极电性连接，第二PMOS管42的源极与第三电源电性连接，第二PMOS管42的漏极与第四PMOS管44的源极电性连接，第三PMOS管43的栅极接入第一偏置电压，第四PMOS管44的栅极接入第一偏置电压，当低电压输入端0输入低逻辑信号(低逻辑信号电平为0V)时，低逻辑信号电平通过第一反相器2转换成第一电压输出电平，进入第二NMOS管3及第二双向二极管单元64，第一电压输出电平通过第四PMOS管44、第一PMOS管41、第二PMOS管42，其高电压输出电平被拉低到第一电压输出电平，故关闭其上拉通路，将低逻辑信号(第一电压输出电平为VBIAS_P+|V_TP|)从输出端5输出，当低电压输入端0输入高逻辑信号(高逻辑信号电平为VDD1)时，高逻辑信号电平通过第一NMOS管1进入第一双向二极管单元63，第二PMOS管42、第三PMOS管43、第四PMOS管44的漏极被拉高到高电压输出电平，将高逻辑信号(高电压输出电平为VDD3)从输出端5输出。

需要说明的是，目前传统的电平转换电路在应用于不同电源供电时，电源电压在其电平转换电路中PMOS管和NMOS管的工作范围内，但是如果将低压逻辑转换到电平超过MOS管本身耐压范围的高压逻辑时，就不能使用传统的电平转换电路。

具体地，当低电压输入端0输入低逻辑信号(低逻辑信号电平为0V)时，第一NMOS管被截止，第一NMOS管关闭，低逻辑信号电平通过第一反相器2转换成第一电压输出电平(电压约为VBIAS_P+|V_TP|)，进入第二NMOS管3及第二双向二极管单元64，则第一PMOS管41的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第一PMOS管41的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，因为第三PMOS管43的栅极信号接输入第一偏置电压VBIAS_P，所以第三PMOS管43为导通状态，第三PMOS管43的漏极被拉高到高电压，同理，则第二PMOS管42的栅极被拉高到高电压(电压约VDD3)，第一电压输出电平通过第四PMOS管44、第一PMOS管41、第二PMOS管42，其高电压输出电平被拉低到第一电压输出电平，故关闭其上拉通路，将低逻辑信号(第一电压输出电平为VBIAS_P+|V_TP|)从输出端5输出，当低电压输入端0输入高逻辑信号(高逻辑信号电平为VDD1)时，第二NMOS管3被截止，高逻辑信号电平通过第一NMOS管1进入第一双向二极管单元63，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，第四PMOS管44的漏极被拉高到高电压，同理，则第一PMOS管41的栅极被拉高到高电压(电压约VDD3)，第二PMOS管42、第三PMOS管43、第四PMOS管44的漏极被拉高到高电压输出电平，将高逻辑信号(高电压输出电平为VDD3)从输出端5输出。

本实施例的电平转换电路通过第一NMOS管1的栅极与低电压输入端0电性连接，第一NMOS管1的漏极与第一双向二极管单元63的一端电性连接，第一双向二极管单元63的另一端与第三PMOS管43的漏极电性连接，第二NMOS管3的栅极与第一反相器2的输出端电性连接，所述第一反相器2的输入端与所述低电压输入端0电性连接，第二NMOS管3的漏极与第二双向二极管单元64的一端电性连接，第二双向二极管单元64的另一端与第四PMOS管44的漏极电性连接，第一PMOS管41的源极与第三电源电性连接，第一PMOS管41的漏极与第三PMOS管43的源极电性连接，第二PMOS管42的漏极与第四PMOS管44的源极电性连接，第二PMOS管42的源极与第三电源电性连接，第二PMOS管42的漏极与第四PMOS管44的源极电性连接，第三PMOS管43的栅极接入第一偏置电压，第四PMOS管44的栅极接入第一偏置电压。本实用新型通过当低电压输入端0输入低逻辑信号(低逻辑信号电平为0V)时，第一NMOS管被截止，第一NMOS管关闭，低逻辑信号电平通过第一反相器2转换成第一电压输出电平(电压约为VBIAS_P+|V_TP|)，进入第二NMOS管3及第二双向二极管单元64，则第一PMOS管41的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第一PMOS管41的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，因为第三PMOS管43的栅极信号接输入第一偏置电压VBIAS_P，所以第三PMOS管43为导通状态，第三PMOS管43的漏极被拉高到高电压，同理，则第二PMOS管42的栅极被拉高到高电压(电压约VDD3)，第一电压输出电平通过第四PMOS管44、第一PMOS管41、第二PMOS管42，其高电压输出电平被拉低到第一电压输出电平，故关闭其上拉通路，将低逻辑信号(第一电压输出电平为VBIAS_P+|V_TP|)从输出端5输出，当低电压输入端0输入高逻辑信号(高逻辑信号电平为VDD1)时，第二NMOS管3被截止，高逻辑信号电平通过第一NMOS管1进入第一双向二极管单元63，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，第四PMOS管44的漏极被拉高到高电压，同理，则第一PMOS管41的栅极被拉高到高电压(电压约VDD3)，第二PMOS管42、第三PMOS管43、第四PMOS管44的漏极被拉高到高电压输出电平，将高逻辑信号(高电压输出电平为VDD3)从输出端5输出，其可保证电平转换电路中的所有MOS管工作在其最大承受电压之内，从而使得该电平转换电路可以工作在超压状态。

进一步地，所述第一双向二极管单元63包括：第七NMOS管631和第十一PMOS管632，所述第二双向二极管单元64包括：第八NMOS管641和第十二PMOS管642，所述第七NMOS管631的栅极与所述第十一PMOS管632的源极电性连接，所述第七NMOS管631的源极与所述第一NMOS管1的漏极电性连接，所述第七NMOS管631的漏极与所述第十一PMOS管632的漏极电性连接，所述第十一PMOS管632的栅极与所述第七NMOS管631的源极电性连接，所述第八NMOS管641的栅极与所述第十二PMOS管642的源极电性连接，所述第八NMOS管641的源极与所述第二NMOS管3的漏极电性连接，所述第八NMOS管641的漏极与所述第十二PMOS管642的漏极电性连接，所述第十二PMOS管642的栅极与所述第八NMOS管641的源极电性连接。

需要说明的是，第一双向二极管单元63和第二双向二极管单元64起到降压的作用，通俗地说就是“吃电压”，使其下方NMOS源极电压永远比上方PMOS源极电压小一个V_TH(|V_TP|或者V_TN)。

具体地，当低电压输入端0输入信号为低电平(电压约为0)时，第一NMOS管1被截止，进而将第二NMOS管3的漏极被拉低(电压约为0)。电压经过第八NMOS管641和第十二PMOS管642进入第四PMOS管44与第十PMOS管48。第十PMOS管48的信号接输入第一偏置电压VBIAS_P，所以第十PMOS管48为导通状态，则第一PMOS管41的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第一PMOS管41的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3。因为第三PMOS管43的栅极信号接输入第一偏置电压VBIAS_P，所以第三PMOS管43为导通状态，则第三PMOS管43的漏极被拉高到高电压VDD3，同理第九PMOS管47也为导通状态，则第二PMOS管42的栅极被拉高到高电压(电压约VDD3)，关闭其上拉通路，从而保证了第十PMOS管48漏极为逻辑低(电压约为V_TN)的状态。当低电压输入端0输入信号为高电平(电压约为VDD1)时，第一NMOS管1被导通，其漏极被拉低(电压约为0)，进而将第二NMOS管3截止。电压经过第七NMOS管631和第十一PMOS管632进入第三PMOS管43与第九PMOS管47。第九PMOS管47的漏极的信号也被拉低(电压约为V_TN)，又因为第九PMOS管47的栅极接第一偏置电压VBIAS_P，所以第九PMOS管47为导通状态，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，同理第十PMOS管48也为导通状态，则第一PMOS管41的栅极被拉高(电压约VDD3)，关闭其上拉通路，从而保证了第九PMOS管47的漏极为逻辑低(电压约为V_TN)的状态。

进一步地，电平转换电路还包括电平反馈单元4，电平反馈单元4包括：第九PMOS管47、第十PMOS管48，所述第九PMOS管47的源极与所述第二PMOS管42的栅极电性连接，所述第九PMOS管47的漏极与所述第三PMOS管43的漏极以及所述第十一PMOS管632的源极电性连接，所述第十PMOS管48的源极与所述第一PMOS管41的栅极电性连接，所述第十PMOS管48的漏极与所述第四PMOS管44的漏极以及所述第十二PMOS管642的源极电性连接。

具体地，当低电压输入端0输入信号为低电平(电压约为0)时，电平反馈单元4中第十PMOS管48的信号接输入第一偏置电压VBIAS_P，所以第十PMOS管48为导通状态，则第一PMOS管41的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第一PMOS管41的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3。因为第三PMOS管43的栅极信号接输入第一偏置电压VBIAS_P，所以第三PMOS管43为导通状态，则第三PMOS管43的漏极被拉高到高电压VDD3，同理第九PMOS管47也为导通状态，则第二PMOS管42的栅极被拉高到高电压(电压约VDD3)，关闭其上拉通路，从而保证了第十PMOS管48漏极为逻辑低(电压约为V_TN)的状态。当低电压输入端0输入信号为高电平信号(电压约为VDD1)时，第九PMOS管47的漏极的信号也被拉低(电压约为V_TN)，又因为第九PMOS管47的栅极接第一偏置电压VBIAS_P，所以第九PMOS管47为导通状态，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，同理第十PMOS管48也为导通状态，则第一PMOS管41的栅极被拉高(电压约VDD3)，关闭其上拉通路，从而保证了第九PMOS管47的漏极为逻辑低(电压约为V_TN)的状态。

进一步地，电平转换电路还包括上电复位单元6，所述上电复位单元6包括第七PMOS管45、第五NMOS管73，所述第七PMOS管45的源极与第三电源电性连接，所述第七PMOS管45的漏极与所述输出端电性连接，所述第五NMOS管73的源极接地，所述第五NMOS管73的漏极与所述第一双向二极管单元63的一端电性连接。

需要说明的是，上电复位电路工作的情况是当电源不上电时，也就是说此时电源没有电，也可能是电源电压慢慢上升，但未到达正常工作的电压值。当电源正常时，也就是电源上电完成，上电复位电路就不会工作了，电路的整体功能(电平转换)就可以进行。它存在的目的就是帮助电路在上电过程(此时电源未到达正常状态)中，各个节点的电压处在正常的状态。

具体地，当电源VDD3上电过程中，输入第二复位信号S2_PORN，由于第二复位信号S2_PORN为逻辑低(电压约为0)，将第五NMOS管73的漏极拉低(电压约为0)。第七NMOS管631和第十一PMOS管632组成第一双向二极管单元63，第九PMOS管47的漏极的信号也被拉低(电压约为V_TN)，又因为第九PMOS管47的栅极接第一偏置电压VBIAS_P，所以第九PMOS管47为导通状态，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，同理第十PMOS管48也为导通状态，则第一PMOS管41的栅极被拉高(电压约VDD3)，关闭其上拉通路，从而保证了第九PMOS管47的漏极为逻辑低(电压约为V_TN)的状态。又由于复位信号S3_PORN为逻辑低(约为VBIAS_P+|V_TP|)，所以第七PMOS管45为导通状态，进而也将输出端5拉高到高电压VDD3，因此此时不管输入信号逻辑为高还是为低，都不影响输出端5为逻辑高(电压约VDD3)。当电源VDD3上电完成，输入复位信号S2_PORN，S3_PORN逻辑为高，上电复位电路不工作，电路才能正常工作，才能进行电平转换的工作。

进一步地，电平转换电路还包括：压降控制单元7，所述压降控制单元7包括第三NMOS管61、第四NMOS管62、第八PMOS管46、第六NMOS管74，所述第三NMOS管61的栅极接入第三偏置电压，所述第三NMOS管61的源极与第一NMOS管1的漏极电性连接，所述第三NMOS管61的漏极与第七NMOS管631的源极电性连接，所述第四NMOS管62的栅极接入第三偏置电压，所述第四NMOS管62的源极与第二NMOS管3的漏极电性连接，所述第四NMOS管62的漏极与与第八NMOS管641的源极电性连接，所述第八PMOS管46的栅极接入第二偏置电压，所述第八PMOS管46的源极与所述输出端5以及所述第七PMOS管45的漏极电性连接，所述第八PMOS管46的漏极与第四PMOS管44的漏极以及第十PMOS管48的漏极电性连接，所述第六NMOS管74的源极与所述第五NMOS管73的漏极电性连接，所述第六NMOS管74的漏极与所述第三NMOS管61的漏极电性连接，所述第六NMOS管74的栅极接入第三偏置电压。

具体地，当低电压输入端0输入信号为低电平(电压约为0)时，第一NMOS管1被截止，进而将第二NMOS管3的漏极被拉低(电压约为0)。第四NMOS管62的栅极为输入第三偏置电压VBIAS_N，所以第四NMOS管62为导通状态，所以其漏极为逻辑低(电压约为0)。电压经过第八NMOS管641和第十二PMOS管642进入第四PMOS管44与第十PMOS管48。第十PMOS管48的信号接输入第一偏置电压VBIAS_P，所以第十PMOS管48为导通状态，则第一PMOS管41的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第一PMOS管41的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3。因为第三PMOS管43的栅极信号接输入第一偏置电压VBIAS_P，所以第三PMOS管43为导通状态，则第三PMOS管43的漏极被拉高到高电压VDD3，同理第九PMOS管47也为导通状态，则第二PMOS管42的栅极被拉高到高电压(电压约VDD3)，关闭其上拉通路，从而保证了第十PMOS管48漏极为逻辑低(电压约为V_TN)的状态。又由于复位信号S3_PORN为逻辑低(约为VBIAS_P+|V_TP|)，所以第七PMOS管45为导通状态，进而也将输出端5拉高到高电压VDD3，当低电压输入端0输入信号为高电平(电压约为VDD1)时，第一NMOS管1被导通，其漏极被拉低(电压约为0)，进而将第二NMOS管3截止。第三NMOS管61的栅极输入第三偏置电压VBIAS_N，所以第三NMOS管61为导通状态，所以其漏极为逻辑低(电压约为0)。电压经过第七NMOS管631和第十一PMOS管632进入第三PMOS管43与第九PMOS管47。第九PMOS管47的漏极的信号也被拉低(电压约为V_TN)，又因为第九PMOS管47的栅极接第一偏置电压VBIAS_P，所以第九PMOS管47为导通状态，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，同理第十PMOS管48也为导通状态，则第一PMOS管41的栅极被拉高(电压约VDD3)，关闭其上拉通路，从而保证了第九PMOS管47的漏极为逻辑低(电压约为V_TN)的状态。同理第八PMOS管46为导通状态，输出端5被第四PMOS管44的漏极拉高到高电压VDD3。

进一步地，电平转换电路还包括：第二反相器72，所述第二反相器72的输入端接入第二复位信号，所述第二反相器的输出端与所述第五NMOS管73的栅极电性连接。

具体地，当低电压输入端0输入信号为低电平(电压约为0)时，第一NMOS管1被截止，第一反相器2输出为逻辑高(电压约为VDD1)，进而将第二NMOS管3的漏极被拉低(电压约为0)。第四NMOS管62的栅极为输入第三偏置电压VBIAS_N，所以第四NMOS管62为导通状态，所以其漏极为逻辑低(电压约为0)。电压经过第八NMOS管641和第十二PMOS管642进入第四PMOS管44与第十PMOS管48。当低电压输入端0输入信号为高电平(电压约为VDD1)时，第一NMOS管1被导通，其漏极被拉低(电压约为0)，第一反相器2输出为逻辑低(电压约为0)，进而将第二NMOS管3截止。第三NMOS管61的栅极输入第三偏置电压VBIAS_N，所以第三NMOS管61为导通状态，所以其漏极为逻辑低(电压约为0)。电压经过第七NMOS管631和第十一PMOS管632进入第三PMOS管43与第九PMOS管47。当电源VDD3上电过程中，输入第二复位信号S2_PORN，由于第二复位信号S2_PORN为逻辑低(电压约为0)，则第二反相器72的输出端为逻辑高(电压约为VDD2)，将第五NMOS管73的漏极拉低(电压约为0)，因为第六NMOS管74的栅极接入第三偏置电压VBIAS_N，所以第六NMOS管74的漏极也被拉低(电压约为0)。第七NMOS管631和第十一PMOS管632组成第一双向二极管单元63，第九PMOS管47的漏极的信号也被拉低(电压约为V_TN)，又因为第九PMOS管47的栅极接第一偏置电压VBIAS_P，所以第九PMOS管47为导通状态，则第二PMOS管42的栅极信号被拉低(电压约为VBIAS_P+|V_TP|)。由于第二PMOS管42的栅极信号为逻辑低(电压约为VBIAS_P+|V_TP|)，则其漏极被拉高到高电压VDD3，又因为第四PMOS管44的栅极接输入第一偏置电压VBIAS_P，所以第四PMOS管44为导通状态，则第四PMOS管44的漏极被拉高到高电压VDD3，同理第十PMOS管48也为导通状态，则第一PMOS管41的栅极被拉高(电压约VDD3)，关闭其上拉通路，从而保证了第九PMOS管47的漏极为逻辑低(电压约为V_TN)的状态。又由于复位信号S3_PORN为逻辑低(约为VBIAS_P+|V_TP|)，所以第七PMOS管45为导通状态，进而也将输出端5拉高到高电压VDD3，因此此时不管输入信号逻辑为高还是为低，都不影响输出端5为逻辑高(电压约VDD3)。

进一步地，电平转换电路还包括：第五PMOS管8、第六PMOS管9，所述第五PMOS管8的源极与第三电源电性连接，所述第五PMOS管8的栅极与第三电源和所述第六PMOS管9的栅极电性连接，所述第五PMOS管8的漏极与所述第一PMOS管41的栅极电性连接，所述第六PMOS管9的源极与第三电源电性连接，所述第六PMOS管9的栅极与第三电源电性连接，所述第六PMOS管的漏极9与所述第二PMOS管41的栅极电性连接。

具体地，当第一PMOS管41、第二PMOS管42的栅极高于VDD3时，可以提供一条到电源VDD3的放电通路，而且还可为电路中其他PMOS作Dummy管。

如图2所示，在图1基础上去掉第九PMOS管47和第十PMOS管48，并将第三PMOS管43的源极耦接在第二PMOS管42的栅极，第四PMOS管44的源极耦接在第一PMOS管41的栅极。其与图1的效果一致。

如图3所示，在图1基础上去掉第七NMOS管631和第十一PMOS管632、第八NMOS管641和第十二PMOS管642。其压降控制措施会少一项。

如图4所示，在图1基础上去掉第九PMOS管47和第十PMOS管48，并将第三PMOS管43的源极耦接在第二PMOS管42的栅极，第四PMOS管44的源极耦接在第一PMOS管41的栅极，并去掉第七NMOS管631和第十一PMOS管632、第八NMOS管641和第十二PMOS管642。其压降控制措施会少一项。

以上对实用新型的具体实施方式进行了详细说明，但其只作为范例，本实用新型并不限制与以上描述的具体实施方式。对于本领域的技术人员而言，任何对该实用新型进行的等同修改或替代也都在本实用新型的范畴之中，因此，在不脱离本实用新型的精神和原则范围下所作的均等变换和修改、改进等，都应涵盖在本实用新型的范围内。

Claims

1.一种电平转换电路，包括：低电压输入端、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管和输出端，其特征在于，其还包括：

第三PMOS管、第四PMOS管、第一双向二极管单元、第二双向二极管单元、第一反相器，所述第一NMOS管的栅极与所述低电压输入端电性连接，所述第一NMOS管的漏极与所述第一双向二极管单元的一端电性连接，所述第一双向二极管单元的另一端与所述第三PMOS管的漏极电性连接，所述第二NMOS管的栅极与所述第一反相器的输出端电性连接，所述第一反相器的输入端与所述低电压输入端电性连接，所述第二NMOS管的漏极与所述第二双向二极管单元的一端电性连接，所述第二双向二极管单元的另一端与所述第四PMOS管的漏极电性连接，所述第一PMOS管的源极与第三电源电性连接，所述第一PMOS管的漏极与所述第三PMOS管的源极电性连接，所述第二PMOS管的漏极与所述第四PMOS管的源极电性连接，所述第二PMOS管的源极与第三电源电性连接，所述第二PMOS管的漏极与所述第四PMOS管的源极电性连接，所述第三PMOS管的栅极接入第一偏置电压，所述第四PMOS管的栅极接入第一偏置电压，当所述低电压输入端输入低逻辑信号时，低逻辑信号电平通过第一反相器转换成第一电压输出电平，进入第二NMOS管及所述第二双向二极管单元，第一电压输出电平通过第四PMOS管、第一PMOS管、第二PMOS管，其高电压输出电平被拉低到第一电压输出电平，故关闭其上拉通路，将低逻辑信号从输出端输出，当所述低电压输入端输入高逻辑信号时，高逻辑信号电平通过第一NMOS管进入所述第一双向二极管单元，所述第二PMOS管、第三PMOS管、第四PMOS管的漏极被拉高到高电压输出电平，将高逻辑信号从输出端输出。

2.根据权利要求1所述的电平转换电路，其特征在于，所述第一双向二极管单元包括：第七NMOS管和第十一PMOS管，所述第二双向二极管单元包括：第八NMOS管和第十二PMOS管，所述第七NMOS管的栅极与所述第十一PMOS管的源极电性连接，所述第七NMOS管的源极与所述第一NMOS管的漏极电性连接，所述第七NMOS管的漏极与所述第十一PMOS管的漏极电性连接，所述第十一PMOS管的栅极与所述第七NMOS管的源极电性连接，所述第八NMOS管的栅极与所述第十二PMOS管的源极电性连接，所述第八NMOS管的源极与所述第二NMOS管的漏极电性连接，所述第八NMOS管的漏极与所述第十二PMOS管的漏极电性连接，所述第十二PMOS管的栅极与所述第八NMOS管的源极电性连接。

3.根据权利要求2所述的电平转换电路，其特征在于，其还包括：电平反馈单元，所述电平反馈单元包括：第九PMOS管、第十PMOS管，所述第九PMOS管的源极与所述第二PMOS管的栅极电性连接，所述第九PMOS管的漏极与所述第三PMOS管的漏极以及所述第十一PMOS管的源极电性连接，所述第十PMOS管的源极与所述第一PMOS管的栅极电性连接，所述第十PMOS管的漏极与所述第四PMOS管的漏极以及第十二PMOS管的源极电性连接。

4.根据权利要求3所述的电平转换电路，其特征在于，其还包括：上电复位单元，所述上电复位单元包括第七PMOS管、第五NMOS管，所述第七PMOS管的源极与第三电源电性连接，所述第七PMOS管的漏极与所述输出端电性连接，所述第五NMOS管的源极接地，所述第五NMOS管的漏极与所述第一双向二极管单元的一端电性连接。

5.根据权利要求4所述的电平转换电路，其特征在于，其还包括：压降控制单元，所述压降控制单元包括第三NMOS管、第四NMOS管、第八PMOS管、第六NMOS管，所述第三NMOS管的栅极接入第三偏置电压，所述第三NMOS管的源极与第一NMOS管的漏极电性连接，所述第三NMOS管的漏极与第七NMOS管的源极电性连接，所述第四NMOS管的栅极接入第三偏置电压，所述第四NMOS管的源极与第二NMOS管的漏极电性连接，所述第四NMOS管的漏极与与第八NMOS管的源极电性连接，所述第八PMOS管的栅极接入第二偏置电压，所述第八PMOS管的源极与所述输出端以及所述第七PMOS管的漏极电性连接，所述第八PMOS管的漏极与第四PMOS管的漏极以及第十PMOS管的漏极电性连接，所述第六NMOS管的源极与所述第五NMOS管的漏极电性连接，所述第六NMOS管的漏极与所述第三NMOS管的漏极电性连接，所述第六NMOS管的栅极接入第三偏置电压。

6.根据权利要求5所述的电平转换电路，其特征在于，其还包括：第二反相器，所述第二反相器的输入端接入第二复位信号，所述第二反相器的输出端与所述第五NMOS管的栅极电性连接。

7.根据权利要求6所述的电平转换电路，其特征在于，其还包括：第五PMOS管、第六PMOS管，所述第五PMOS管的源极与第三电源电性连接，所述第五PMOS管的栅极与第三电源和所述第六PMOS管的栅极电性连接，所述第五PMOS管的漏极与所述第一PMOS管的栅极电性连接，所述第六PMOS管的源极与第三电源电性连接，所述第六PMOS管的栅极与第三电源电性连接，所述第六PMOS管的漏极与所述第二PMOS管的栅极电性连接。