CN216056966U - 分频器、时钟信号生成电路和电子设备 - Google Patents

Abstract

本申请提供了一种分频器、时钟信号生成电路和电子设备。该分频器包括：第一信号发生单元生成包括至少一个第一信号的第一信号序列，时钟信号序列的每组时钟信号包括2n+1个时钟信号；第一信号的跳变沿，与一组时钟信号的第n+2个时钟信号的跳变沿对应；反相单元；第二信号发生单元生成包括至少一个第二信号的第二信号序列，第二信号中，跳变沿与一组反相时钟信号中第1个反相时钟信号的跳变沿对应，反相跳变沿与第n+1个反相时钟信号的跳变沿对应；组合逻辑单元对第一信号序列和第二信号序列做组合逻辑运算；二分频单元用于生成等占空比的2n+1分频信号序列。本申请能够降低竞争冒险的几率，降低产生信号毛刺几率。

Description

分频器、时钟信号生成电路和电子设备

技术领域

本申请涉及分频电路技术领域，具体而言，本申请涉及一种分频器、时钟信号生成电路和电子设备。

背景技术

在某些电路设计中，需要频率为时钟频率的奇数分频且占空比为等占空比的分频信号。

目前常用的等占空比的奇数分频器，多采用两个电路分支分别检测时钟信号的上升沿和下降沿，触发得到两个中间变量，再通过组合逻辑电路得到分频信号。

但在，实际电路中信号通过电路分支的各逻辑单元连线时存在一定延迟，导致分频过程容易出现竞争冒险现象，容易产生毛刺，容易导致输出的分频信号难以预料。

实用新型内容

本申请针对现有方式的缺点，提出一种分频器、时钟信号生成电路和电子设备，用以解决现有的等占空比的奇数分频器存在分频过程容易产生毛刺信号或竞争冒险的技术问题。

第一个方面，本申请实施例提供了一种分频器，包括：第一信号发生单元，用于根据时钟信号序列，生成包括至少一个第一信号的第一信号序列并输出；所述时钟信号序列的每组时钟信号包括2n+1个时钟信号，n 为正整数；所述第一信号的跳变沿，与一组所述时钟信号的第n+2个时钟信号的跳变沿对应；反相单元；第二信号发生单元，输入端与所述反相单元的输出端电连接，用于根据与所述时钟信号序列相位相反的反相时钟信号序列，生成包括至少一个第二信号的第二信号序列并输出；所述第二信号中，跳变沿与一组反相时钟信号中第1个反相时钟信号的跳变沿对应，反相跳变沿与第n+1个反相时钟信号的跳变沿对应；组合逻辑单元，两个输入端分别与所述第一信号发生单元和第二信号发生单元的输出端电连接，对所述第一信号序列和所述第二信号序列做组合逻辑运算，得到包括至少两个第三信号的第三信号序列并输出；二分频单元，输入端与所述组合逻辑单元的输出端电连接，用于根据所述第三信号序列，生成等占空比的2n+1分频信号序列。

可选地，所述第一信号发生单元包括第一计数器，所述第一计数器的时钟端，作为所述第一信号发生单元的输入端，用于接收所述时钟信号序列，所述第一计数器用于对所述时钟信号序列中的时钟信号进行计数，生成并输出至少一组所述时钟信号；所述第二信号发生单元包括第二计数器，所述第二计数器的时钟端，作为所述第二信号发生单元的输入端，用于接收所述反相时钟信号序列，所述第二计数器用于对所述反相时钟信号序列中的反相时钟信号进行计数，生成并输出至少一组所述反相时钟信号。

可选地，所述第一信号发生单元包括第一中间信号生成单元，其将所述第一计数器的计数值的第一子集和第二子集分别映射到所述第一信号的第一电位和第二电位；以及所述第二信号发生单元包括第二中间信号生成单元，其将所述第二计数器的计数值的第一子集和第二子集分别映射到所述第二信号的第一电位和第二电位。

可选地，所述第一中间信号生成单元包括第一比较器，所述第一比较器，一个输入端与所述第一计数器的输出端电连接，另一个输入端用于接收第一基准信号序列，所述第一比较器用于根据至少一组所述时钟信号和所述第一基准信号序列，生成所述第一信号序列；所述第一信号序列的每个所述第一信号中，与一组所述时钟信号中的前n+1个时钟信号对应的部分为第二电位，与后n个时钟信号对应的部分为第一电位；所述第二中间信号生成单元包括第二比较器，所述第二比较器，一个输入端与所述第二计数器的输出端电连接，另一个输入端用于接收第二基准信号序列，所述第二比较器用于根据至少一组所述反相时钟信号和所述第二基准信号序列，生成所述第二信号序列；所述第二信号的一部分与一组所述反相时钟信号的从第1个所述反相时钟信号中部的跳变沿至第n+1个反相时钟信号中部的跳变沿对应，所述一部分为第一电位，所述第二信号的其它部分为第二电位。

可选地，所述第一中间信号生成单元包括第一状态转换单元，其分别在所述第一计数器的计数值等于第一预定值和第二预定值时转换所述第一信号的电位状态，在所述第一计数器的其他计数值时保持所述第一信号的电位状态；以及所述第二信号生成单元包括第二状态转换单元，其分别在所述第二计数器的计数值等于第三预定值和第四预定值时转换所述第二信号的电位状态，在所述第二计数器的其他计数值时保持所述第二信号的电位状态。

可选地，所述组合逻辑单元对所述第一信号序列和所述第二信号序列做或非逻辑运算以生成所述第三信号序列；或者所述组合逻辑单元对所述第一信号序列和所述第二信号序列做与逻辑运算以生成所述第三信号序列。

可选地，所述组合逻辑单元包括或非门，所述或非门，两个输入端作为所述组合逻辑单元的两个输入端，与所述第一、二信号发生单元的输出端电连接，所述第三信号序列的相邻两个所述第三信号中，与一组所述时钟信号中第1个时钟信号的前半部分和第n+1个时钟信号的后半部分对应的部分都为第一电位，相邻两个所述第三信号中的其它部分为第二电位。

可选地，所述二分频单元包括触发器和反相器；所述触发器的时钟端，作为所述二分频单元的输入端，与所述组合逻辑单元的输出端电连接，用于接收所述第三信号序列；所述反相器的正极、负极，与所述触发器的输出端、输入端电连接；所述触发器用于通过时钟端接收到相邻两个所述第三信号中的一个所述第三信号的跳变沿时，通过输出端输出等占空比的2n+1分频信号序列中一个2n+1分频信号的第一电位，并通过输入端接收被所述反相器反相的第二电位；接收到紧接的另一个所述第三信号的跳变沿时，输出所述2n+1分频信号的第二电位。

可选地，所述第一计数器和/或所述第二计数器为格雷码计数器。

可选地，所述第一、第二计数器包括：第一转码器，用于将格雷码转换为二进制码并输出；加法器，输出端与输入端电连接，使能端与所述第一转码器的输出端电连接，时钟端作为所述第一计数器的输入端的一部分用于接收所述时钟信号序列，复位端用于接收复位信号；所述加法器用于对二进制码进行累加并输出，根据每累加2n+1次接收到一次的所述复位信号，对累加后的二进制码进行复位；第二转码器，输入端与所述加法器的输出端电连接，输出端与所述第一转码器的输入端电连接，用于将累加后的二进制码转换为累加后的格雷码。

可选地，所述第一、第二计数器还包括：寄存器，输入端与所述第二转码器的输出端电连接，时钟端作为所述第一计数器的输入端的一部分用于接收所述时钟信号序列，复位端用于接收所述复位信号；所述寄存器用于对累加后的格雷码进行寄存并输出。

第二个方面，本申请实施例提供了一种时钟信号生成电路，包括：如上述第一个方面中任一项所述的分频器；所述分频器用于输出等占空比的 2n+1分频信号序列，作为设计时钟信号序列。

第三个方面，本申请实施例提供了一种电子设备，包括：如上述第二个方面所述的时钟信号生成电路。

本申请实施例提供的技术方案带来的有益技术效果包括：根据时钟信号序列，生成包括至少一个第一信号的第一信号序列，每个第一信号与一组时钟信号对应，即第一信号与2n+1个时钟信号对应，相当于将具有2n+1 个跳变沿的时钟信号转变为只有1个跳变沿的第一信号，使得第一信号的跳变沿的数量大大降低；同理大大降低了第二信号的跳变沿的数量，且第一信号的跳变沿与第二信号的跳变沿在时间上错位，即第一信号与第二信号不会同时发生电位翻转；因此，再对第一信号与第二信号进行组合逻辑运算操作时，可以降低产生竞争冒险的几率，可以降低信号产生毛刺的现象，从而有利于在实现生成等占空比的2n+1分频信号序列的基础上，降低竞争冒险的几率，降低产生信号毛刺几率，能够提升信号的可靠性。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种分频器的结构示意图；

图2为本申请实施例提供的一种分频器的各信号序列的时序波形示意图；

图3为本申请实施例提供的第一信号发生单元的结构示意图；

图4为本申请实施例提供的第一计数器的结构示意图；

图5为本申请实施例提供的等占空比的三分频分频器的各信号序列的时序波形示意图；

图6为本申请另一实施例的分频器的方框图；

图7A-7C为本申请实施例提供的等占空比五分频器的操作有关的波形图。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语 (包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

首先对本申请涉及的几个名词进行介绍和解释：

分频，是指将单一频率信号的频率降低为原来的M分之一，就叫作 M分频。若M为偶数则为偶数分频，若M为奇数则为奇数分频。通过分频可以得到所需要的频率的信号。

分频器，实现分频的电路称为分频器，分频器包括偶数分频器和奇数分频器。

占空比，是指在一个信号周期或脉冲循环内，通电时间相对于总时间所占的比例。

等占空比，是指通电时间占所属信号周期或脉冲循环的总时间的比例为50％。

竞争与冒险，一般出现在数字电路中的组合逻辑电路中。组合逻辑电路中，同一信号经不同的路径传输后，到达电路中某一会合点的时间有先有后，这种现象称为逻辑竞争，因此产生干扰脉冲的现象称为冒险，干扰脉冲又称毛刺信号或信号毛刺，简称毛刺。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供了一种分频器，该分频器的结构示意图如图1所示，包括：第一信号发生单元10、反相单元20、第二信号发生单元30、组合逻辑单元40和二分频单元50。

第一信号发生单元10用于根据时钟信号序列clk，生成包括至少一个第一信号的第一信号序列并输出；时钟信号序列clk的每组时钟信号包括 2n+1个时钟信号，n为正整数；第一信号的跳变沿，与一组时钟信号的第 n+2个时钟信号的跳变沿对应。

第二信号发生单元30的输入端与反相单元20的输出端电连接，第二信号发生单元30用于根据与时钟信号序列clk相位相反的反相时钟信号序列，生成包括至少一个第二信号的第二信号序列并输出；第二信号中，跳变沿与一组反相时钟信号中第1个反相时钟信号的跳变沿对应，反相跳变沿与第n+1个反相时钟信号的跳变沿对应。

组合逻辑单元40的两个输入端与第一信号发生单元10的输出端、第二信号发生单元20的输出端电连接，组合逻辑单元40用于对第一信号序列和第二信号序列进行组合逻辑运算，得到包括至少两个第三信号的第三信号序列并输出。

二分频单元50的输入端与组合逻辑单元40的输出端电连接，二分频单元50用于根据第三信号序列，生成等占空比的2n+1分频信号序列。

本申请实施例中，n为>1的正整数，等占空比的2n+1分频信号序列包括等占空比的2n+1分频信号，实际上是等占空比的任意(大于1的) 奇数的分频信号。

本申请实施例提供的分频器可以是等占空比的三分频的分频器、等占空比的五分频的分频器、等占空比的七分频的分频器或等占空比的九分频的分频器等任意(大于1的)奇数分频的分频器。

本申请实施例中，根据时钟信号序列，生成包括至少一个第一信号的第一信号序列，每个第一信号与一组时钟信号对应，即第一信号与2n+1 个时钟信号对应，相当于将具有2n+1个跳变沿的时钟信号转变为只有1 个跳变沿的第一信号，使得第一信号的跳变沿的数量大大降低；同理大大降低了第二信号的跳变沿的数量，且第一信号的跳变沿与第二信号的跳变沿在时间上错位，即第一信号与第二信号不会同时发生电位翻转；因此，再对第一信号序列中的第一信号与第二信号序列中的第二信号进行或非操作时，可以降低产生竞争冒险的几率，可以降低信号产生毛刺的现象，从而有利于在实现生成等占空比的2n+1分频信号序列的基础上，降低竞争冒险的几率，降低产生信号毛刺几率，能够提升信号的可靠性。

可选地，一个第三信号的跳变沿与一组时钟信号中第1个时钟信号的跳变沿对应，紧接的另一个第三信号的跳变沿与第n+1个时钟信号的反相跳变沿对应。

可选地，反相单元20的输入端用于接收时钟信号序列。

可选地，跳变沿是上升沿，反相跳变沿是下降沿，第一电位是高电位，第二电位是低电位；或者，跳变沿是下降沿，反相跳变沿是上升沿，第一电位是低电位，第二电位是高电位。

可选地，本申请实施例中的时钟信号和反相时钟信号都是等占空比的。

下面结合图2并以图2为例，介绍一下本申请实施例的分频器的工作原理。

图2中clk表示时钟信号序列，clk_p表示第一信号序列，clk_inv表示反相时钟信号序列，clk_inv_p表示第二信号序列，～(clk_p|clk_inv_p) 表示第三信号序列，clk_div_2n+1表示等占空比的2n+1分频信号序列，n 为正整数。左起第一条竖直虚线的左侧部分为上述各信号序列在预备阶段 T0的信号时序波形，右侧部分为上述各信号序列在工作阶段的信号时序波形，图2中示例性地展示了各信号序列在第一工作阶段T1的信号时序波形。

如图2所示的例子中，第一工作阶段T1可以代表每个工作阶段，时钟信号序列clk在每个工作阶段的部分为一组时钟信号(含2n+1个时钟信号)，反相时钟信号序列clk_inv在每个工作阶段的部分为一组反向时钟信号(含2n+1个反相时钟信号)，第一信号序列clk_p在每个工作阶段的部分为一个第一信号，第二信号序列clk_inv_p在每个工作阶段的部分为一个第二信号，第三信号序列～(clk_p|clk_inv_p)在每个工作阶段的部分为两个第三信号，等占空比的2n+1分频信号序列clk_div_2n+1在每个工作阶段的部分为一个等占空比的2n+1分频信号。

图2的示例中，跳变沿是上升沿，反相跳变沿是下降沿，第一电位是高电位，第二电位是低电位。

图2中，时钟信号序列clk在第一工作阶段T1的部分为一组时钟信号，包括2n+1个等占空比的时钟信号，标号1、2、3至n+1的时钟信号表示一组时钟信号的前n+1个时钟信号，标号n+2至2n、以及0的时钟信号表示一组时钟信号的后n个时钟信号，每个时钟信号前一半时间为高电位、后一半时间为低电位。第一信号发生单元10根据一组时钟信号，生成一个第一信号并输出，第一信号的上升沿与第n+2个时钟信号的上升沿对齐。

反相单元20将图2中的一组时钟信号反相为图2中反相时钟信号序列clk_inv的一组反相时钟信号。如图2所示，一组反相时钟信号包括2n+1 个等占空比的反相时钟信号，标号1、2、3至n+1的反相时钟信号表示一组反相时钟信号的前n+1个反相时钟信号，标号n+2至2n、以及0的反相时钟信号表示一组反相时钟信号的后n个反相时钟信号，每个反相时钟信号前一半时间为低电位、后一半时间为高电位。

第二信号发生单元30根据图2中的一组反相时钟信号，生成图2中第二信号序列clk_inv_p的一个第二信号。第二信号的上升沿，与第1个反相时钟信号的上升沿对齐，即与第1个时钟信号的下降沿对齐；第二信号的下降沿，与第n+1个反相时钟信号的上升沿对齐，即与第n+1个时钟信号的下降沿对齐。

组合逻辑单元40对图2中第一信号序列clk_p的一个第一信号和第二信号序列clk_inv_p的一个第二信号进行或非，得到图2中第三信号序列～(clk_p|clk_inv_p)的两个第三信号；一个第三信号的上升沿与第1个时钟信号的上升沿对齐，紧接的另一个第三信号的上升沿与第n+1个时钟信号的下降沿对齐。由于第n+1个时钟信号的下降沿，将所属一组时钟信号的总时长划分为相等的两部分，因此两个第三信号的周期是相等的。

二分频单元50根据图2中第三信号序列～(clk_p|clk_inv_p)的两个第三信号，生成图2中2n+1分频信号序列clk_div_2n+1的一个2n+1分频信号，该2n+1分频信号的上升沿与一个第三信号的上升沿(即第1个时钟信号的上升沿)对齐，该2n+1分频信号的下升沿与紧接的另一个第三信号的上升沿(即第n+1个时钟信号的下降沿)对齐，可见该2n+1分频信号是等占空比的。

可选地，如图3所示，本申请实施例的分频器的第一信号发生单元 10，包括：第一计数器101和第一比较器102(作为“第一中间信号生成单元”的一个例子)。第一中间信号生成单元，其将第一计数器101的计数值的第一子集和第二子集分别映射到第一信号的第一电位和第二电位。

第一计数器101的时钟端CLK作为第一信号发生单元10的输入端，用于接收时钟信号序列，第一计数器101用于对时钟信号序列中的时钟信号进行计数，生成并输出至少一组时钟信号。

第一比较器102，一个输入端B与第一计数器101的输出端Q电连接，另一个输入端A用于接收第一基准信号序列1A，第一比较器102用于根据至少一组时钟信号和第一基准信号序列1A，生成第一信号序列；第一信号序列的每个第一信号中，与一组时钟信号中的前n+1个时钟信号对应的部分为第二电位，与后n个时钟信号对应的部分为第一电位。

本申请实施例的第一信号发生单元10中，第一计数器101可以从预备阶段开始至工作阶段对时钟信号进行计数，结合图2，第一计数器101 对每个时钟信号的上升沿进行计数，每计数2n+1个(从预备阶段的0号至工作阶段的2n号、或前一个工作阶段的0号至后一个工作阶段的2n号) 时钟信号时，根据复位端接收到的rst_2n+1对计数值进行复位操作，复位后重新开始计数。可选地，每组时钟信号包括2n+1个时钟信号，2n+1个时钟信号包括当前计数周期的后2n个时钟信号和紧接的下一个计数周期的第一个时钟信号，例如图2中clk的标号1至2n的时钟信号和2n之后标号为0的时钟信号。

合理地设计第一基准信号序列1A，第一比较器102对每组计数值与第一基准信号序列1A的一组第一基准信号进行比较，可以得到如图2所示的一个第一信号。具体地，当第一计数器101输出的计数值为1至n+1 时，第一比较器102输出高电位，当第一计数器101输出的计数值为n+2 至0时，第一比较器102输出低电位；使得第一信号中与第1个至第n+1 个时钟信号对应的部分为低电位，第一信号中与第n+2个至第2n+1个(即图2的clk中T1阶段标号为0的那个)时钟信号对应的部分为高电位。

本申请实施例的第一信号发生单元10的构成较为简单，成本较低；通过合理设第一基准信号序列，可以得到所需要的第一工作信号，可以灵活适用于广泛的应用场合。

可选地，如图3所示，本申请实施例的反相单元20可以包括反相器。

可选地，如图3所示，本申请实施例的第二信号发生单元30包括：第二计数器301和第二比较器302(作为“第二中间信号生成单元”的一个例子。第二中间信号生成单元，其将第二计数器301的计数值的第一子集和第二子集分别映射到第二信号的第一电位和第二电位。

第二计数器301的时钟端CLK作为第二信号发生单元30的输入端，用于接收反相时钟信号序列，第二计数器301用于对反相时钟信号序列中的反相时钟信号进行计数，生成并输出至少一组反相时钟信号。

第二比较器302，一个输入端B与第二计数器301的输出端Q电连接，另一个输入端A用于接收第二基准信号序列2A，第二比较器302用于根据至少一组反相时钟信号和第二基准信号序列2A，生成第二信号序列；第二信号的一部分与一组反相时钟信号的从第1个反相时钟信号中部的跳变沿至第n+1个反相时钟信号中部的跳变沿对应，一部分为第一电位，第二信号的其它部分为第二电位。

每个第二信号与反相时钟信号序列中的一组反相时钟信号相对应。

本申请实施例的第二信号发生单元30中，第二计数器301可以从预备阶段开始至工作阶段对反相时钟信号进行计数，结合图2，每计数2n+1 个(从预备阶段的0号至工作阶段的2n号、或前一个工作阶段的0号至后一个工作阶段的2n号)反相时钟信号的上升沿时，根据复位端接收到的rst_2n+1对计数值进行复位操作，复位后重新开始计数。可选地，每组反相时钟信号包括2n+1个反相时钟信号，2n+1个反相时钟信号包括当前计数周期的后2n个反相时钟信号和紧接的下一个计数周期的第一个反相时钟信号，例如图2中clk_p的标号1至2n的反相时钟信号和2n之后标号为0的反相时钟信号。

合理地设计第二基准信号序列2A，第二比较器302对每组反相时钟信号与第二基准信号序列2A的一组第二基准信号进行比较，可以得到如图2所示的一个第二信号。具体地，第二比较器302从预备阶段开始输出高电位，当第二计数器301输出的计数值为1至n时，第二比较器302输出高电位，当第二计数器301输出的计数值为n+1至0时，第二比较器 302输出低电位。使得第二信号中与第1个至第n+1个反相时钟信号上升沿对应的部分为高电位，第二信号中的其它部分为低电平，第二信号中的其它部分包括第1个反相时钟信号的前半部分、n+1个反相时钟信号的后半部分、第n+2个至第2n+1个(即图2的clk_inv中T1阶段标号为0的那个)时钟信号对应的部分为高电位。

本申请实施例的第二信号发生单元30的构成较为简单，成本较低；通过合理设第二基准信号序列，可以通过比较得到所需要的第二工作信号，可以灵活适用于广泛的应用场合。

可选地，如图3所示，本申请实施例的分频器的组合逻辑单元40包括或非门。

或非门，两个输入端作为组合逻辑单元40的两个输入端，与第一信号发生单元10、第二信号发生单元20的输出端电连接。第三信号序列的相邻两个第三信号中，与一组时钟信号中第1个时钟信号的前半部分和第 n+1个时钟信号的后半部分对应的部分都为第一电位，相邻两个第三信号中的其它部分为第二电位。

例如，如图2所示，第三信号序列～(clk_p|clk_inv_p)的相邻两个第三信号中，前一个第三信号的第一部分为高电位，第一部分与第1个时钟信号的前半部分(即高电位)对应，前一个第三信号中位于第一部分之后的其它部分都为低电位；后一个第三信号的第一部分为高电位，该第一部分与第n+1个时钟信号的后半部分(即低电位部分)对应，后一个第三信号中位于第一部分之后的其它部分都为低电位。

本申请实施例中，利用简单的或非门可以实现组合逻辑单元40的功能，容易实现，有利于控制成本。

可选地，如图3所示，本申请实施例的分频器的二分频单元50包括触发器501和反相器502。

触发器501的时钟端CLK，作为二分频单元的输入端，与组合逻辑单元40的输出端电连接，用于接收第三信号序列。

反相器502的正极与触发器501的输出端Q电连接，反相器502的负极与触发器501的输入端D电连接；

触发器501用于通过时钟端CLK接收到相邻两个第三信号中的一个第三信号的跳变沿时，通过输出端输出等占空比的2n+1分频信号序列中一个2n+1分频信号的第一电位，并通过输入端接收被反相器反相的第二电位；接收到紧接的另一个第三信号的跳变沿时，输出2n+1分频信号的第二电位。

可选地，触发器501可以是跳变沿触发器，例如D触发器，JK触发器等。

作为一个示例，结合图2和图3，第三信号序列～(clk_p|clk_inv_p)包括相邻两个第三信号，触发器501为上升沿触发器。初始状态或在预备阶段，触发器501输出低电位；进入工作阶段，触发器501通过其CLK端接收到前一个第三信号的上升沿时，通过其输出端Q输出高电位，该高电位被反相器502反相为低电位输送至触发器501的输入端D，但此时由于触发器501还未接收到后续的第三信号的上升沿，因此输出电位不变，仍为高电位；当触发器501接收到后一个第三信号的上升沿时，将通过输入端D接收到的低电位通过输出端Q输出。

此外，触发器501的复位端用于接收复位信号rst_2n+1，触发器501 用于根据复位端接收到的rst_2n+1对输出值(或电位)进行复位清零。

可选地，如图3所示，本申请实施例的分频器的第一计数器101为格雷码计数器。

从预备阶段到工作阶段，第一计数器101需要从相当于十进制数的0 计数到4，复位清零为0，再开始重新计数。第一计数器101为格雷码计数器，输出的计数值为格雷码，计数过程中各计数值之间只有一位信号跳变；以五分频的分频器为例，第一计数器101输出的计数值的跳变顺序为 000-001-011-010-110。格雷码计数器在计数过程中，任意相邻计数值之间跳变时，只有一位信号变化，消除了竞争冒险发生的条件，能够避免毛刺型脉冲信号的产生，有利于提升整个分频器输出信号的稳定性。

可选地，如图3所示，本申请实施例的分频器的第二计数器301为格雷码计数器。

可选地，如图4所示，本申请实施例的分频器中，作为格雷码计数器的第一计数器101包括：第一转码器1011、加法器1012和第二转码器1013。

第一转码器1011用于将格雷码gary转换为二进制码bin并输出。

加法器1012，输出端Q与输入端D电连接，使能端EN与第一转码器1011的输出端电连接，时钟端CLK作为第一计数器101的输入端的一部分用于接收时钟信号序列，复位端用于接收复位信号rst_2n+1；加法器 1012用于对二进制码进行累加并输出，根据每累加2n+1次接收到一次的复位信号，对累加后的二进制码进行复位。

第二转码器1013，输入端与加法器1012的输出端Q电连接，输出端与第一转码器1011的输入端电连接，用于将累加后的二进制码转换为累加后的格雷码。

可选地，如图4所示，bin_dout表示第一转码器1011输出的二进制码，bin_cnt表示加法器1012输出的累加后的二进制码，gray_temp表示第二转码器1013输出的累加后的格雷码。

可选地，如图4所示，本申请实施例的分频器的第一计数器101还包括：寄存器1014。

寄存器1014，输入端D与第二转码器1013的输出端电连接，时钟端 CLK作为第一计数器101的输入端的一部分用于接收时钟信号序列，复位端用于接收复位信号rst_2n+1；寄存器1014用于对第二转码器1013累加后的格雷码进行寄存并输出。通过寄存器的缓冲，有利于消除信号的竞争冒险，有利于消除信号毛刺，从而能够提升信号的稳定性。

可选地，如图4所示，gray_out表示寄存器1014输出的格雷码。

可选地，本申请实施例的分频器的第二计数器301的结构和工作原理，可以与第一计数器101的结构和工作原理相同或类型，此处不再赘述。

本申请实施例提供的分频器可以是等占空比的三分频的分频器、等占空比的五分频的分频器、等占空比的七分频的分频器或等占空比的九分频的分频器等任意大于1的奇数分频的分频器。

下面以图5为例，介绍一下本申请实施例的等占空比的三分频的分频器的工作原理。

n为1，2n+1为3。图5中，clk表示时钟信号序列，clk_p表示第一信号序列，clk_inv表示反相时钟信号序列，clk_inv_p表示第二信号序列，～(clk_p|clk_inv_p)表示第三信号序列，clk_div_3表示等占空比的三分频信号序列。左起第一条竖直虚线的左侧部分为上述各信号序列在预备阶段 T0的信号时序波形，右侧部分为上述各信号序列在各工作阶段的信号时序波形，各工作阶段包括第一至第五工作阶段，即T1-T5。

如图5所示的例子中，第一工作阶段T1可以代表每个工作阶段，时钟信号序列clk在每个工作阶段的部分为一组时钟信号(含3个时钟信号)，反相时钟信号序列clk_inv在每个工作阶段的部分为一组反向时钟信号 (含3个反相时钟信号)，第一信号序列clk_p在每个工作阶段的部分为一个第一信号，第二信号序列clk_inv_p在每个工作阶段的部分为一个第二信号，第三信号序列～(clk_p|clk_inv_p)在每个工作阶段的部分为两个第三信号，等占空比的三分频信号序列clk_div_3在每个工作阶段的部分为一个等占空比的三分频信号。

图5的示例中，跳变沿是上升沿，反相跳变沿是下降沿，第一电位是高电位，第二电位是低电位。

图5中，时钟信号序列clk在第一工作阶段T1的部分为一组时钟信号，包括3个等占空比的时钟信号，标号1至2表示一组时钟信号的前2 个时钟信号，标号0表示一组时钟信号的第3个时钟信号，每个时钟信号前一半时间为高电位、后一半时间为低电位。第一信号发生单元10根据一组时钟信号，生成一个第一信号并输出，第一信号的上升沿与第3个时钟信号的上升沿对齐。

反相单元20将图5中的一组时钟信号反相为图5中反相时钟信号序列clk_inv的一组反相时钟信号。如图5所示，一组反相时钟信号包括3 个等占空比的反相时钟信号，标号1至2表示一组反相时钟信号的前2个反相时钟信号，标号0表示一组反相时钟信号的第3个反相时钟信号。每个反相时钟信号前一半时间为低电位、后一半时间为高电位。

第二信号发生单元30根据图5中的一组反相时钟信号，生成图5中第二信号序列clk_inv_p的一个第二信号。第二信号的上升沿，与第1个反相时钟信号的上升沿对齐，即与第1个时钟信号的下降沿对齐；第二信号的下降沿，与第2个反相时钟信号的上升沿对齐，即与第2个时钟信号的下降沿对齐。

组合逻辑单元40对图5中时钟信号序列clk的一个第一信号和第二信号序列clk_inv_p的一个第二信号进行或非操作，得到图5中第三信号序列～(clk_p|clk_inv_p)的两个第三信号；一个第三信号的上升沿与第1个时钟信号的上升沿对齐，紧接的另一个第三信号的上升沿与第2个时钟信号的下降沿对齐。由于第2个时钟信号的下降沿，将所属一组时钟信号的总时长划分为相等的两部分，因此两个第三信号的周期是相等的。

二分频单元50根据图5中第三信号序列～(clk_p|clk_inv_p)的两个第三信号，生成图5中三分频信号序列clk_div_3的一个三分频信号，该三分频信号的上升沿与一个第三信号的上升沿(即第1个时钟信号的上升沿) 对齐，该三分频信号的下升沿与紧接的另一个第三信号的上升沿(即第 n+1个时钟信号的下降沿)对齐，可见该2n+1分频信号是等占空比的。

其他实施例

图6为另一个实施例的等占空比奇数分频器的方框示意图。图6所示的等占空比奇数分频器500包括第一信号发生单元10、第二信号发生单元30、组合逻辑单元40、二分频单元50和单元20。可选地，反相单元 20包括反相器20；二分频单元50包括二分频器50；第一信号发生单元 10包括电连接的第一计数器101和第一中间信号生成单元120；第二信号发生单元30包括电连接的第二计数器301和第二中间信号生成单元220。本领域技术人员能够理解，分频器500可能包括其他的组件，但是为了清楚，在本文中仅示出了有关的组件。

与上述实施例不同之一在于，图6所示的逻辑组合逻辑单元40实现为与逻辑单元40，其对第一信号序列和第二信号序列做与逻辑运算以生成第三信号序列。下面将结合图7A和7B所示的波形图来描述图6所示的等占空比奇数分频器500的操作。

图7A示出了根据一个实施例的等占空比五分频器的操作有关的波形图700A。参见图7A和图6，输入时钟clk被提供给第一计数器101，并且经反相器20反相后得到的反相时钟clk_inv被提供给第二计数器301。第一计数器101和第二计数器301可以是格雷码计数器，例如图4所示的格雷码计数器，也可以是其他类型的计数器，例如二进制计数器。第一计数器101和第二计数器301分别在时钟信号clk和clk_inv的上升沿触发计数，并将计数值分别提供给第一中间信号生成单元120和第二中间信号生成单元220。第一中间信号生成单元120在计数值为0、1、2时输出高电平且在计数值为3、4时输出低电平，从而输出图7A所示的第一信号序列clk_p。第二中间信号生成单元220在计数值为0、1时输出低电平且在计数值为2、3、4时输出高电平，从而输出图7A所示的第二信号序列 clk_inv_p。与逻辑单元40对第一信号序列clk_p和第二信号序列clk_inv_p 做与逻辑运算，得到图7A所示的组合信号(第三信号序列) clk_p&clk_inv_p。该组合信号作为二分频器50的时钟信号被提供给二分频器50。如图7A所示，二分频器50在时钟信号clk_p&clk_inv_p的上升沿触发输出信号，从而得到5分频的等占空比信号clk_div5。

图7B示出了根据一个实施例的等占空比五分频器的操作有关的波形图700B。参见图7B和图6，输入时钟clk被提供给第一计数器101，并且经反相器20反相后得到的反相时钟clk_inv被提供给第二计数器301。第一计数器101和第二计数器301分别在时钟信号clk和clk_inv的上升沿触发计数，并将计数值分别提供给第一中间信号生成单元120和第二中间信号生成单元220。第一中间信号生成单元120在计数值为0、1、2、3 时输出高电平且在计数值为4时输出低电平，从而输出图7B所示的第一信号序列clk_p。第二中间信号生成单元220在计数值为1时输出低电平且在计数值为0、2、3、4时输出高电平，从而输出图7B所示的第二信号序列clk_inv_p。与逻辑单元40对第一信号序列clk_p和第二信号序列 clk_inv_p做与逻辑运算，得到图7B所示的组合信号(第三信号序列) clk_p&clk_inv_p。该组合信号作为二分频器50的时钟信号被提供给二分频器50。如图7B所示，二分频器50在时钟信号clk_p&clk_inv_p的上升沿触发输出信号，从而得到5分频的等占空比信号clk_div5。

图7C示出了根据一个实施例的等占空比五分频器的波形图700C。参见图7C和图6，输入时钟clk被提供给第一计数器101，并且经反相器20 反相后得到的反相时钟clk_inv被提供给第二计数器301。第一计数器101 和第二计数器301分别在时钟信号clk和clk_inv的上升沿触发计数，并将计数值分别提供给第一中间信号生成单元120和第二中间信号生成单元220。第一中间信号生成单元120在计数值为0、1、2、3时输出高电平且在计数值为4时输出低电平，从而输出图7C所示的第一信号序列 clk_p。第二中间信号生成单元220在计数值为0、1时输出低电平且在计数值为2、3、4时输出高电平，从而输出图7C所示的第二信号序列clk_inv_p。与逻辑单元40对第一信号序列clk_p和第二信号序列clk_inv_p 做与逻辑运算，得到图7C所示的组合信号(第三信号序列) clk_p&clk_inv_p。该组合信号作为二分频器50的时钟信号被提供给二分频器50。如图7C所示，二分频器50在时钟信号clk_p&clk_inv_p的上升沿触发输出信号，从而得到5分频的等占空比信号clk_div5。

在本实施例中，第一中间信号生成单元120和第二中间信号生成单元 220可以采用上文中图3描述的比较器的方式来基于计数值生成信号clk_p 和clk_inv_p。

在其他实施例中，第一中间信号生成单元120不一定采用比较器来实现计数值与第一信号的映射，第一中间信号生成单元120可以采用能够实现计数值与第一信号之间映射的任何状态转换单元。

在一种实施方式中，替换比较器的第一状态转换单元在计数值等于特定预定值时分别转换第一信号的电平状态，在其他计数值时保持第一信号的电平状态。在另一种实施方式中，第一中间信号生成单元120不需要格雷码-二进制码转换单元，而替换比较器的第一状态转换单元直接将收到的各个格雷码计数值映射到相应的第一电平状态或第二电平状态。例如，仍然以五分频电路为例，中间信号生成单元或者状态转换单元将格雷码 000,001,011映射到第一电平以及将格雷码010,110映射到第二电平。换言之，中间信号生成单元将计数值的第一子集和第二子集分别映射到第一信号的第一电平和第二电平。

上文描述了第一计数器和第一中间信号生成单元的具体结构及其可能的变形，本领域技术人员能够理解，图6所示的第二计数器和第二中间信号生成单元可以具有类似的结构或者以类似的方式实现。

在一种实施方式中，第一中间信号生成单元120包括第一状态转换单元，其在第一计数器的计数值等于第一预定值和第二预定值时分别转换第一信号的电平状态，在第一计数器的其他计数值时保持第一信号的电平状态。第二中间信号生成单元220包括第二状态转换单元，其在第二计数器的计数值等于第三预定值和第四预定值时分别转换第二信号的电平状态，在第二计数器的其他计数值时保持第二信号的电平状态。第一预定值小于第二预定值，第三预定值小于第四预定值。第一预定值等于第三预定值，或者第一预定值不等于第三预定值。例如，图7A所示的例子中，第一预定值为0，第二预定值为3，第三预定值为0，第四预定值为2。又例如，图7B所示的例子中，第一预定值为0，第二预定值为4，第三预定值为1，第四预定值为2。又例如，图7C所示的例子中，第一预定值为0，第二预定值为4，第三预定值为0，第四预定值为2。第一预定值是第一计数器的计数值中的最小值，第四预定值是分频因数加1或减1后的二分之一。例如，当如图7A、7B、7C所示计数值从0开始时，第一预定值是0，第四预定值为分频因数减1后的二分之一。又例如，当如图7A、7B、7C所示计数值从1开始时，第一预定值是1，第四预定值为分频因数加1后的二分之一。

图7A-7C结合图6所示的实施例中，第一计数器101和第二计数器 301分别是基于时钟信号clk和反相时钟信号clk_inv的上升沿触发的。在一种实施方式中，可以不需要反相器20，而是第一计数器101基于时钟信号clk的上升沿触发，第二计数器301基于时钟信号clk的下降沿触发，也可以得到图7A-7C所示的波形，其中不再包括反相时钟信号clk_inv。

虽然图6示出的时钟信号clk直接输入第一计数器101，但是在特定的实现中，第一时钟信号clk可以先经过一个延迟器后再输入到第一计数器101中，以使得时钟信号clk与其反相信号clk_inv同时到达第一计数器101和第二计数器301。

虽然图6示出了反相器20，但是在其他实施例中，也可以不包括反相器，而是将时钟信号clk直接提供给第一计数器101和第二计数器301。

此外，基于同一发明构思，本申请实施例提供了一种时钟信号生成电路，包括：如上述本申请实施例以及任一可选实施方式的分频器；分频器用于输出等占空比的2n+1分频信号序列，作为设计时钟信号序列。

基于同一发明构思，本申请实施例提供了一种电子设备，包括：如上述本申请实施例的时钟信号生成电路。

可选地，本申请实施例的电子设备可以包括显示设备等。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (13)

1.一种分频器，其特征在于，包括：

第一信号发生单元，用于根据时钟信号序列，生成包括至少一个第一信号的第一信号序列并输出；所述时钟信号序列的每组时钟信号包括2n+1个时钟信号，n为正整数；所述第一信号的跳变沿，与一组所述时钟信号的第n+2个时钟信号的跳变沿对应；

反相单元；

第二信号发生单元，输入端与所述反相单元的输出端电连接，用于根据与所述时钟信号序列相位相反的反相时钟信号序列，生成包括至少一个第二信号的第二信号序列并输出；所述第二信号中，跳变沿与一组反相时钟信号中第1个反相时钟信号的跳变沿对应，反相跳变沿与第n+1个反相时钟信号的跳变沿对应；

组合逻辑单元，两个输入端分别与所述第一信号发生单元和第二信号发生单元的输出端电连接，对所述第一信号序列和所述第二信号序列做组合逻辑运算，得到包括至少两个第三信号的第三信号序列并输出；

二分频单元，输入端与所述组合逻辑单元的输出端电连接，用于根据所述第三信号序列，生成等占空比的2n+1分频信号序列。

2.根据权利要求1所述的分频器，其特征在于，

所述第一信号发生单元包括第一计数器，所述第一计数器的时钟端，作为所述第一信号发生单元的输入端，用于接收所述时钟信号序列，所述第一计数器用于对所述时钟信号序列中的时钟信号进行计数，生成并输出至少一组所述时钟信号；

所述第二信号发生单元包括第二计数器，所述第二计数器的时钟端，作为所述第二信号发生单元的输入端，用于接收所述反相时钟信号序列，所述第二计数器用于对所述反相时钟信号序列中的反相时钟信号进行计数，生成并输出至少一组所述反相时钟信号。

3.如权利要求2所述的分频器，其中，

所述第一信号发生单元包括第一中间信号生成单元，其将所述第一计数器的计数值的第一子集和第二子集分别映射到所述第一信号的第一电位和第二电位；以及

所述第二信号发生单元包括第二中间信号生成单元，其将所述第二计数器的计数值的第一子集和第二子集分别映射到所述第二信号的第一电位和第二电位。

4.根据权利要求3所述的分频器，其特征在于，

所述第一中间信号生成单元包括第一比较器，所述第一比较器，一个输入端与所述第一计数器的输出端电连接，另一个输入端用于接收第一基准信号序列，所述第一比较器用于根据至少一组所述时钟信号和所述第一基准信号序列，生成所述第一信号序列；所述第一信号序列的每个所述第一信号中，与一组所述时钟信号中的前n+1个时钟信号对应的部分为第二电位，与后n个时钟信号对应的部分为第一电位；

所述第二中间信号生成单元包括第二比较器，所述第二比较器，一个输入端与所述第二计数器的输出端电连接，另一个输入端用于接收第二基准信号序列，所述第二比较器用于根据至少一组所述反相时钟信号和所述第二基准信号序列，生成所述第二信号序列；所述第二信号的一部分与一组所述反相时钟信号的从第1个所述反相时钟信号中部的跳变沿至第n+1个反相时钟信号中部的跳变沿对应，所述一部分为第一电位，所述第二信号的其它部分为第二电位。

5.根据权利要求3所述的分频器，其特征在于，

所述第一中间信号生成单元包括第一状态转换单元，其分别在所述第一计数器的计数值等于第一预定值和第二预定值时转换所述第一信号的电位状态，在所述第一计数器的其他计数值时保持所述第一信号的电位状态；以及

所述第二中间信号生成单元包括第二状态转换单元，其分别在所述第二计数器的计数值等于第三预定值和第四预定值时转换所述第二信号的电位状态，在所述第二计数器的其他计数值时保持所述第二信号的电位状态。

6.根据权利要求1-5中任一项所述的分频器，其特征在于，所述组合逻辑单元对所述第一信号序列和所述第二信号序列做或非逻辑运算以生成所述第三信号序列；或者

所述组合逻辑单元对所述第一信号序列和所述第二信号序列做与逻辑运算以生成所述第三信号序列。

7.根据权利要求6所述的分频器，其特征在于，所述组合逻辑单元包括或非门，

所述或非门，两个输入端作为所述组合逻辑单元的两个输入端，与所述第一、二信号发生单元的输出端电连接，所述第三信号序列的相邻两个所述第三信号中，与一组所述时钟信号中第1个时钟信号的前半部分和第n+1个时钟信号的后半部分对应的部分都为第一电位，相邻两个所述第三信号中的其它部分为第二电位。

8.根据权利要求1所述的分频器，其特征在于，所述二分频单元包括触发器和反相器；

所述触发器的时钟端，作为所述二分频单元的输入端，与所述组合逻辑单元的输出端电连接，用于接收所述第三信号序列；

所述反相器的正极、负极，与所述触发器的输出端、输入端电连接；

所述触发器用于通过时钟端接收到相邻两个所述第三信号中的一个所述第三信号的跳变沿时，通过输出端输出等占空比的2n+1分频信号序列中一个2n+1分频信号的第一电位，并通过输入端接收被所述反相器反相的第二电位；接收到紧接的另一个所述第三信号的跳变沿时，输出所述2n+1分频信号的第二电位。

9.根据权利要求2所述的分频器，其特征在于，所述第一计数器和/或所述第二计数器为格雷码计数器。

10.根据权利要求9所述的分频器，其特征在于，所述第一、第二计数器包括：

第一转码器，用于将格雷码转换为二进制码并输出；

加法器，输出端与输入端电连接，使能端与所述第一转码器的输出端电连接，时钟端作为所述第一计数器的输入端的一部分用于接收所述时钟信号序列，复位端用于接收复位信号；所述加法器用于对二进制码进行累加并输出，根据每累加2n+1次接收到一次的所述复位信号，对累加后的二进制码进行复位；

第二转码器，输入端与所述加法器的输出端电连接，输出端与所述第一转码器的输入端电连接，用于将累加后的二进制码转换为累加后的格雷码。

11.根据权利要求10所述的分频器，其特征在于，所述第一、第二计数器还包括：

寄存器，输入端与所述第二转码器的输出端电连接，时钟端作为所述第一计数器的输入端的一部分用于接收所述时钟信号序列，复位端用于接收所述复位信号；所述寄存器用于对累加后的格雷码进行寄存并输出。

12.一种时钟信号生成电路，其特征在于，包括：如上述权利要求1-11中任一项所述的分频器；所述分频器用于输出等占空比的2n+1分频信号序列，作为设计时钟信号序列。

13.一种电子设备，其特征在于，包括：如上述权利要求12所述的时钟信号生成电路。

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