CN214279968U - 一种采用功率半桥叠封方案的半导体器件和半桥电路模块 - Google Patents

一种采用功率半桥叠封方案的半导体器件和半桥电路模块 Download PDF

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种采用功率半桥叠封方案的半导体器件和半桥电路模块，该半导体器件包括封装框架和层叠设置在封装框架的底座上的至少两个晶体管，其中，相邻两个晶体管的上层晶体管设置在下层晶体管的上表面的第一开窗区中，在该第一开窗区中实现串联或并联连接。本实用新型的半导体器件将至少两个晶体管层叠设置在封装框架的底座上，降低了对底座的基岛数量的需求，便于与普通封装框架兼容，降低了封装成本。本实用新型的半桥电路模块将第一晶体管和第二晶体管层叠设置在封装框架的底座上，第一晶体管和第二晶体管通过导电层电性连接而串联，降低了对封装框架的底座的基岛的需求，便于与普通封装框架兼容，降低了封装成本。

Description

一种采用功率半桥叠封方案的半导体器件和半桥电路模块
技术领域
本实用新型涉及半导体技术领域，具体地，涉及一种采用功率半桥叠封方案的半导体器件和半桥电路模块。
背景技术
在高压大功率电源应用领域中，运用高压MOS(metal-oxide semiconductor，金属氧化物半导体)半桥及其驱动技术来实现各种电源拓朴是常用的方法。
其中，高压MOS半桥由上管和下管组成，以上管和下管均为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管为例，参照图1，上管M1漏端连接母线电位V1，下管M2源端连接参考电位V2，上管M1的源端和下管M2的漏端连接。
参照图2的TO252封装结构，大部分NMOS管为三端元器件，引脚包括源端S、栅端G和漏端D，在高压(500V以上耐压)MOS半桥结构中，所需要的两个高压NMOS管多为分立的两个独立封装NMOS管的组合结构，集成度低，或者集成两个独立的NMOS管，需要特别设计的封装架构，成本高。
实用新型内容
鉴于上述问题，本实用新型的目的在于提供一种采用功率半桥叠封方案的半导体器件和半桥电路模块，从而以常规封装架构实现至少两个晶体管的集成封装，降低多晶体管的集成封装成本。
根据本实用新型的一方面，提供一种采用功率半桥叠封方案的半导体器件，其特征在于，包括：
封装框架，包括底座；
至少两个晶体管，层叠设置在所述底座上，其中，
所述至少两个晶体管中的相邻晶体管中的下层晶体管的上表面包括第一开窗区，所述第一开窗区中包括所述下层晶体管的源电极和漏电极中的至少一个；
所述至少两个晶体管中的相邻晶体管中的上层晶体管设置在所述下层晶体管的第一开窗区中，所述上层晶体管的下表面包括所述上层晶体管的源电极和漏电极中的至少一个，且与所述下层晶体管的源电极和漏电极中的至少一个串联或并联连接。
可选地，所述至少两个晶体管中的晶体管包括纵向双扩散金属氧化物半导体管。
可选地，所述至少两个晶体管包括：
第一晶体管，设置在所述底座上，所述第一晶体管的上表面包括通过绝缘层隔离的第一开窗区和第二开窗区，下表面包括漏电极，所述第一晶体管的第一开窗区中包括所述第一晶体管的源电极，所述第一晶体管的第二开窗区中包括所述第一晶体管的栅电极；
第二晶体管，设置在所述第一晶体管的第一开窗区上，所述第二晶体管的上表面包括通过绝缘层隔离的第一开窗区和第二开窗区，下表面包括与所述第一晶体管的源电极电连接的漏电极，所述第二晶体管的第一开窗区中包括所述第二晶体管的源电极，所述第二晶体管的第二开窗区中包括所述第二晶体管的栅电极，
所述第一晶体管和所述第二晶体管均为纵向双扩散金属氧化物场效应管。
可选地，所述第一晶体管的第一开窗区与所述第二晶体管的下表面之间设置有导电层，所述导电层包括导电胶。
可选地，所述第一晶体管和所述第二晶体管为高压晶体管。
可选地，所述第一晶体管和所述第二晶体管为NMOS管。
可选地，所述第一晶体管的第一开窗区的面积大于所述第二晶体管的下表面的面积。
可选地，所述封装框架包括：
第一引脚，与所述第一晶体管的下表面的漏电极电连接；
第二引脚，与所述第二晶体管的第一开窗区的源电极电连接。
可选地，所述第一晶体管的栅电极和所述第二晶体管的栅电极分别电连接至所述封装框架的两个引脚或连接至所述封装框架的同一引脚。
根据本实用新型的另一方面，提供一种半桥电路模块，其特征在于，包括：
封装框架，包括底座；
第一晶体管，设置在所述底座上，所述第一晶体管的上表面包括第一开窗区，所述第一开窗区包括所述第一晶体管的第一电极；
第二晶体管，设置在所述第一晶体管上方，所述第二晶体管的下表面包括所述第二晶体管的第二电极；以及
导电层，具有上表面和下表面，其中，所述导电层的下表面耦接所述第一开窗区，所述导电层的上表面耦接所述第二晶体管的下表面，用于将所述第一晶体管的第一电极和所述第二晶体管的第二电极电性连接。
本实用新型提供的半导体器件将至少两个晶体管层叠设置在封装框架的底座上，降低了对底座的基岛数量的需求，便于与普通封装框架兼容，降低了封装成本。
本实用新型提供的半桥电路模块将第一晶体管和第二晶体管层叠设置在封装框架的底座上，通过导电层电性连接第一晶体管的第一电极和第二晶体管的第二电极，降低了对底座的基岛数量的需求，便于与普通封装框架兼容，降低了封装成本。
附图说明
通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的半桥结构单元的结构示意图；
图2示出了根据现有技术的一种封装结构示意图；
图3示出了根据现有技术的一种晶体管的截面结构示意图；
图4示出了根据本实用新型实施例的半导体器件的晶体管的上表面结构示意图；
图5示出了根据本实用新型实施例的半导体器件的晶体管的截面结构示意图；
图6示出了根据本实用新型实施例的半导体器件的部分结构示意图。
具体实施方式
以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。
图3示出了根据现有技术的一种晶体管的截面结构示意图。
如图3所示，该晶体管100为VDMOS(Vertical Double-diffused Metal OxideSemiconductor，纵向双扩散金属氧化物半导体)，在本实施例中，为N型VDMOS，其在衬底110上设置有外延层120，该外延层120上表面两端包括两个间隔开的阱区130，两个阱区130的上表面均包括掺杂区131，在外延层120上设置有栅结构，该栅结构包括栅氧化层141和多晶硅栅142，多晶硅栅142在两个阱区130的上表面的投影覆位于两个掺杂区131之间，且两端分别延伸至两个掺杂区131，以在两个掺杂区131之间形成沟道区，栅氧化层141包围多晶硅栅142设置，以隔离多晶硅栅142与其它结构的直接电连接，源极金属层101覆盖在该晶体管100的上表面，与阱区130和掺杂区131电接触，以通过源极金属层101引出源电极形成源极S，衬底110的下表面覆盖设置漏极金属层102，以引出漏电极形成漏极D，多晶硅栅142引出栅极G。
以N型VDMOS为例，衬底110为N型掺杂衬底，衬底例如为硅衬底，漂移区120为N型掺杂区，阱区130为P型掺杂，该晶体管100形成源极S在上，漏极D在下的结构。
图4示出了根据本实用新型实施例的半导体器件的晶体管的上表面结构示意图，图5示出了根据本实用新型实施例的半导体器件的晶体管的截面结构示意图，其中，图5对应图4中的晶体管200沿AA线的截面结构示意图。
参照图4和图5，本实用新型实施例的半导体器件的晶体管200的上表面包括由绝缘层210隔离的第一开窗区201和栅结构220，第一开窗区201的上表面对应源电极，栅结构220中包括第二开窗区221，用于栅电极(多晶硅栅)，晶体管200的下表面对应漏电极，以N型VDMOS为例，晶体管200与晶体管100结构相同，区别在于将源电极与栅电极明确分隔。电极材料一般为铜，即第一开窗区201和第二开窗区221表面以及晶体管200的下表面覆铜。
其中，绝缘层210的上表面至晶体管200的下表面的厚度大于第一开窗区201和第二开窗区221的上表面至晶体管200的下表面的厚度，可保障绝缘性能，且便于后续的上层晶体管设置在下层晶体管的第一开窗区中的定位稳定性。
图6示出了根据本实用新型实施例的半导体器件的部分结构示意图。
如图6所示，本实用新型实施例的半导体器件300包括封装框架和设置在封装框架中的第一晶体管2001和第二晶体管2002，封装框架包括底座310和与底座310固定连接的引脚320。第一晶体管2001和第二晶体管2002的结构与晶体管200的结构相同，区别在于第二晶体管2002的尺寸小于第一晶体管2001的尺寸，且主要在于第一晶体管2001的第一开窗区的表面积大于或等于第二晶体管2002的下表面的面积，以便第二晶体管2002可放置在第一晶体管2001的第一开窗区中，且便于第一晶体管2001的第二开窗区的栅电极的引出。
在可选实施例中，第二晶体管2002的尺寸大于第一晶体管2001的第一开窗区的尺寸，第一晶体管2001和第二晶体管2002的相应电极(第一晶体管2001的第一开窗区的源电极(第一电极)和第二晶体管2002的下表面的漏电极(第二电极)连接)通过导电层301可实现可靠的电性连接，可维持第二晶体管2002的尺寸设计，保障第二晶体管2002的性能，保障对应的半桥电路模块的性能。
第一晶体管2001和第二晶体管2002依次层叠设置在底座310上，第一晶体管2001为下层晶体管，直接设置在底座310的上表面上，第一晶体管2001的下表面的漏电极通过底座310上的线路排布与引脚320中的一个电连接，引出对应把半导体器件300的漏端。
第二晶体管2002对应上层晶体管，设置在第一晶体管2001的第一开窗区中，第二晶体管2002的下表面的漏电极与第一晶体管2001的第一开窗区上表面的源电极电连接，形成第一晶体管2001和第二晶体管2002的串联结构，第二晶体管2002的第一开窗区的源电极、第二开窗区的栅电极和第一晶体管2001的第二开窗区的栅电极通过导线布线304连接至相应的引脚320，以引出第二晶体管2002的源电极作为半导体器件300的源极，引出第一晶体管2001和第二晶体管2002的栅极。
其中，第一晶体管2001和第二晶体管2002的第二开窗区的栅电极可分别引出至两个引脚320或引出至同一引脚320，统一控制，可适用于TO252封装，仅引出三个引脚。
在本实施例中，导电层301为导电胶，第二晶体管2002的下表面与第一晶体管2001的第一开窗区的上表面的电连接通过导电胶连接，可保障其电连接的可靠性，且导电胶可低温烧结，操作方便。在可选实施例中，第二晶体管2002的下表面与第一晶体管2001的第一开窗区的上表面的电连接为贴片焊接，对应的，导电层301为焊锡等其它导电材料。
在本实施例中，第一晶体管2001和第二晶体管2002的上表面设置源电极，下表面设置漏电极，层叠设置后形成串联连接，对普通的VDMOS晶体管100的结构改进小，易于实现。在可选实施例中，第一晶体管2001上表面可同时设置源电极和漏电极，电极引出可采用导线引出至引脚320，第二晶体管2002的源电极和漏电极可设置在同一表面，与第一晶体管2001上表面的源电极和漏电极实现串联或并联，也可降低对底座310的基岛数量的需求。
本实用新型实施例的半导体器件300第一晶体管2001和第二晶体管2002层叠设置，第二晶体管2002设置在第一晶体管2001的第一开窗区上，对封装框架的底座310的要求仅限于对第一晶体管2001的放置，可采用常规封装框架，无需单独设计封装框架，在不增加封装框架设计成本的情况下实现了半桥结构的双晶体管的封装。且第一晶体管2001和第二晶体管2002的层叠设置使其连接距离近，降低串联的连接路径上的电阻。
在本实施例中，以两个晶体管层叠设置为例，在可选实施例中，设置多个晶体管层叠设置，也可降低对封装框架的基岛数量的需求，降低封装成本。
本实用新型的采用功率半桥叠封方案的半导体器件将至少两个晶体管层叠设置在封装框架的底座上，降低了对底座的基岛数量的需求，便于与普通封装框架兼容，降低了封装成本。上述功率半桥叠封方案的封装可选用TO252，TO247和TO263等形式。
在一些实施例中，打线位置、方向、粗细等可与图示或上面描述到的实施例不同。
应当知道，“上”和“下”等位置关系对调，或整体角度统一调整后的位置关系等情形均在本实用新型的保护范围之内。
依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种采用功率半桥叠封方案的半导体器件，其特征在于，包括：
封装框架，包括底座；
至少两个晶体管，层叠设置在所述底座上，其中，
所述至少两个晶体管中的相邻晶体管中的下层晶体管的上表面包括第一开窗区，所述第一开窗区中包括所述下层晶体管的源电极和漏电极中的至少一个；
所述至少两个晶体管中的相邻晶体管中的上层晶体管设置在所述下层晶体管的第一开窗区中，所述上层晶体管的下表面包括所述上层晶体管的源电极和漏电极中的至少一个，且与所述下层晶体管的源电极和漏电极中的至少一个串联或并联连接。
2.根据权利要求1所述的半导体器件，其特征在于，
所述至少两个晶体管中的晶体管包括纵向双扩散金属氧化物半导体管。
3.根据权利要求2所述的半导体器件，其特征在于，所述至少两个晶体管包括：
第一晶体管，设置在所述底座上，所述第一晶体管的上表面包括通过绝缘层隔离的第一开窗区和第二开窗区，下表面包括漏电极，所述第一晶体管的第一开窗区中包括所述第一晶体管的源电极，所述第一晶体管的第二开窗区中包括所述第一晶体管的栅电极；
第二晶体管，设置在所述第一晶体管的第一开窗区上，所述第二晶体管的上表面包括通过绝缘层隔离的第一开窗区和第二开窗区，下表面包括与所述第一晶体管的源电极电连接的漏电极，所述第二晶体管的第一开窗区中包括所述第二晶体管的源电极，所述第二晶体管的第二开窗区中包括所述第二晶体管的栅电极，
所述第一晶体管和所述第二晶体管均为纵向双扩散金属氧化物场效应管。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第一晶体管的第一开窗区与所述第二晶体管的下表面之间设置有导电层，所述导电层包括导电胶。
5.根据权利要求3所述的半导体器件，其特征在于，
所述第一晶体管和所述第二晶体管为高压晶体管。
6.根据权利要求5所述的半导体器件，其特征在于，
所述第一晶体管和所述第二晶体管为NMOS管。
7.根据权利要求3所述的半导体器件，其特征在于，
所述第一晶体管的第一开窗区的面积大于所述第二晶体管的下表面的面积。
8.根据权利要求3所述的半导体器件，其特征在于，所述封装框架包括：
第一引脚，与所述第一晶体管的下表面的漏电极电连接；
第二引脚，与所述第二晶体管的第一开窗区的源电极电连接。
9.根据权利要求3或8所述的半导体器件，其特征在于，
所述第一晶体管的栅电极和所述第二晶体管的栅电极分别电连接至所述封装框架的两个引脚或连接至所述封装框架的同一引脚。
10.一种半桥电路模块，其特征在于，包括：
封装框架，包括底座；
第一晶体管，设置在所述底座上，所述第一晶体管的上表面包括第一开窗区，所述第一开窗区包括所述第一晶体管的第一电极；
第二晶体管，设置在所述第一晶体管上方，所述第二晶体管的下表面包括所述第二晶体管的第二电极；以及
导电层，具有上表面和下表面，其中，所述导电层的下表面耦接所述第一开窗区，所述导电层的上表面耦接所述第二晶体管的下表面，用于将所述第一晶体管的第一电极和所述第二晶体管的第二电极电性连接。
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