JP2023113219A - 半導体装置および回路装置 - Google Patents

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Abstract

Figure 2023113219000001
【課題】半導体装置の性能を向上させる。また、半導体装置をスイッチとして用いた回路装置の低損失化を図る。
【解決手段】半導体装置１００は、ｎ型のＭＯＳＦＥＴ（１Ｑ）および寄生ダイオード（Ｄ１）を含む半導体チップＣＨＰ１と、ｎ型のＭＯＳＦＥＴ（２Ｑ）および寄生ダイオード（Ｄ２）を含む半導体チップＣＨＰ２とを備える。半導体チップＣＨＰ１の表面ＴＳ１には、ソース電極ＳＥ１およびゲート配線ＧＷ１が形成され、半導体チップＣＨＰ１の裏面ＢＳ１には、ドレイン電極ＤＥ１が形成されている。半導体チップＣＨＰ２の表面ＴＳ２には、ソース電極ＳＥ２およびゲート配線ＧＷ２が形成され、半導体チップＣＨＰ２の裏面ＢＳ２には、ドレイン電極ＤＥ２が形成されている。ソース電極ＳＥ１とソース電極ＳＥ２とが導電性ペースト３０を介して接するように、表面ＴＳ１と表面ＴＳ２とが対向している。
【選択図】図７

Description

本発明は、半導体装置および回路装置に関し、特に、ｎ型のＭＯＳＦＥＴを備えた半導体装置と、その半導体装置を用いた回路装置とに関する。
自動車には、例えばヘッドランプまたはパワーウィンドウのような電力を必要とする多数の電気機器が搭載されている。これらの電気機器にバッテリーからの電力を供給または遮断するためのスイッチとして、従来では、リレーが用いられてきた。近年、リレーに代えて、ｎ型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置が用いられている。
バッテリーのメンテナンスなどを行う際には、バッテリーに接続されていたケーブルが取り外される場合があるが、メンテナンスの終了後、ケーブルはバッテリーに再接続される。その際、バッテリーの正極および負極に対して、ケーブルが逆接続されるという不具合が生じる場合がある。リレーを用いたスイッチでは、スイッチをオフ状態にしておけば、逆接続の場合でも電流は流れない。
しかし、半導体装置を用いたスイッチでは、パワーＭＯＳＦＥＴをオフ状態にしたとしても、パワーＭＯＳＦＥＴに形成されている寄生ダイオードを介して、電流が流れてしまう。そのような電流の逆流を防止するために、ｎ型のパワーＭＯＳＦＥＴのドレインとバッテリーの正極との間に、ｐ型のパワーＭＯＳＦＥＴを直列接続することが行われている。
その場合、半導体装置（半導体モジュール）の形態としては、ｎ型のパワーＭＯＳＦＥＴを備えた半導体チップと、ｐ型のパワーＭＯＳＦＥＴを備えた半導体チップとを別々のパッケージとして用意する手法が考えられる（第１事例）。または、ｎ型のパワーＭＯＳＦＥＴを備えた半導体チップと、ｐ型のパワーＭＯＳＦＥＴを備えた半導体チップとを平置きにし、これらを１つのパッケージとして用意する手法が考えられる（第２事例）。しかしながら、第１事例では、実装面積が大きくなるという問題があり、第２事例では、パッケージの面積が大きくなるという問題がある。
特許文献１では、電流の逆流を防止するために、ｐ型のパワーＭＯＳＦＥＴの代わりに、ソース・ドレインを逆向きに直列接続したｎ型のパワーＭＯＳＦＥＴが用いられている。２つのｎ型のパワーＭＯＳＦＥＴが同一の半導体基板に形成され、これらが１つのパッケージとして用意された半導体装置（第３事例）が開示されている。一方のｎ型のパワーＭＯＳＦＥＴのソースはバッテリーの正極に接続され、一方のｎ型のパワーＭＯＳＦＥＴのドレインは他方のｎ型のパワーＭＯＳＦＥＴのドレインに接続され、他方のｎ型のパワーＭＯＳＦＥＴのソースはバッテリーの負極に接続されている。
また、特許文献２には、トレンチゲート型のｎ型のパワーＭＯＳＦＥＴと、プレーナ型のｎ型のＭＯＳＦＥＴとが、同一の半導体基板に形成された半導体装置が開示されている。
特開２０１６－２０７７１６号公報 特開２０１２－２４３９３０号公報
特許文献１の半導体装置（第３事例）では、第１事例および第２事例と比較して、実装面積およびパッケージの面積を小さくすることが可能となる。
しかしながら、互いに接続する２つのｎ型のパワーＭＯＳＦＥＴのドレインは、半導体基板内のｎ型のドリフト領域と、半導体基板の裏面側に形成されたドレイン電極と、ドレイン電極下に形成されたリードフレームとを介して電気的に接続されている。すなわち、横方向における２つのｎ型のパワーＭＯＳＦＥＴの間の抵抗成分が大きくなるので、半導体装置の性能の向上を図り難いという問題がある。それ故、半導体装置をスイッチに用いた場合、スイッチの低損失化を図り難いという問題がある。
本願の主な目的は、第１事例および第２事例と比較して、実装面積およびパッケージの面積を小さくすると共に、第３事例と比較して、抵抗成分を少なくし、半導体装置の性能の向上を図ることにある。それによって、半導体装置をスイッチとして用いた回路装置の低損失化を図る。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、ｎ型の第１ＭＯＳＦＥＴ、および、前記第１ＭＯＳＦＥＴに形成されている第１寄生ダイオードを含む第１半導体チップと、ｎ型の第２ＭＯＳＦＥＴ、および、前記第２ＭＯＳＦＥＴに形成されている第２寄生ダイオードを含む第２半導体チップと、を備える。ここで、前記第１半導体チップの表面には、第１ソース電極および第１ゲート配線が形成され、前記第１半導体チップの裏面には、第１ドレイン電極が形成され、前記第１寄生ダイオードの第１アノードは前記第１ソース電極に接続され、且つ、前記第１寄生ダイオードの第１カソードは前記第１ドレイン電極に接続され、前記第２半導体チップの表面には、第２ソース電極および第２ゲート配線が形成され、前記第２半導体チップの裏面には、第２ドレイン電極が形成され、前記第２寄生ダイオードの第２アノードは前記第２ソース電極に接続され、且つ、前記第２寄生ダイオードの第２カソードは前記第２ドレイン電極に接続され、前記第１ソース電極と前記第２ソース電極とが第１導電性部材を介して接するように、前記第１半導体チップの表面と前記第２半導体チップの表面とが対向している。
一実施の形態によれば、半導体装置の性能を向上できる。また、半導体装置をスイッチとして用いた回路装置の低損失化を図れる。
実施の形態１における半導体装置を用いた回路装置を示す等価回路図である。 実施の形態１における一方の半導体チップを示す平面図である。 実施の形態１における他方の半導体チップを示す平面図である。 実施の形態１における２つの半導体チップに形成されている２つのＭＯＳＦＥＴおよび２つの寄生ダイオードを示す断面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 検討例における半導体装置を示す平面図である。 検討例における半導体装置を示す断面図である。 実施の形態１の抵抗値と検討例の抵抗値とを比較した表である。 実施の形態２における他方の半導体チップを示す平面図である。 実施の形態２における半導体装置を示す平面図である。 実施の形態３における他方の半導体チップを示す平面図である。 実施の形態３における半導体装置を示す平面図である。 実施の形態３における制御回路を構成するＭＯＳＦＥＴを示す断面図である。 実施の形態４における他方の半導体チップを示す平面図である。 実施の形態４における半導体装置を示す平面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜半導体装置を用いた回路装置＞
図１は、実施の形態１における半導体装置１００をスイッチとして用いた回路装置を示している。半導体装置１００は、半導体モジュールであり、ｎ型のＭＯＳＦＥＴ１Ｑおよび寄生ダイオードＤ１を含む半導体チップＣＨＰ１と、ｎ型のＭＯＳＦＥＴ２Ｑおよび寄生ダイオードＤ２とを含む半導体チップＣＨＰ２とを備える。また、半導体装置１００は、制御回路ＣＴＲＬを含む半導体チップＣＨＰ３も備える場合もある。
図１の回路装置は、スイッチとして用いられる半導体装置１００と、バッテリーＢＡと、負荷ＬＡＤとを備える。負荷ＬＡＤは、例えばヘッドランプまたはパワーウィンドウのような自動車に搭載されている電気機器である。
ＭＯＳＦＥＴ２Ｑのドレイン電極ＤＥ２は、バッテリーＢＡの正極に電気的に接続されている。ＭＯＳＦＥＴ２Ｑのソース電極ＳＥ２は、ＭＯＳＦＥＴ１Ｑのソース電極ＳＥ１に電気的に接続されている。ＭＯＳＦＥＴ１Ｑのドレイン電極ＤＥ１は、負荷ＬＡＤを介してバッテリーＢＡの負極に電気的に接続されている。ＭＯＳＦＥＴ１Ｑのゲート電極ＧＥ１およびＭＯＳＦＥＴ２Ｑのゲート電極ＧＥ２は、互いに接続され、制御回路ＣＴＲＬに電気的に接続されている。
なお、制御回路ＣＴＲＬは、ＭＯＳＦＥＴ１Ｑ、２Ｑの各々のオン状態およびオフ状態を切り替えるために、ゲート電極ＧＥ１、ＧＥ２にゲート電位を供給する機能を有する。また、制御回路ＣＴＲＬは、他の機能を有する回路として、昇圧回路、過熱シャットダウン制御回路、過電流制限回路、または、電流検知および電圧検知などを行うモニタ回路などを含む場合もある。
実施の形態１では、ゲート電極ＧＥ１およびゲート電極ＧＥ２は、互いに接続された状態で、制御回路ＣＴＲＬに電気的に接続されている。このため、制御回路ＣＴＲＬは、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを、同時に切り替えることができる。
寄生ダイオードＤ１は、ＭＯＳＦＥＴ１Ｑに形成されている。この寄生ダイオードＤ１のアノードは、図１に示されるように、ソース電極ＳＥ１に接続されている。また、この寄生ダイオードＤ１のカソードは、図１に示されるように、ドレイン電極ＤＥ１に接続されている。
寄生ダイオードＤ２は、ＭＯＳＦＥＴ２Ｑに形成されている。この寄生ダイオードＤ２のアノードは、図１に示されるように、ソース電極ＳＥ２に接続されている。また、この寄生ダイオードＤ２のカソードは、図１に示されるように、ドレイン電極ＤＥ２に接続されている。
ＭＯＳＦＥＴ２Ｑは、バッテリーＢＡが半導体装置１００に適切に接続されている場合に、必要に応じて負荷ＬＡＤへ電力を供給するためのスイッチング動作（オン動作およびオフ動作）を行うためのデバイスである。ＭＯＳＦＥＴ１Ｑは、バッテリーＢＡが半導体装置１００に逆接続された場合に、電流の逆流を防止するためのデバイスである。
バッテリーＢＡが半導体装置１００に適切に接続されている場合の回路動作について説明する。まず、バッテリーＢＡから負荷ＬＡＤへ電力を供給する場合について説明する。制御回路ＣＴＲＬからゲート電極ＧＥ１、ＧＥ２へ、ＭＯＳＦＥＴ１Ｑ、２Ｑの閾値電圧以上のゲート電位を供給し、ＭＯＳＦＥＴ１Ｑ、２Ｑをオン状態にする。これにより、バッテリーＢＡから負荷ＬＡＤへ電流が流れる。
負荷ＬＡＤへの電力を遮断する場合について説明する。制御回路ＣＴＲＬからゲート電極ＧＥ１、ＧＥ２へ、例えば接地電位（ＧＮＤ）を供給し、ＭＯＳＦＥＴ１Ｑ、２Ｑをオフ状態にする。ここで、寄生ダイオードＤ２には電流が流れない。これにより、バッテリーＢＡから負荷ＬＡＤへ電流が流れない。
次に、バッテリーＢＡが半導体装置１００に逆接続された場合の回路動作について説明する。ＭＯＳＦＥＴ１Ｑ、２Ｑをオフ状態にする。ここで、寄生ダイオードＤ１には電流が流れない。これにより、バッテリーＢＡから負荷ＬＡＤへ電流が流れることを防止できる。
＜ＭＯＳＦＥＴおよび寄生ダイオードの構造＞
半導体チップＣＨＰ１は、表面ＴＳ１および裏面ＢＳ１を有し、半導体チップＣＨＰ２は、表面ＴＳ２および裏面ＢＳ２を有する。図２は、表面ＴＳ１側から見た半導体チップＣＨＰ１の平面図である。図３は、表面ＴＳ２側から見た半導体チップＣＨＰ２の平面図である。なお、半導体チップＣＨＰ２の平面積は、半導体チップＣＨＰ１の平面積よりも大きくなっている。
図２に示されるように、半導体チップＣＨＰ１の表面ＴＳ１には、ソース電極ＳＥ１およびゲート配線ＧＷ１が形成されている。半導体チップＣＨＰ１の大部分はソース電極ＳＥ１で覆われており、ＭＯＳＦＥＴ１Ｑは、主に、ソース電極ＳＥ１の下方に形成されている。また、ＭＯＳＦＥＴ１Ｑのゲート電極ＧＥ１は、ゲート配線ＧＷ１に電気的に接続されている。
図３に示されるように、半導体チップＣＨＰ２の表面ＴＳ２には、ソース電極ＳＥ２およびゲート配線ＧＷ２が形成されている。半導体チップＣＨＰ２の大部分はソース電極ＳＥ２で覆われており、ＭＯＳＦＥＴ２Ｑは、主に、ソース電極ＳＥ２の下方に形成されている。また、ＭＯＳＦＥＴ２Ｑのゲート電極ＧＥ２は、ゲート配線ＧＷ２に電気的に接続されている。
ゲート配線ＧＷ２は、接続箇所ＧＷ２ａ、および、接続箇所ＧＷ２ａと一体化した接続箇所ＧＷ２ｂを含む。接続箇所ＧＷ２ａは、半導体チップＣＨＰ１のゲート配線ＧＷ１に接続するために設けられ、接続箇所ＧＷ２ｂは、外部接続用部材２１などに接続するために設けられている。
以下に図４を用いて、ＭＯＳＦＥＴ１Ｑ、寄生ダイオードＤ１、ＭＯＳＦＥＴ２Ｑおよび寄生ダイオードＤ２の構造について説明する。なお、半導体チップＣＨＰ１、ＣＨＰ２には、実際には、複数のＭＯＳＦＥＴが形成されており、これらは並列接続されている。従って、等価回路的には、上記複数のＭＯＳＦＥＴは、１つのＭＯＳＦＥＴとして見做せる。本願で説明するＭＯＳＦＥＴ１Ｑ、２Ｑは、並列接続された上記複数のＭＯＳＦＥＴを纏めて１つのＭＯＳＦＥＴとしたものである。
まず、ＭＯＳＦＥＴ１Ｑおよび寄生ダイオードＤ１の構造について説明する。
半導体基板ＳＵＢ１は、表面および裏面を有し、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、半導体基板ＳＵＢ１はｎ型のシリコン基板であり、半導体基板ＳＵＢ１自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢ１であるとして説明する。
半導体基板ＳＵＢ１の表面側において、半導体基板ＳＵＢ１には、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢには、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
半導体基板ＳＵＢ１の表面側において、半導体基板ＳＵＢ１には、トレンチＴＲが形成されている。トレンチＴＲの底部は、ボディ領域ＰＢよりも深い位置に達している。トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。トレンチＴＲの内部を埋め込むように、ゲート絶縁膜ＧＩ上には、ゲート電極ＧＥ１が形成されている。すなわち、ＭＯＳＦＥＴ１Ｑは、トレンチゲート型の構造を成している。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥ１は、例えばｎ型の多結晶シリコン膜である。
半導体基板ＳＵＢ１の表面上には、ゲート電極ＧＥ１を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬには、孔ＣＨが形成されている。孔ＣＨは、その底部がボディ領域ＰＢ内に位置するように、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通している。また、孔ＣＨの底部において、ボディ領域ＰＢ内には、ｐ型の高濃度領域ＰＲが形成されている。高濃度領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。
層間絶縁膜ＩＬ上には、孔ＣＨの内部を埋め込むように、ソース電極ＳＥ１が形成されている。ソース電極ＳＥ１は、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度領域ＰＲに電気的に接続され、これらにソース電位を供給する。なお、ここでは図示していないが、層間絶縁膜ＩＬ上には、ゲート配線ＧＷ１も形成されている。複数のゲート電極ＧＥ１は、半導体チップＣＨＰ１の外周部においてゲート引き出し部に纏めて接続されている。孔ＣＨは、ゲート引き出し部上にも形成され、ゲート配線ＧＷ１は、孔ＣＨの内部に埋め込まれている。そのため、ゲート配線ＧＷ１は、ゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。
ソース電極ＳＥ１およびゲート配線ＧＷ１は、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。
なお、ソース電極ＳＥ１およびゲート配線ＧＷ１は、孔ＣＨの内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線部とから構成されていてもよい。その場合、上記配線部は、上述の窒化チタン膜とアルミニウム膜との積層膜であり、上記プラグ層は、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜である。
半導体基板ＳＵＢ１の裏面側において、半導体基板ＳＵＢ１には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有する。半導体基板ＳＵＢ１の裏面下には、ドレイン電極ＤＥ１が形成されている。ドレイン電極ＤＥ１は、ドレイン領域ＮＤおよびドリフト領域ＮＶに電気的に接続され、ドレイン領域ＮＤにドレイン電位を供給する。ドレイン電極ＤＥ１は、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。
寄生ダイオードＤ１は、ボディ領域ＰＢと、ボディ領域ＰＢの下方に位置する半導体基板ＳＵＢ１（ドリフト領域ＮＶ）およびドレイン領域ＮＤとによって構成されている。すなわち、寄生ダイオードＤ１は、半導体チップＣＨＰ１において、ボディ領域ＰＢをアノードとし、半導体基板ＳＵＢ１およびドレイン領域ＮＤをカソードとしたＰＮダイオードである。
ＭＯＳＦＥＴ２Ｑの構造は、半導体基板ＳＵＢ２、表面ＴＳ２、裏面ＢＳ２、ゲート電極ＧＥ２、ソース電極ＳＥ２、ゲート配線ＧＷ２およびドレイン電極ＤＥ２の符号が異なる点を除き、ＭＯＳＦＥＴ１Ｑの構造と基本的に同じである。従って、ＭＯＳＦＥＴ２Ｑの構造の詳細については、説明の重複になるので省略する。
寄生ダイオードＤ２は、ボディ領域ＰＢと、ボディ領域ＰＢの下方に位置する半導体基板ＳＵＢ２（ドリフト領域ＮＶ）およびドレイン領域ＮＤとによって構成されている。すなわち、寄生ダイオードＤ２は、半導体チップＣＨＰ２において、ボディ領域ＰＢをアノードとし、半導体基板ＳＵＢ２およびドレイン領域ＮＤをカソードとしたＰＮダイオードである。
ＭＯＳＦＥＴ１Ｑと異なる点として、ＭＯＳＦＥＴ２Ｑには、ボディ領域ＰＢの下方に位置する半導体基板ＳＵＢ２に、ｐ型のコラム領域ＰＣが形成されている。コラム領域ＰＣは、ボディ領域ＰＢよりも高い不純物濃度を有している。ｎ型のＭＯＳＦＥＴ２Ｑの場合、このようなｐ型のコラム領域ＰＣが形成されていることで、コラム領域ＰＣの周囲を空乏化させ、耐圧を向上させることができる。
なお、ここでは、コラム領域ＰＣはボディ領域ＰＢに接しているので、ｐ型のコラム領域ＰＣにもソース電位が供給される。しかし、コラム領域ＰＣは、ボディ領域ＰＢから物理的に分離していてもよく、フローティング構造になっていてもよい。
ＭＯＳＦＥＴ１Ｑにもコラム領域ＰＣが形成されていてもよいが、コラム領域ＰＣを形成すると、オン抵抗が増加することになる。ＭＯＳＦＥＴ２Ｑは、図１の回路装置でスイッチとなる主デバイスである。それ故、バッテリーＢＡが接続された場合のスイッチの信頼性を確保するために、ＭＯＳＦＥＴ２Ｑには、コラム領域ＰＣが形成されている方が好ましい。ＭＯＳＦＥＴ１Ｑは、負荷ＬＡＤへ電力を素早く供給するために、コラム領域ＰＣを設けず、オン抵抗を低減する方が好ましい。
一方で、コラム領域ＰＣがＭＯＳＦＥＴ１ＱおよびＭＯＳＦＥＴ２Ｑの両方に形成されている場合、または、コラム領域ＰＣがＭＯＳＦＥＴ１ＱおよびＭＯＳＦＥＴ２Ｑの両方に形成されていない場合、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と同一の半導体チップということになる。従って、それらの場合、他の半導体チップの開発、製造または調達を行う必要が無いので、半導体装置１００の製造に掛かる手間を簡易にすることができる。
＜半導体装置の構造＞
以下に図５～図１０を用いて、半導体装置１００の構造について説明する。図５は、半導体装置１００を示す平面図である。図７は、図５のＡ－Ａ線に沿った断面図である。図８は、図５のＢ－Ｂ線に沿った断面図である。
なお、図６は、制御回路ＣＴＲＬを含む半導体チップＣＨＰ３を半導体チップＣＨＰ２上に搭載した場合の様子を示している。半導体チップＣＨＰ３は、絶縁性樹脂などを介して半導体チップＣＨＰ２の表面ＴＳ２上に設けられる。この場合、図示はしていないが、半導体チップＣＨＰ３の表面には制御回路ＣＴＲＬの一部としてパッド電極が設けられ、このパッド電極と接続箇所ＧＷ２ｂとが、ボンディングワイヤのような外部接続用部材２１によって電気的に接続される。
図７および図８に示されるように、半導体装置１００では、半導体チップＣＨＰ１の上下を反転させることで、半導体チップＣＨＰ１と半導体チップＣＨＰ２とが積層されている。すなわち、ソース電極ＳＥ１とソース電極ＳＥ２とが導電性部材を介して接するように、半導体チップＣＨＰ１の表面ＴＳ１と半導体チップＣＨＰ２の表面ＴＳ２とが対向している。また、ゲート配線ＧＷ１は、導電性部材を介してゲート配線ＧＷ２の接続箇所ＧＷ２ａに接している。なお、実施の形態１では、これらの導電性部材は、例えば銀ペーストのような導電性ペースト３０である。
図５～図８に示されるように、半導体チップＣＨＰ１の裏面ＢＳ１側において、ドレイン電極ＤＥ１は、導電性ペースト１０を介して外部接続用部材１１に接続されている。また、半導体チップＣＨＰ２の裏面ＢＳ２側において、ドレイン電極ＤＥ２は、導電性ペースト２０を介してリードフレーム２２に接続されている。
接続箇所ＧＷ２ｂは、平面視において半導体チップＣＨＰ１に重ならない位置に設けられている。このため、半導体チップＣＨＰ２の表面ＴＳ２側において、接続箇所ＧＷ２ｂに、導電性ペースト２０を介して外部接続用部材２１を接続できる。なお、平面積の大きい半導体チップＣＨＰ２の上に、平面積の小さい半導体チップＣＨＰ１を積層する方が、表面ＴＳ２側において外部接続用部材２１を設けることができるので、実装の容易性という点で優位である。
導電性ペースト１０、２０は、例えば銀ペーストである。外部接続用部材１１、２１は、例えばクリップ（銅板）であるか、銅またはアルミニウムからなるボンディングワイヤである。ここでは、外部接続用部材１１、２１がクリップである場合を例示しており、クリップが、半導体チップＣＨＰ２の裏面ＢＳ２側に折れ曲がるように加工されている。
図９および図１０に示されるように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、導電性ペースト１０、２０、３０、外部接続用部材１１、２１およびリードフレーム２２は、封止樹脂ＭＲによって封止されている。外部接続用部材１１、２１およびリードフレーム２２の一部は、封止樹脂ＭＲから露出している。これにより、ＭＯＳＦＥＴ１Ｑ、２Ｑが、露出している外部接続用部材１１、２１およびリードフレーム２２の一部を介して、他の半導体チップ、配線基板または電子機器などに電気的に接続できる。すなわち、ＭＯＳＦＥＴ１Ｑ、２Ｑによって構成されるスイッチを、図１に示されるようなバッテリーＢＡおよび負荷ＬＡＤなどに電気的に接続できる。
なお、半導体チップＣＨＰ３が図６のように搭載されている場合、半導体チップＣＨＰ３を半導体チップＣＨＰ１、ＣＨＰ２と共に封止樹脂ＭＲによって封止することで、半導体チップＣＨＰ１～ＣＨＰ３を１つのパッケージとして提供できる。また、半導体チップＣＨＰ３と、半導体チップＣＨＰ１、ＣＨＰ２とは、別々にパッケージされていてもよい。
＜検討例との比較＞
図１１および図１２は、本願発明者らが、特許文献１（第３事例）に開示されていた２つのｎ型のＭＯＳＦＥＴをパッケージ化する場合について検討した検討例の半導体装置５００を示している。
図１１および図１２に示されるように、検討例の半導体チップＣＨＰ５は、同一の半導体基板に形成されたｎ型のＭＯＳＦＥＴ１Ｑおよびｎ型のＭＯＳＦＥＴ２Ｑを含む。半導体チップＣＨＰ５の表面ＴＳ５には、ソース電極ＳＥ５およびゲート配線ＧＷ５が形成され、半導体チップＣＨＰ５の裏面ＢＳ５には、ドレイン電極ＤＥ５が形成されている。
検討例でも実施の形態１と同様に、ｎ型のＭＯＳＦＥＴ２Ｑが回路装置でスイッチとなる主デバイスに相当し、ｎ型のＭＯＳＦＥＴ１Ｑが電流の逆流を防止するためのデバイスに相当する。特許文献１の図１を参照すれば判るように、検討例の回路装置は、ｎ型のＭＯＳＦＥＴ２Ｑのドレインとｎ型のＭＯＳＦＥＴ１Ｑのドレインとが共通接続されている点で、実施の形態１の図１と異なるが、実質的に実施の形態１の図１と等価である。
ソース電極ＳＥ５およびゲート配線ＧＷ５は、直接、外部接続用部材５１に接続されている。ドレイン電極ＤＥ５は、導電性ペースト５２を介してリードフレーム５３に接続されている。制御回路ＣＴＲＬを含む半導体チップＣＨＰ３は、絶縁性樹脂５４などを介してソース電極ＳＥ５上に設けられている。
検討例では、２つのＭＯＳＦＥＴ１Ｑ、２Ｑのドレインは、半導体基板内のｎ型のドリフト領域と、ドレイン電極ＤＥ５と、リードフレーム５３とを介して電気的に接続されている。それ故、横方向における２つのＭＯＳＦＥＴ１Ｑ、２Ｑの間の抵抗成分が大きくなり、スイッチの低損失化を図り難いという問題がある。このため、半導体装置の性能の向上を図り難いという問題がある。
また、同一の半導体基板にＭＯＳＦＥＴ１Ｑ、２Ｑが形成されているので、それぞれの形成面積が小さくなる。特に、主デバイスであるＭＯＳＦＥＴ２Ｑを優先すると、ＭＯＳＦＥＴ１Ｑの形成面積が小さくなり易い。それ故、ＭＯＳＦＥＴ１Ｑ、２Ｑのオン抵抗の低減を図り難いという問題がある。また、外部接続用部材５１の設置面積を広くできないので、これらに関する抵抗値が高くなり易いという問題がある。
図１３は、各抵抗値に関して、実施の形態１の半導体装置１００と、検討例の半導体装置５００とを比較した表である。なお、図１３の数値は、相対値として示されている。また、ここでは、実施の形態１のＭＯＳＦＥＴ２Ｑの形成面積が、検討例のＭＯＳＦＥＴ２Ｑの形成面積と同程度であるとして、上記数値が算出されている。
実施の形態１では、ＭＯＳＦＥＴ１Ｑを含む半導体チップＣＨＰ１が、半導体チップＣＨＰ２と別になっているので、検討例と比較して、ＭＯＳＦＥＴ１Ｑの形成面積を広くすることができる。従って、ＭＯＳＦＥＴ１Ｑのオン抵抗を低減することができる。
また、実施の形態１では、半導体チップＣＨＰ１の表面ＴＳ１と半導体チップＣＨＰ２の表面ＴＳ２とに、それぞれ外部接続用部材１１、２１を設けることができ、半導体チップＣＨＰ２の裏面ＢＳ２にリードフレーム２２を設けることができる。このため、外部接続用部材およびリードフレームの設置面積が広くなり、これらに関する抵抗値を低減し易くなる。大まかに言えば、実施の形態１では、検討例の４～５倍程の外部接続用部材およびリードフレームを配置することができる。
また、検討例では、リードフレーム５３などのように、横方向の抵抗成分が多くなっていた。実施の形態１では、ソース電極ＳＥ１とソース電極ＳＥ２とが、縦方向に導電性ペースト３０を介して接している。このため、ソース電極ＳＥ１とソース電極ＳＥ２との間の距離が短いので、２つのＭＯＳＦＥＴ１Ｑ、２Ｑの間の抵抗成分を小さくできる。
このように、実施の形態１によれば、検討例（第３事例）と同等以下の実装面積およびパッケージの面積を実現できると共に、検討例よりも抵抗成分の減少を図れるので、半導体装置１００の性能を向上できる。また、半導体装置１００をスイッチとして用いた回路装置の低損失化を図ることができる。
また、実施の形態１では、ゲート配線ＧＷ１がゲート配線ＧＷ２の接続箇所ＧＷ２ａに接し、接続箇所ＧＷ２ｂは、外部接続用部材２１を介して制御回路ＣＴＲＬを含む半導体チップＣＨＰ３などに電気的に接続されている。すなわち、ゲート配線ＧＷ１およびゲート配線ＧＷ２は、互いに接続された状態で、制御回路ＣＴＲＬに電気的に接続されている。このため、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを、同時に切り替えることができる。従って、これらのスイッチング動作に関わる回路の面積を半減させることができるので、制御回路ＣＴＲＬの小型化を促進できる。
（実施の形態２）
以下に図１４および図１５を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、ゲート配線ＧＷ１およびゲート配線ＧＷ２が互いに接続されていた。実施の形態２では、ゲート配線ＧＷ１およびゲート配線ＧＷ２は、分離しており、それぞれ外部接続用部材２１を介して、制御回路ＣＴＲＬに電気的に接続されている。従って、制御回路ＣＴＲＬは、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを、個別に切り替え可能である。
図１４および図１５に示されるように、半導体チップＣＨＰ２の表面ＴＳ２には、配線ＦＷが形成されている。配線ＦＷは、ソース電極ＳＥ２、ゲート配線ＧＷ２およびドレイン電極ＤＥ２から電気的に絶縁されており、フローティング配線になっている。なお、配線ＦＷは、ソース電極ＳＥ２およびゲート配線ＧＷ２と同じ製造工程で形成され、ソース電極ＳＥ２およびゲート配線ＧＷ２と同じ材料で構成されている。
配線ＦＷは、接続箇所ＦＷａ、および、接続箇所ＦＷａと一体化した接続箇所ＦＷｂを含む。接続箇所ＦＷａは、半導体チップＣＨＰ１のゲート配線ＧＷ１に接続するために設けられ、接続箇所ＦＷｂは、外部接続用部材２１などに接続するために設けられている。
ゲート配線ＧＷ１は、導電性ペースト３０のような導電性部材を介して接続箇所ＦＷａに接している。接続箇所ＦＷｂは、平面視において半導体チップＣＨＰ１に重ならない位置に設けられている。このため、半導体チップＣＨＰ２の表面ＴＳ２側において、接続箇所ＦＷｂに、導電性ペースト２０を介して外部接続用部材２１を接続できる。すなわち、接続箇所ＦＷｂは、外部接続用部材２１を介して制御回路ＣＴＲＬを含む半導体チップＣＨＰ３などに電気的に接続できる。
また、ゲート配線ＧＷ２は、平面視において半導体チップＣＨＰ１に重ならない位置に設けられている。このため、半導体チップＣＨＰ２の表面ＴＳ２側において、ゲート配線ＧＷ２に、導電性ペースト２０を介して外部接続用部材２１を接続できる。すなわち、ゲート配線ＧＷ２は、外部接続用部材２１を介して制御回路ＣＴＲＬを含む半導体チップＣＨＰ３などに電気的に接続できる。
このように、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを個別に制御したい場合には、実施の形態２の半導体装置１００を好適に利用できる。
また、実施の形態２でも実施の形態１と同程度に、実装面積およびパッケージの面積を実現できると共に、抵抗成分の減少を図れるので、半導体装置１００の性能を向上できる。また、半導体装置１００をスイッチとして用いた回路装置の低損失化を図ることができる。
（実施の形態３）
以下に図１６～図１８を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、制御回路ＣＴＲＬが半導体チップＣＨＰ３に含まれていた。図１６および図１７に示されるように、実施の形態３では、制御回路ＣＴＲＬは、半導体チップＣＨＰ２に含まれている。制御回路ＣＴＲＬを構成するトランジスタは、半導体基板ＳＵＢ２のうち、ＭＯＳＦＥＴ２Ｑが形成されている領域と異なる領域に形成されている。
制御回路ＣＴＲＬを構成するトランジスタは、例えば図１８に示されるような、ｎ型のＭＯＳＦＥＴ３Ｑおよびｐ型のＭＯＳＦＥＴ４Ｑである。ＭＯＳＦＥＴ３Ｑ、４Ｑは、プレーナ型の構造を成している。ＭＯＳＦＥＴ３Ｑ、４Ｑが形成される領域には、半導体基板ＳＵＢ２にｐ型のウェル領域ＤＰＷが形成されており、ウェル領域ＤＰＷによって、ＭＯＳＦＥＴ２ＱとＭＯＳＦＥＴ３Ｑ、４Ｑとが電気的に分離されている。
ＭＯＳＦＥＴ３Ｑの構造について説明する。ウェル領域ＤＰＷ上には、ゲート絶縁膜ＧＩ３を介してゲート電極ＧＥ３が形成されている。ウェル領域ＤＰＷには、ｎ型の拡散領域Ｎ３が形成されている。拡散領域Ｎ３は、ＭＯＳＦＥＴ３Ｑのソース領域またはドレイン領域を構成する。
ＭＯＳＦＥＴ４Ｑの構造について説明する。ＭＯＳＦＥＴ４Ｑが形成されるウェル領域ＤＰＷには、ｎ型のウェル領域ＮＷが形成されている。ウェル領域ＮＷ上には、ゲート絶縁膜ＧＩ４を介してゲート電極ＧＥ４が形成されている。ウェル領域ＮＷには、ｐ型の拡散領域Ｐ４が形成されている。拡散領域Ｐ４は、ＭＯＳＦＥＴ４Ｑのソース領域またはドレイン領域を構成する。
ＭＯＳＦＥＴ３Ｑ、４Ｑは、層間絶縁膜ＩＬによって覆われており、層間絶縁膜ＩＬ上には、複数のパッド電極ＰＡＤが形成されている。複数のパッド電極ＰＡＤは、ゲート電極ＧＥ３、ＧＥ４および拡散領域Ｎ３、Ｐ４に電気的に接続されている。なお、複数のパッド電極ＰＡＤは、ソース電極ＳＥ２およびゲート配線ＧＷ２と同じ製造工程で形成され、ソース電極ＳＥ２およびゲート配線ＧＷ２と同じ材料で構成されている。
ＭＯＳＦＥＴ３Ｑ、４Ｑは、それぞれ複数形成されており、複数のパッド電極ＰＡＤと共にＣＭＯＳインバータなどの各種回路を構成する。また、ＭＯＳＦＥＴ３Ｑ、４Ｑは、複数のパッド電極ＰＡＤに接続された外部接続用部材２１（ボンディングワイヤ）を介して、他の半導体チップ、配線基板または電子機器などに電気的に接続できる。
実施の形態３では、ゲート配線ＧＷ２は、接続箇所ＧＷ２ａ、および、接続箇所ＧＷ２ａと一体化したパッド電極ＰＡＤｇを含む。接続箇所ＧＷ２ａは、実施の形態１と同様に、半導体チップＣＨＰ１のゲート配線ＧＷ１に接続するために設けられている。パッド電極ＰＡＤｇは、複数のパッド電極ＰＡＤのうちの１つであり、制御回路ＣＴＲＬの一部を構成する。なお、パッド電極ＰＡＤｇは、平面視において半導体チップＣＨＰ１に重ならない位置に設けられている。
ゲート配線ＧＷ１は、導電性ペースト３０を介してゲート配線ＧＷ２の接続箇所ＧＷ２ａに接する。すなわち、実施の形態３でも、ゲート配線ＧＷ１およびゲート配線ＧＷ２は、互いに接続された状態で、制御回路ＣＴＲＬに電気的に接続されている。このため、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを、同時に切り替えることができる。従って、これらのスイッチング動作に関わる回路の面積を半減させることができるので、制御回路ＣＴＲＬの小型化を促進できる。
また、制御回路ＣＴＲＬを半導体チップＣＨＰ２に内蔵させることで、半導体チップＣＨＰ３を用意する必要が無い。このため、半導体装置１００の製造を簡略化できる。また、実施の形態１では、外部接続用部材２１を用いて、ゲート配線ＧＷ１およびゲート配線ＧＷ２を制御回路ＣＴＲＬに接続していた。実施の形態３では、パッド電極ＰＡＤｇを用いることで、これらの接続を可能にしているので、これらの接続に関する抵抗成分を大幅に減少できる。従って、半導体装置１００の性能を更に向上できる。また、半導体装置１００をスイッチとして用いた回路装置において、低損失化を図ることができる。
（実施の形態４）
以下に図１９および図２０を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態３との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態３では、ゲート配線ＧＷ１およびゲート配線ＧＷ２が互いに接続されていた。実施の形態４では、実施の形態２と同様に、ゲート配線ＧＷ１およびゲート配線ＧＷ２は、分離しており、それぞれ個別に制御回路ＣＴＲＬに電気的に接続されている。従って、制御回路ＣＴＲＬは、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを、個別に切り替え可能である。
図１９および図２０に示されるように、半導体チップＣＨＰ２の表面ＴＳ２には、配線ＦＷが形成されている。配線ＦＷは、ソース電極ＳＥ２、ゲート配線ＧＷ２およびドレイン電極ＤＥ２から電気的に絶縁されている。なお、配線ＦＷは、ソース電極ＳＥ２およびゲート配線ＧＷ２と同じ製造工程で形成され、ソース電極ＳＥ２およびゲート配線ＧＷ２と同じ材料で構成されている。
ゲート配線ＧＷ２は、ゲート配線ＧＷ２と一体化したパッド電極ＰＡＤｇ１を含む。また、ゲート配線ＧＷ２は、平面視において半導体チップＣＨＰ１に重ならない位置に設けられている。
配線ＦＷは、接続箇所ＦＷａ、および、接続箇所ＦＷａと一体化したパッド電極ＰＡＤｇ２を含む。接続箇所ＦＷａは、半導体チップＣＨＰ１のゲート配線ＧＷ１に接続するために設けられている。ゲート配線ＧＷ１は、導電性ペースト３０のような導電性部材を介して接続箇所ＦＷａに接している。
パッド電極ＰＡＤｇ１、ＰＡＤｇ２は、それぞれ複数のパッド電極ＰＡＤのうちの１つであり、それぞれ制御回路ＣＴＲＬの一部を構成する。なお、パッド電極ＰＡＤｇ１、ＰＡＤｇ２は、平面視において半導体チップＣＨＰ１に重ならない位置に設けられている。
このように、ＭＯＳＦＥＴ１Ｑのオン状態およびオフ状態と、ＭＯＳＦＥＴ２Ｑのオン状態およびオフ状態とを個別に制御したい場合には、実施の形態４の半導体装置１００を好適に利用できる。
実施の形態４では、ゲート配線ＧＷ１と制御回路ＣＴＲＬとの接続に配線ＦＷが用いられ、ゲート配線ＧＷ２が、制御回路ＣＴＲＬの一部であるパッド電極ＰＡＤｇ１を含んでいる。このため、実施の形態４でも実施の形態３と同様に、制御回路ＣＴＲＬへの接続に外部接続用部材２１を用いていないので、これらの接続に関する抵抗成分を大幅に減少できる。従って、半導体装置１００の性能を更に向上できる。また、半導体装置１００をスイッチとして用いた回路装置において、低損失化を図ることができる。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、回路装置の負荷ＬＡＤが自動車で使用される電気機器である場合を説明したが、回路装置は、自動車の用途に限られず、負荷ＬＡＤは、自動車以外で使用される他の電気機器であってもよい。
また、上記実施の形態では、半導体基板ＳＵＢ１、ＳＵＢ２がｎ型のシリコン基板であるとして説明した。しかし、半導体基板ＳＵＢ１、ＳＵＢ２の材料はシリコンに限られず、半導体基板ＳＵＢ１、ＳＵＢ２は、ｎ型の炭化珪素基板（ｎ型のＳｉＣ基板）であってもよい。
また、上記実施の形態では、ＭＯＳＦＥＴ１Ｑ、２Ｑがトレンチゲート型の構造になっていた。しかし、ソース電極ＳＥ１、ＳＥ２およびゲート配線ＧＷ１、ＧＷ２が表面ＴＳ１、ＴＳ２側に設けられ、且つ、ドレイン電極ＤＥ１、ＤＥ２が裏面ＢＳ１、ＢＳ２側に設けられた構造であれば、ＭＯＳＦＥＴ１Ｑ、２Ｑはプレーナ型であってもよい。すなわち、トレンチＴＲが形成されておらず、ゲート電極ＧＥ１、ＧＥ２が、ゲート絶縁膜ＧＩを介して半導体基板ＳＵＢ１、ＳＵＢ２上に形成されていてもよい。
ＢＡ バッテリー
ＢＳ１、ＢＳ２、ＢＳ５ 裏面
ＣＨ 孔
ＣＨＰ１～ＣＨＰ３、ＣＨＰ５ 半導体チップ
ＣＴＲＬ 制御回路
Ｄ１、Ｄ２ 寄生ダイオード
ＤＥ１、ＤＥ２、ＤＥ５ ドレイン電極
ＤＰＷ ウェル領域
ＦＷ 配線（フローティング配線）
ＦＷａ、ＦＷｂ 接続箇所
ＧＥ１～ＧＥ４ ゲート電極
ＧＩ、ＧＩ３、ＧＩ４ ゲート絶縁膜
ＧＷ１、ＧＷ２、ＧＷ５ ゲート配線
ＧＷ２ａ、ＧＷ２ｂ 接続箇所
ＩＬ 層間絶縁膜
ＬＡＤ 負荷
ＭＲ 封止樹脂
Ｎ３ 拡散領域
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＮＷ ウェル領域
Ｐ４ 拡散領域
ＰＡＤ パッド電極
ＰＡＤｇ、ＰＡＤｇ１、ＰＡＤｇ２ パッド電極（制御回路の一部）
ＰＢ ボディ領域
ＰＣ コラム領域
ＰＲ 高濃度領域
１Ｑ～４Ｑ ＭＯＳＦＥＴ
ＳＵＢ１、ＳＵＢ２ 半導体基板
ＳＥ１、ＳＥ２、ＳＥ５ ソース電極
ＴＲ トレンチ
ＴＳ１、ＴＳ２、ＴＳ５ 表面
１０、２０、３０、５２ 導電性ペースト
１１、２１、５１ 外部接続用部材
２２、５３ リードフレーム
５４ 絶縁性樹脂
１００、５００ 半導体装置

Claims (10)

  1. ｎ型の第１ＭＯＳＦＥＴ、および、前記第１ＭＯＳＦＥＴに形成されている第１寄生ダイオードを含む第１半導体チップと、
    ｎ型の第２ＭＯＳＦＥＴ、および、前記第２ＭＯＳＦＥＴに形成されている第２寄生ダイオードを含む第２半導体チップと、
    を備え、
    前記第１半導体チップの表面には、第１ソース電極および第１ゲート配線が形成され、
    前記第１半導体チップの裏面には、第１ドレイン電極が形成され、
    前記第１寄生ダイオードの第１アノードは前記第１ソース電極に接続され、且つ、前記第１寄生ダイオードの第１カソードは前記第１ドレイン電極に接続され、
    前記第２半導体チップの表面には、第２ソース電極および第２ゲート配線が形成され、
    前記第２半導体チップの裏面には、第２ドレイン電極が形成され、
    前記第２寄生ダイオードの第２アノードは前記第２ソース電極に接続され、且つ、前記第２寄生ダイオードの第２カソードは前記第２ドレイン電極に接続され、
    前記第１ソース電極と前記第２ソース電極とが第１導電性部材を介して接するように、前記第１半導体チップの表面と前記第２半導体チップの表面とが対向している、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１ゲート配線および前記第２ゲート配線に電気的に接続された制御回路を含む第３半導体チップを更に備え、
    前記制御回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴの各々のオン状態およびオフ状態を切り替えるために、前記第１ゲート配線および前記第２ゲート配線にゲート電位を供給する機能を有する、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２ゲート配線は、第１接続箇所、および、前記第１接続箇所と一体化した第２接続箇所を含み、
    前記第１ゲート配線は、第２導電性部材を介して前記第１接続箇所に接し、
    前記第２接続箇所は、平面視において前記第１半導体チップに重ならない位置に設けられ、且つ、第１外部接続用部材を介して前記制御回路に電気的に接続され、
    前記制御回路は、前記第１ＭＯＳＦＥＴのオン状態およびオフ状態と、前記第２ＭＯＳＦＥＴのオン状態およびオフ状態とを、同時に切り替える、半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第２ゲート配線は、平面視において前記第１半導体チップに重ならない位置に設けられ、且つ、第２外部接続用部材を介して前記制御回路に電気的に接続され、
    前記第２半導体チップの表面には、前記第２ソース電極、前記第２ゲート配線および前記第２ドレイン電極から電気的に絶縁された第１配線が形成され、
    前記第１配線は、第３接続箇所、および、前記第３接続箇所と一体化した第４接続箇所を含み、
    前記第１ゲート配線は、第３導電性部材を介して前記第３接続箇所に接し、
    前記第４接続箇所は、平面視において前記第１半導体チップに重ならない位置に設けられ、且つ、第３外部接続用部材を介して前記制御回路に電気的に接続され、
    前記制御回路は、前記第１ＭＯＳＦＥＴのオン状態およびオフ状態と、前記第２ＭＯＳＦＥＴのオン状態およびオフ状態とを、個別に切り替え可能である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２半導体チップは、前記第１ゲート配線および前記第２ゲート配線に電気的に接続された制御回路を更に含み、
    前記制御回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴの各々のオン状態およびオフ状態を切り替えるために、前記第１ゲート配線および前記第２ゲート配線にゲート電位を供給する機能を有する、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２ゲート配線は、第１接続箇所、および、前記第１接続箇所と一体化した第１パッド電極を含み、
    前記第１ゲート配線は、第２導電性部材を介して前記第１接続箇所に接し、
    前記第１パッド電極は、平面視において前記第１半導体チップに重ならない位置に設けられ、且つ、前記制御回路の一部を構成し、
    前記制御回路は、前記第１ＭＯＳＦＥＴのオン状態およびオフ状態と、前記第２ＭＯＳＦＥＴのオン状態およびオフ状態とを、同時に切り替える、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記第２ゲート配線は、平面視において前記第１半導体チップに重ならない位置に設けられ、
    前記第２ゲート配線は、前記第２ゲート配線と一体化し、且つ、前記制御回路の一部を構成する第１パッド電極を含み、
    前記第２半導体チップの表面には、前記第２ソース電極、前記第２ゲート配線および前記第２ドレイン電極から電気的に絶縁された第１配線が形成され、
    前記第１配線は、第３接続箇所、および、前記第３接続箇所と一体化した第２パッド電極を含み、
    前記第１ゲート配線は、第３導電性部材を介して前記第３接続箇所に接し、
    前記第２パッド電極は、平面視において前記第１半導体チップに重ならない位置に設けられ、且つ、前記制御回路の一部を構成し、
    前記制御回路は、前記第１ＭＯＳＦＥＴのオン状態およびオフ状態と、前記第２ＭＯＳＦＥＴのオン状態およびオフ状態とを、個別に切り替え可能である、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、
    表面および裏面を有するｎ型の第１半導体基板と、
    前記第１半導体基板の表面側において、前記第１半導体基板に形成されたｐ型の第１ボディ領域と、
    前記第１ボディ領域に形成されたｎ型の第１ソース領域と、
    その底部が前記第１ボディ領域よりも下方に位置するように、前記第１半導体基板の表面側において、前記第１半導体基板に形成された第１トレンチと、
    前記第１トレンチの内部に形成された第１ゲート絶縁膜と、
    前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第１半導体基板の表面上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成され、且つ、前記第１ボディ領域および前記第１ソース領域に電気的に接続された前記第１ソース電極と、
    前記第１層間絶縁膜上に形成され、且つ、前記第１ゲート電極に電気的に接続された前記第１ゲート配線と、
    前記第１半導体基板の裏面側において、前記第１半導体基板に形成されたｎ型の第１ドレイン領域と、
    前記第１半導体基板の裏面下に形成され、且つ、前記第１ドレイン領域に電気的に接続された前記第１ドレイン電極と、
    を含み、
    前記第２半導体チップは、
    表面および裏面を有するｎ型の第２半導体基板と、
    前記第２半導体基板の表面側において、前記第２半導体基板に形成されたｐ型の第２ボディ領域と、
    前記第２ボディ領域に形成されたｎ型の第２ソース領域と、
    その底部が前記第２ボディ領域よりも下方に位置するように、前記第２半導体基板の表面側において、前記第２半導体基板に形成された第２トレンチと、
    前記第２トレンチの内部に形成された第２ゲート絶縁膜と、
    前記第２トレンチの内部を埋め込むように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第２半導体基板の表面上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成され、且つ、前記第２ボディ領域および前記第２ソース領域に電気的に接続された前記第２ソース電極と、
    前記第２層間絶縁膜上に形成され、且つ、前記第２ゲート電極に電気的に接続された前記第２ゲート配線と、
    前記第２半導体基板の裏面側において、前記第２半導体基板に形成されたｎ型の第２ドレイン領域と、
    前記第２半導体基板の裏面下に形成され、且つ、前記第２ドレイン領域に電気的に接続された前記第２ドレイン電極と、
    を含み、
    前記第１寄生ダイオードは、前記第１ボディ領域と、前記第１ボディ領域の下方に位置する前記第１半導体基板および前記第１ドレイン領域とによって構成され、
    前記第２寄生ダイオードは、前記第２ボディ領域と、前記第２ボディ領域の下方に位置する前記第２半導体基板および前記第２ドレイン領域とによって構成されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２半導体チップは、前記第２ボディ領域の下方に位置する前記第２半導体基板に形成されたｐ型のコラム領域を更に含む、半導体装置。
  10. 請求項１に記載の半導体装置をスイッチとして用いた回路装置であって、
    正極および負極を有するバッテリーと、
    負荷と、
    を備え、
    前記第１ドレイン電極は、前記正極に電気的に接続され、
    前記第２ドレイン電極は、前記負荷を介して前記負極に電気的に接続されている、回路装置。
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