CN212571007U - 晶体管和电子器件 - Google Patents

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Abstract

本公开的实施例涉及晶体管和电子器件。公开了一种晶体管。在一个实施例中，晶体管包括衬底的第一半导体区、在第一侧分隔第一半导体区的第一沟道、位于第一沟道中的第一导电元件、与第一半导体区接触的通道区域和与第一半导体区接触的第一区域，其中通道区域和第一接触区域位于衬底的相同的表面侧。本公开的实施例克服了已知晶体管的全部或部分缺点，例如，能够室晶体管降低通态电阻和/或减小占用的表面积和/或提高阻塞的电压。

Description

晶体管和电子器件
技术领域
本公开通常涉及晶体管和电子器件，并且更具体地涉及晶体管。
背景技术
在某些电子器件中，例如MOS型的场效应晶体管用于在非导电状态下阻塞高电压，该高电压通常大于10V，例如，大约40V，或者甚至大于100V。在非导电状态下晶体管越小并且/或者阻塞的电压越大，那么晶体管的通态电阻就越大。
实用新型内容
鉴于上述问题，需要改进晶体管的通态电阻、尺寸以及阻塞的断态电压之间的平衡。
一个实施例克服了已知晶体管的全部或部分缺点。
一个实施例能够降低通态电阻和/或减小占用的表面积和/或提高阻塞的电压。
因此，一个实施例提供了一种晶体管，该晶体管包括：衬底的第一半导体区，该半导体区由沟道划界；位于沟道中的导电元件；与所述半导体区接触的通道区域；以及与所述区接触的接触区域，通道区域和接触区域在衬底的相同的表面侧上。
根据一个实施例，半导体区的一部分位于通道区域与所述接触区域之间。
根据一个实施例，半导体区在与所述沟道相对的一侧由额外的沟道划界，并且额外的导电元件位于额外的沟道中。
根据一个实施例，额外的元件的一部分位于与通道区域相对。
根据一个实施例，晶体管包括位于沟道中的栅极。
根据一个实施例，沟道到达掩埋阱。
根据一个实施例，半导体区的一部分位于通道区域和掩埋阱之间。
根据一个实施例，导电元件的一部分位于与半导体区的所述部分相对。
根据一个实施例，通道区域到达掩埋阱。
根据一个实施例，晶体管包括在与半导体区相对的通道区域的一侧上与通道区域接触的额外的半导体区，以及与所述额外的半导体区接触的额外的接触区域。
根据一个实施例，晶体管包括位于与所述附加半导体区相对的沟道中的另一导电元件。
根据一个实施例，半导体区具有由与所述区接触的区域降低的掺杂水平。
根据一个实施例，晶体管包括覆盖通道区域的一部分的掺杂区域，所述掺杂区域优选地被电耦合到导电元件。
根据一个实施例，所述掺杂区域包括在导电元件和与通道区域接触的接触区域之间延伸的分支。
一个实施例提供了一种电子器件，该电子器件包括所描述的一个或多个晶体管。
一个实施例提供了另一种晶体管，该晶体管包括：衬底的第一半导体区；第一沟道，将所述第一半导体区限制在第一侧上；第一导电元件，位于所述第一沟道中；第一栅极，位于所述第一沟道中；第二沟道，将所述第一半导体区划界在与所述第一侧相对的第二侧上；第二导电元件，位于所述第二沟道中；第二栅极，位于所述第二沟道中；通道区域，与位于所述第一沟道与所述第二沟道之间的所述第一半导体区接触；通道接触区域，接触所述通道区域；第一源极/漏极区域，包括在位于所述衬底的前表面侧的所述第一沟道与所述第二沟道之间的分支，所述分支部分地围绕所述通道接触区域并且位于所述通道区域上方；以及第二源极/漏极区域，位于所述衬底的与所述第一源极/漏极区域相同的前表面侧并且与所述第一源极/漏极区域横向分隔。
根据一个实施例，所述第一沟道和所述第二沟道到达位于所述半导体衬底的后表面侧的掩埋阱。
根据本公开的实施例，可以至少解决前述问题的至少一部分，并实现相应的效果。
附图说明
将结合附图在以下特定实施例的非限制性描述中详细讨论上述和其他特征和优点，其中：
图1部分地和示意性地示出了包括晶体管的器件的实施例的顶视图1A和截面图1B、1C和1D；
图2部分地和示意性地示出了图1的器件的透视图；
图3部分地和示意性地示出了制造图1的器件的方法的示例的步骤的顶视图3A和截面图3B、3C和3D；
图4部分地和示意性地示出了该方法的另一个步骤的顶视图4A 和截面图4B、4C和4D；
图5部分地和示意性地示出了包括晶体管的器件的另一个实施例的顶视图；以及
图6部分地和示意性地示出了图5的器件的透视图。
具体实施方式
相同的元件在不同的图中用相同的参考标号表示。特别地，不同实施例所共有的结构和/或功能元件可以用相同的参考标记来指定，并且可以具有相同的结构、尺寸和材料特性。
为了清楚起见，仅示出并详细说明了那些有助于理解所描述的实施例的步骤和元件。特别地，没有详细说明掩模制造步骤、掺杂步骤和在掺杂区域制造端子的步骤，所描述的实施例与这种通常的步骤兼容。
贯穿本公开，术语“连接”被用于指定电路元件之间的直接电连接，而术语“耦合”被用于指定电路元件之间的电连接，该电连接可以是直接的，或者可以经由一个或多个中间元件。
在以下描述中，当引用限定绝对位置的术语(诸如术语“顶部”、“底部”、“左侧”、“右侧”等)或限定相对位置的术语(诸如术语“上方”、“下方”、“高处”、“低处”等)或者引用限定方向的术语(诸如术语“水平”、“竖直”等)时，这是指截面图的方向。
本文使用的术语“大约”、“基本上”和“大概”用于指定所述数值的正负10％的误差，优选为正负5％。
图1部分地和示意性地示出了包括晶体管的器件100的实施例的顶视图1A和截面图1B、1C和1D。截面视图1B、1C和1D具有相应的截面平面B-B、C-C、D-D。图2示出了器件100的部分简化透视图。特别地，图2中未示出电绝缘体、掺杂区和掩埋阱。
器件100通常是由半导体衬底102和位于衬底102内部和顶部的元件(诸如电子部件)限定的电子集成电路芯片。
在一个示例中，衬底102由半导体晶片(例如硅片)形成。在另一个示例中，衬底由位于半导体晶片表面上的层形成，例如，半导体晶片上的外延层。优选地，衬底102是单晶衬底。
在电子部件中，器件100包括一个或多个晶体管。特别地，器件 100包括场效应晶体管T110或多个并联电连接的晶体管T110。晶体管T110具体包括：连接到晶体管的控制端子122的栅极120；通过栅极绝缘体124与栅极120分离的通道区域130。通道区域130优选地经由接触区域134连接到被称为晶体管的主体端子的端子132；以及掺杂漏极/源极区域140和150位于通道区域130的两侧并且与相应的导电端子142和152接触。根据一个实施例，掺杂区域140覆盖通道区域130的一部分。
晶体管T110位于衬底102的前表面(上表面)的侧面。特别地，诸如栅极120、通道区域130以及掺杂区域140和150等元件位于衬底的前侧，即它们中的每一个在前表面侧都具有未被衬底102的一部分覆盖的表面。因此，端子132、142和152可以由位于这些元件上的导体来限定，例如，穿过覆盖器件的绝缘层的通孔。与掺杂区域150 位于后表面侧相比，那么更容易形成能够将晶体管T110电耦合到器件的其他部件或外部器件的连接。
优选地，导电端子142和主体端子132彼此电耦合，优选为彼此电连接。那么端子142对应于晶体管T110的源极端子并且端子152 对应于晶体管T110的漏极端子。那么掺杂区域140和150限定相应的漏极区域和源极区域。这不是限制，并且例如端子132和142彼此可以不耦合或彼此不连接。
栅极120包括至少一个电导体，例如，金属和/或掺杂多晶硅。栅极绝缘体124与通道区域130和与栅极120的电导体接触。栅极绝缘体124通常由一个或多个介电层形成，例如，栅极绝缘体由氧化硅层形成。栅极绝缘体的厚度通常小于15nm，优选在3nm至10nm的范围内。
例如，晶体管T110为N通道型。因此，掺杂区域140和150是 N型掺杂。通道区域130是P型掺杂。然而，在所述的实施例中，N 和P导电类型或掺杂类型可以交换。然后，通过交换器件中的电压符号以获得与所述的类似的操作。优选地，区域140和150的掺杂水平高，即大于5*1018个原子/cm3且优选大于1019个原子/cm3。与通道区域130接触的接触区域134是也具有这种高掺杂水平的掺杂区域。通道区域130的掺杂水平优选小于1018个原子/cm3，更优选小于5*1017个原子/cm3。
晶体管T110还包括被称为漂移区域的半导体区160(图2中未示出)。半导体区160通过通道区域130与掺杂区域140绝缘。半导体区160包括位于通道区域130与掺杂区域150之间的至少一部分162 (视图1D)。将通道区域130与掺杂区域150分离的距离例如在1μm 至5μm范围内，优选在2μm至4μm范围内。半导体区160的N型掺杂水平小于N型掺杂区域150。优选地，半导体区160具有低掺杂水平，即小于2*1017个原子/cm3。该掺杂水平优选大于5*1016个原子 /cm3。由于其掺杂水平大于半导体区160，掺杂区域150形成与半导体区160电接触的电接触区域。
在晶体管的非导电状态下，漂移区160由于其低掺杂水平，如前所述的阻塞在通道区域130与接触区域150之间的高电压。在晶体管的导电状态下，流经晶体管的电流流动通过漂移区160，从接触区域 150流向通道区域130。
半导体区160由沟道170划界。更特别地，沟道170在衬底102 中从衬底102的前表面延伸，并且沟道170的阱形成半导体区160的侧表面。优选地，沟道170的该阱还形成通道区域130的表面。例如，沟道的宽度在100nm至500nm之间。
晶体管T110还包括位于沟道170中的导电元件180。导电元件 180连接到端子182。端子182优选地连接到主体端子132。导电元件 180位于与半导体区160的至少一部分相对，即导电元件180位于覆盖半导体区160的至少一部分的侧面的绝缘体184上。特别地，导电元件位于与位于通道区域130与掺杂区域140之间部分162相对。优选地，导电元件180位于与整个半导体区160或基本整个半导体区160 相对。绝缘层184将导电元件180与半导体区160分离。对应于绝缘层184的厚度，导电元件180和半导体区160之间的距离例如在100 nm至200nm的范围内，优选在120nm至180nm的范围内。绝缘层 184优选具有大于栅极绝缘体124的厚度。例如，绝缘层184由氧化硅或氮化硅制成。
在沟道170的底部，绝缘部分(优选为层184的一部分)位于导电元件180下方。该部分将导电元件180与位于导电元件180下方的衬底部分电绝缘。此外，优选具有与栅极绝缘体124相同厚度和相同 (多个)材料的绝缘部分186将导电元件180与栅极120电绝缘。
优选地，导电元件180由位于沟道170的中心部分的导电阱形成。阱的延伸方向与沟道相同。阱在衬底102中正交地向衬底的前表面延伸。例如，该阱包括优选由金属材料制成或者优选由掺杂多晶硅制成。导电阱的宽度，在沟道的宽度方向上，例如在从30nm至200nm的范围内。
在晶体管的非导电状态下，导电元件180屏蔽了由于通道区域 130与接触区域150之间电压的电场的一部分。在通道区域130与半导体区160之间的PN结的水平处的电场低于未提供导电元件180的情况。这就提高了晶体管能够阻塞的最大电压。
在没有导电元件180的情况下，为了提高晶体管能够阻塞的最大电压，可以设计为降低漂移区160的掺杂或增加通道区域130与漏极接触区域150之间的距离。然而，这会增加漂移区160的电阻，从而增加晶体管的通态电阻。因此导电元件180能够在不增加晶体管的通态电阻的情况下增加由晶体管阻塞的最大电压。此外，导电元件180 能够增加漂移区160的掺杂水平和/或减小通道区域130与漏极接触区域150之间的距离，从而降低晶体管的通态电阻，同时保持最大阻塞电压至少等于不包括导电元件180的晶体管的最大阻塞电压。
优选地，半导体区160在其与沟道170相对的一侧由额外的沟 170A划界。那么半导体区160位于沟道170与170A之间。额外的沟道170A与沟道170平行，即沟道170和170A具有相同的延伸方向。更优选地，额外的沟道170A包含与沟道170相同的元件，其相对于半导体区160对称地布置，即，额外的导电元件180A对称于导电元件180且位于与半导体区160的至少一部分相对。导电元件180A与端子182A接触，优选地连接到导电元件180的端子182。
额外的导电元件180A能够改进导电元件180所允许的屏蔽。这导致晶体管阻塞的最大电压和/或晶体管的通态电阻的额外的改进。
优选地，沟道170将通道区域130划界。更特别地，然后通道区域具有由沟道170的阱形成的侧表面。更优选地，然后栅极120位于与通道区域130相对的沟道170中。栅极绝缘体124覆盖沟道170阱的对应部分。
由于栅极在沟道中的事实，所以导电通道在通道区域130导电状态中相对于通道区域130的侧表面而形成。与栅极120布置在通道区域130上的变体相比，避免了导电通道具有与沟道170与170A之间的距离相同的宽度。因此，在沟道170中提供栅极120的事实使得导电通道的形状不依赖于通道区域130从沟道170延伸的距离。因此，该距离可以减小，例如，可以使沟道彼此更接近，而不修改导电通道的形状，例如，不减小其宽度，从而不减小流动通过晶体管的电流，并且不增加晶体管的通态电阻。因此，对于相同的电流和相同的通态电阻，晶体管T110占据的表面积小于其栅极位于通道区域的晶体管的表面积。例如，在沟道宽度方向上，半导体区160的宽度在300nm 至1μm的范围内。
位于沟道中的导电元件180和栅极120导致在导电状态下的晶体管T110中，电流流动通过漂移区160的一部分，该部分比没有导电元件180和/或栅极120不位于沟道中时更大。特别地，电流流动通过漂移区域160的部分，该部分距离漂移区160的侧面的距离比没有导电元件时更远。电流还流动通过漂移区160的部分，该部分距离漂移区160的上表面的距离比栅极位于通道区域时更远。这使得能够降低晶体管的通态电阻，特别是通过降低漂移区160的表面的存在对电荷载流子迁移率的各种影响。
在优选示例中，半导体区160由接触区域150的降低的掺杂水平。在所示的示例中，半导体区160包括两个子区166-1和166-2。
子区166-2将子区166-1与接触区域150分离。子区166-2从接触区域向通道区域130延伸一段距离，该距离例如在接触区域150与信道区域130之间的距离的三分之一至三分之二的范围内，优选为基本一半。子区166-2从接触区域向通道区域130延伸一段距离，该距离例如在0.5μm至1.5μm的范围内，优选为大约1μm。子区166-2 的掺杂水平在区166-1至接触区域150的范围内。子区166-2的掺杂水平在1017个原子/cm3至1018个原子/cm3的范围内。
该优选示例不是限制性的，并且半导体区160可以包括数目N个半导体子区166-i或由数目N个半导体子区166-i形成，指数i在1 到N的范围内。子区166-N从接触区域150延伸。子区按指数i从接触区域150减小的顺序放置，子区166-i的掺杂水平是指数i的增大函数。作为变体，半导体区160可以具有从接触区域150的掺杂水平梯度。
子区166-i，对于不同于1的i，或具有掺杂水平梯度的子区，形成具有在子区166-1与接触区域150之间的中间的掺杂水平的区域。对于给定的通态电阻，这样的区域允许获得晶体管阻塞所需的最大电压水平。半导体区160的掺杂水平从接触区域150减小的事实使得对于非导电状态下晶体管阻塞的相同的最大电压，能够提高晶体管的导通电阻。
根据一个实施例，通道区域130位于半导体区160上，更特别地，半导体区160的一部分168位于通道区域130下方。换言之，与部分 168相比，通道区域130在前表面侧。那么导电元件180的一部分188 优选地位于栅极120下方。那么导电元件的部分188位于与半导体区 160的部分168相对。
提供半导体区160的部分168的优点是，在导电状态下，晶体管的导电通道包括与部分168接触的水平部分138，并且源于接触区域 150的电流可以通过离得通过半导体区160的部分168来接入通道的部分138。这会导致通态电阻降低。
根据另一个优点，在器件100中，还可以提供未示出的晶体管，该晶体管与包括半导体区160的部分168的晶体管T110不同，其中省略了接触区域150并用衬底后表面上的漏极接触区域替代。在这种被称为竖直晶体管的晶体管中，在导电状态下，电流在通道区域于漏极接触区域之间竖直流动。为了在同一器件中制造包括区域160的部分168的晶体管T110和竖直晶体管，可以实现同时制造晶体管T110 和竖直晶体管的步骤。那么包括竖直晶体管和晶体管T110的器件就特别容易制造。
优选地，掺杂区域140具有在与通道区域接触的接触区域134与导电元件180之间延伸的分支144。这使得对于给定尺寸的接触区域 134，能够减小掺杂区域140与半导体区160之间的导电通道的长度。从而降低了通态电阻。
优选地，沟道170和170A到达掩埋阱190，即具有与与衬底102 (此处，N型)的导电类型相反的导电类型(此处为P型)的区覆盖衬底的一部分并且覆盖有与衬底的导电类型相同的导电类型的区。换言之，沟道从衬底102的前表面向掩埋阱190延伸。因此，半导体区160的可能部分168位于通道区域130与掩埋阱190之间。掩埋阱190 可以偏向于小于半导体区160的电位。为此，例如，掩埋阱190耦合到接地(未示出)。因此，掩埋阱能够使半导体区160与衬底102的其余部分电绝缘。因此，晶体管T110可以与器件的其它部件(例如，其它晶体管)绝缘。
优选地，器件100包括多个晶体管T110，更优选地在阵列中重复。因此，在所示的示例中，晶体管以与前表面平行的第一方向(例如阵列的列方向)重复，该示例中的第一方向与沟道170和170A的延伸方向正交。
优选地，器件100包括在第一方向重复的相邻晶体管T110之间***的晶体管T112，即，一列包括交替重复的晶体管T110和T112。晶体管T112相对于与第一方向正交的平面与晶体管T110对称。在所示的示例中，每个沟道170对于在沟道两侧对称布置的晶体管T110中的一个晶体管T110和晶体管T112中的一个晶体管T112是共用的，栅极120和导电元件180对两个晶体管是共用的。在该示例中，半导体区160、通道区域130以及掺杂区域140和150对于在半导体区160 的两侧对称布置的晶体管T110中的一个晶体管T110和晶体管T112 中的一个晶体管T112是共用的，并且对于两个晶体管中的每一个晶体管，两个晶体管中的一个晶体管的沟道170对应于两个晶体管中的另一个晶体管的额外的沟道170A。
晶体管T110以及优选地晶体管T112也在与前表面平行且与第一方向正交的第二方向上，例如阵列的行方向重复(未示出重复)。这里第二方向对应于视图1A、1C和1D的左右方向。优选地，靠近阵列的列相对于行方向的平面对称。半导体区160可以通过沿着列方向延伸的沟道(沟道壁195)选择地划界。作为变体，晶体管仅在第一方向上或仅在第二方向上重复。这不是限制性的，并且该器件可以包括多个不同布置的晶体管，或者在两个沟道170、170A之间的一对或多对晶体管T110和T112。
在优选的示例中，端子132、142、152和182对晶体管T110和/ 或T112是共用的。因此，晶体管T110和/或T112电并联的并且并联控制，这使得能够通过并联晶体管的串联来导通高电流，即大于1A 的电流，例如大于5A的电流，或者甚至大于50A的电流。这种关联对应于由基本晶体管T110和/或T112形成的晶体管。可能的掩埋阱190优选对晶体管T110和/或T112共用。
因此，如上所述，由基本晶体管T110和/或T112形成的晶体管使得能够流通高电流，并且能够改进最大阻塞电压与通态电阻之间的平衡。这是对于由所形成的晶体管占据的相对较小的衬底表面积而获得的，例如，对于大约44V的最大阻塞电压，所获得的形成的晶体管的导通电阻可以小于17mΩ/mm2。
图3和图4部分地和示意性地示出了制造图1的器件100的方法的示例的步骤。更特别地，图3示出了相同步骤中的顶视图3A和截面图3B、3C和3D，并且图4示出了另一个步骤中的顶视图4A和截面图4B、4C和4D。截面平面分别与图1中的相同。
在图3的步骤中，提供了衬底102。可选择地，形成了掩埋阱190。掩埋阱190可以在该步骤或该方法的后续步骤中形成。
然后，在衬底中蚀刻沟道170、170A，优选下到位于掩埋阱中的水平。之后，在沟道的阱和底部形成具有将形成晶体管的未来绝缘层 184的部分的电绝缘层384。例如，该层是通过覆盖由沟道的蚀刻产生的结构的共形沉积获得的。绝缘层384优选由氧化硅制成。绝缘层 384的厚度小于沟道的一半宽度，以在沟道的中心部分留下未填充的空间。
然后，填充沟道的剩余空间，优选使用掺杂多晶硅。这形成导电元件180、180A。例如，由绝缘层的沉积而形成的整个结构被多晶硅覆盖，并通过蚀刻移除位于给定的水平以上的多晶硅。该给定的水平优选为衬底的前表面的水平，或位于衬底的前表面上方小于10nm的高度处。这导致导电壁180、180A位于沟道中。
在图4的步骤中，在栅极120和栅极绝缘体124的位置420处，移除绝缘层384的部分和元件180的导电材料的部分。优选地，为此，先前已经形成了允许进入结构的上表面的部分464的掩模460(以虚线示出)。部分464在顶视图中是具有与沟道延伸方向正交的主方向或延伸方向的带形。位于带464中的元件180的导电材料的部分选择性地在绝缘层384上蚀刻到导电元件180的部分188的上部层。绝缘层384在导电材料的蚀刻期间保护衬底。然后，通过对导电材料的蚀刻使得可接近的绝缘层384的部分选择性地在衬底102上蚀刻。
在随后未示出的步骤中，栅极绝缘体在条464中可进入的沟道 170的阱上形成。用于绝缘未来栅极120的导电元件180的绝缘部分 186优选地与栅极绝缘体同时形成。这可以通过热氧化获得。然后形成栅极120。在上述步骤之前或之后，可以通过掺杂衬底102来形成通道区域130、掺杂区域134、140、150和子区166-i。在此之后，形成端子122、132、142、152和182。
图5和图6分别是截面图和部分透视图，示意性地示出了包括一个或多个晶体管，特别是晶体管T510的器件500的实施例。器件500 包括与图1和图2的器件100相同或相似的元件，其布置相同或相似。因此不再详细描述这些元件，并且此处仅突出说明差别。
晶体管T510与图1和图2的器件100的晶体管T110的不同之处在于，通道区域130从衬底102的前表面向掩埋阱190延伸，即到达掩埋阱。因此，半导体区160被剥夺了位于通道区域下的部分168；器件500包括与通道区域130接触的半导体区560，并且位于通道区域130与半导体区160相对的一侧。由于通道区域到达掩埋阱的事实，半导体区160和560在阻塞状态下彼此电绝缘；并且N型掺杂区域 140被具有高掺杂水平的N型掺杂区域540替代，使得掺杂区域540 形成与区560电接触的区域。接触区域540连接到端子542，优选地连接到晶体管的主体端子132。
优选地，导电元件180不包括位于栅极120下方的部分188。更优选地，然后晶体管T510包括布置在栅极120与导电元件180相对的一侧的沟道170中的导电元件580。导电元件580位于与半导体区560的至少一部分相对，即，处于位于半导体区560的绝缘层584。导电元件580连接到端子582，优选地连接到导电元件180的端子182。作为一种变体，导电元件180可以包括位于栅极120下方的部分188，并且通过位于与半导体区560相对的沟道170中的部分580而继续。
优选地，晶体管T510具有与沟道的延伸方向正交的对称平面、穿过栅极120和通道区域130的对称平面。特别地，导电元件580、区560和接触区域540相对于对称平面分别与导电元件180、半导体区160和掺杂区域150对称。
在晶体管T510包括沟道170A和位于沟道170A中的导电元件 180A的优选情况下，导电元件180A在沟道170A中延伸，更优选地与半导体区160、通道区域130和半导体区560相对。换言之，沟道 170不包含另一个晶体管的栅极。
在一个示例中，在半导体区160和560中的每一个半导体区中，掺杂水平基本一致，例如这些区的掺杂水平是相等的。在另一个示例中，半导体区160和560的掺杂从相应的接触区域150和540降低。然后，半导体区160和560可以包括例如分别位于相应的接触区域150和540的相应的子区166-2和566-2，这些子区具有在区160、560的其余部分与接触区域150和540之间的中间的掺杂水平。
如晶体管T110的情况所述，晶体管T510的结构使得能够优化在断态最大电压、通态电阻和晶体管占据的衬底表面积(俯视图)之间的平衡。
优选地，器件500还包括相对于沟道170与晶体管T510对称的晶体管T512、沟道170、栅极600以及晶体管T510和T512共用的导电元件180和580。
优选地，晶体管T510和T512并联连接，并且其控制端子122耦合在一起，优选为连接在一起。
已经描述了各种实施例和变体。本领域的技术人员将理解，可以组合这些不同实施例和变体的某些特征，并且本领域技术人员将会想出其他变体。
最后，基于以上给出的功能指示，所述实施例和变体的实际实现处于本领域技术人员的能力范围内。

Claims (17)

1.一种晶体管，其特征在于，包括：
衬底的第一半导体区；
第一沟道，将所述第一半导体区划界在第一侧上；
第一导电元件，位于所述第一沟道中；
通道区域，与所述第一半导体区接触；以及
与所述第一半导体区域接触的第一接触区域，
其中所述通道区域和所述第一接触区域在所述衬底的相同的表面侧上。
2.根据权利要求1所述的晶体管，其特征在于，所述第一半导体区的一部分位于所述通道区域与所述第一接触区域之间。
3.根据权利要求1所述的晶体管，其特征在于，还包括：
第二沟道，将所述第一半导体区划界在与所述第一侧相对的第二侧上；以及
第二导电元件，位于所述第二沟道中。
4.根据权利要求3所述的晶体管，其特征在于，所述第二导电元件的一部分位于与所述通道区域相对。
5.根据权利要求1所述的晶体管，其特征在于，还包括位于所述第一沟道中的第一栅极。
6.根据权利要求1所述的晶体管，其特征在于，所述第一沟道到达掩埋阱。
7.根据权利要求6所述的晶体管，其特征在于，所述第一半导体区的第二部分位于所述通道区域与所述掩埋阱之间。
8.根据权利要求7所述的晶体管，其特征在于，所述第一导电元件的一部分位于与所述第一半导体区的所述第二部分相对。
9.根据权利要求6所述的晶体管，其特征在于，所述通道区域到达所述掩埋阱。
10.根据权利要求1所述的晶体管，其特征在于，还包括：
第二半导体区，在与所述第一半导体区相对的所述通道区域的一侧上与所述通道区域接触；以及
与所述第二半导体区接触的第二接触区域。
11.根据权利要求10所述的晶体管，其特征在于，还包括位于与所述第二半导体区相对的所述第一沟道中的另一导电元件。
12.根据权利要求1所述的晶体管，其特征在于，所述第一半导体区具有由与所述第一半导体区接触的所述第一接触区域降低的掺杂水平。
13.根据权利要求1所述的晶体管，其特征在于，还包括覆盖所述通道区域的一部分的掺杂区域，其中所述掺杂区域被电耦合到所述第一导电元件。
14.根据权利要求13所述的晶体管，其特征在于，所述掺杂区域包括在所述第一导电元件和与所述通道区域接触的接触区域之间延伸的分支。
15.一种电子器件，其特征在于，包括：
多个根据权利要求1所述的晶体管。
16.一种晶体管，其特征在于，包括：
衬底的第一半导体区；
第一沟道，将所述第一半导体区限制在第一侧上；
第一导电元件，位于所述第一沟道中；
第一栅极，位于所述第一沟道中；
第二沟道，将所述第一半导体区划界在与所述第一侧相对的第二侧上；
第二导电元件，位于所述第二沟道中；
第二栅极，位于所述第二沟道中；
通道区域，与位于所述第一沟道与所述第二沟道之间的所述第一半导体区接触；
通道接触区域，接触所述通道区域；
第一源极/漏极区域，包括在位于所述衬底的前表面侧的所述第一沟道与所述第二沟道之间的分支，所述分支部分地围绕所述通道接触区域、并且位于所述通道区域上方；以及
第二源极/漏极区域，位于所述衬底的与所述第一源极/漏极区域相同的前表面侧、并且与所述第一源极/漏极区域横向分隔。
17.根据权利要求16所述的晶体管，其特征在于，所述第一沟道和所述第二沟道到达位于所述衬底的后表面侧的掩埋阱。
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