CN214477471U - 晶体管和电子设备 - Google Patents

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Abstract

本公开涉及晶体管和电子设备。一个实施例晶体管包括：由第一沟槽界定的半导体漏极区域、以及在第一沟槽中的第一导电元件，该第一导电元件被电耦合到电势的施加的节点，该电势更接近晶体管的漏极电势，而不是更接近晶体管的源极电势。

Description

晶体管和电子设备
技术领域
本公开总体涉及电子设备，并且更具体地，涉及晶体管。
背景技术
在某些电子设备中，场效应晶体管用于在非导电状态中保持高电压(通常大于10V，例如约40V，或者甚至大于100V)。晶体管越小和/或在非导电状态中保持的电压越高，在导电状态中晶体管的电阻越高。
实用新型内容
在晶体管中，需要改进在导电状态中的状态电阻、尺寸与在非导电状态中保持的电压之间的权衡。
一个实施例克服了已知晶体管的全部或部分缺点。
根据第一方面，提供了一种晶体管，其包括：半导体漏极区域，由第一沟槽界定；第一导电元件，位于所述第一沟槽中；以及第一节点，被电耦合到所述第一导电元件，所述第一节点被配置为耦合到第一电势，所述第一电势更接近所述晶体管的漏极电势，而不是更接近所述晶体管的源极电势。
根据一个实施例，晶体管进一步包括位于第二沟槽中的栅极，所述第二沟槽与所述第一沟槽共线。
根据一个实施例，晶体管进一步包括在所述栅极与所述第一导电元件之间的绝缘区域，所述绝缘区域具有第一厚度，所述第一厚度大于所述晶体管的栅极绝缘体的第二厚度。
根据一个实施例，晶体管进一步包括位于所述第二沟槽中的第二导电元件。
根据一个实施例，所述第一沟槽从衬底的表面延伸到所述衬底中，并且其中所述晶体管的漏极接触区域和所述晶体管的沟道形成区域位于所述衬底的所述表面侧。
根据一个实施例，所述沟道形成区域被电耦合到第二节点，所述第二节点被配置为耦合到所述晶体管的所述源极电势。
根据一个实施例，晶体管进一步包括：栅极，位于与所述第一沟槽共线的第二沟槽中；以及半导体源极区域，由所述第二沟槽界定，并且在所述沟道形成区域的与所述半导体漏极区域相对的一侧，与所述沟道形成区域接触。
根据一个实施例，所述第一沟槽延伸到所述衬底的、部分位于所述半导体漏极区域下方的区域中。
根据一个实施例，所述沟道形成区域是所述衬底的所述区域的部分。
根据一个实施例，所述衬底的所述区域通过掩埋阱与所述衬底的位于所述掩埋阱下方的另一区域绝缘。
根据一个实施例，所述掩埋阱完全位于比所述第一沟槽的底部的深度更大的深度处。
根据一个实施例，在与所述第一沟槽侧相对的一侧，所述半导体漏极区域由附加沟槽界定，并且其中附加导电元件位于所述附加沟槽中。
根据一个实施例，所述第一沟槽的端部和所述附加沟槽的端部在沟槽宽度方向上对准。
根据一个实施例，所述半导体漏极区域在与所述第一沟槽平行的方向上具有从接触区域减小的掺杂水平。
根据第二方面，提供了一种电子设备，其包括一个或多个晶体管。所述一个或多个晶体管中的每个晶体管包括：半导体漏极区域，由第一沟槽界定；第一导电元件，位于所述第一沟槽中；以及第一节点，被电耦合到所述第一导电元件，所述第一节点被配置为耦合到第一电势，所述第一电势更接近所述晶体管的漏极电势，而不是更接近所述晶体管的源极电势。
根据一个实施例，所述电子设备是单片的，并且进一步包括：互补金属氧化物半导体类型的晶体管和/或垂直晶体管，包括与所述第一沟槽相同深度的沟槽。
一个实施例提供了一种晶体管，该晶体管包括：由第一沟槽界定的半导体漏极区域、以及在第一沟槽中的第一导电元件，该第一导电元件被电耦合到施加电势的节点，该电势更接近晶体管的漏极电势，而不是更接近晶体管的源极电势。
根据一个实施例，晶体管包括位于第二沟槽中的栅极，该第二沟槽与第一沟槽共线。
根据一个实施例，晶体管在栅极与第一导电元件之间包括绝缘区域，该绝缘区域的厚度大于晶体管的栅极绝缘体的厚度，并且优选地，晶体管在栅极与第一导电元件之间包括半导体漏极区域的部分。
根据一个实施例，晶体管包括位于第二沟槽中的第二导电元件。
根据一个实施例，第一沟槽在衬底中从衬底的表面延伸，晶体管的漏极接触区域和晶体管的沟道形成区域位于衬底的表面侧。
根据一个实施例，沟道形成区域被电耦合到施加晶体管的源极电势的节点。
根据一个实施例，晶体管包括由第二沟槽界定的半导体源极区域，并且在沟道形成区域的与半导体漏极区域相对的侧，半导体源极区域与沟道形成区域接触。
根据一个实施例，第一沟槽在衬底的、部分位于半导体漏极区域下方的区域中延伸。
根据一个实施例，沟道形成区域是衬底的该区域的部分。
根据一个实施例，衬底的该区域通过掩埋阱与位于掩埋阱下方的衬底的另一区域绝缘，掩埋阱优选地完全位于比第一沟槽的底部的深度更大的深度处。
根据一个实施例，在与第一沟槽侧相对的一侧，半导体漏极区域由附加沟槽界定，并且附加导电元件位于附加沟槽中。
根据一个实施例，第一沟槽的端部和附加沟槽的端部在沟槽宽度方向上对准。
根据一个实施例，半导体漏极区域在与第一沟槽平行的方向上具有从接触区域减小的掺杂水平。
一个实施例提供了一种电子设备，该电子设备包括一个或多个上面限定的晶体管。
根据一个实施例，该设备是单片的，并且进一步包括CMOS类型的晶体管和/或垂直晶体管，该CMOS类型的晶体管和/或垂直晶体管包括与第一沟槽相同深度的沟槽。
一个实施例使得能够减小导电状态中的电阻，和/或减小所占用的表面积，和/或增加所保持的电压。
附图说明
将结合附图在以下具体实施例的非限制性描述中，详细讨论上述和其他的特征和优点。
图1部分地且示意性地示出了包括晶体管的设备的一个实施例的顶视图1A以及横截面视图1B、1C、1D和1E；
图2部分地且示意性地示出了图1的设备的透视视图；
图3部分地且示意性地示出了制造图1的设备的方法的一个示例的步骤的顶视图3A和横截面视图3B、3C、3D和3E；以及
图4部分地且示意性地示出了方法另一步骤的顶视图4A以及横截面视图4B、4C、4D和4E。
具体实施方式
在不同的附图中，相同的元件用相同的附图标记指定。特别地，不同实施例共同的结构和/或功能性元件可以用相同的附图标记指定，并且可以具有完全相同的结构、尺寸和材料特性。
为了清晰起见，仅示出和详述了对理解所描述的实施例有用的那些步骤和元件。特别地，掩模制造步骤、掺杂步骤以及制造电连接到掺杂区域的端子的步骤没有详述，所描述的实施例与这种往常步骤兼容。
贯穿本公开，术语“连接”用于指定电路元件之间的直接电连接，而术语“耦合”用于指定电路元件之间的如下电连接：该电连接可以是直接的，或者可以经由一个或多个其他元件。
在以下描述中，当提及修饰绝对位置的术语(诸如术语“顶”、“底”、“左”、“右”等)，或者修饰相对位置的术语(诸如术语“上方”、“下方”、“上”、“下”等)，或者修饰方向的术语(诸如术语“水平”、“垂直”等)时，它是指横截面视图的定向。
术语“大约”、“近似”、“基本上”和“约”在本文中用于指定讨论中的值的正负10％(优选为正负5％)的公差。
除非另有指定，否则序数(诸如“第一”、“第二”等)仅用于将元件彼此区分。特别地，这些形容词不会将所描述的实施例限制于这些元件的具体顺序。
图1部分地且示意性地示出了包括晶体管的设备100的一个实施例的顶视图1A以及横截面视图1B、1C、1D和1E。横截面视图1B、1C、1D和1E具有平面B-B、C-C、D-D和E-E作为相应的横截面平面。视图1A、1B和1C在附图的垂直方向上对应，并且视图1B和1C、1D和1E分别在附图的水平方向上对应。图2示出了设备100的简化的部分透视视图。特别地，图2中未示出电绝缘体、半导体衬底和掩埋阱。
设备100通常包括电子集成电路芯片，该电子集成电路芯片由半导体衬底102和位于衬底102内部和顶部的元件(诸如电子部件)限定。设备100优选为单片的。单片设备意指设备的所有电路都被集成在同一衬底或支撑物的内部和顶部，通常在同一半导体晶片部分的内部和顶部。这种单片设备或集成电路优选地位于集成电路封装中。集成电路封装意指组件，该组件(优选为紧密的)具有在电路(例如，印刷电路板PCB)外部的、从其中出来的、与电子电路的连接区域或连接引脚。
在一个示例中，衬底102由半导体晶片(例如，硅晶片)的部分形成。在另一示例中，衬底102由位于半导体晶片部分的表面上的层(例如，半导体晶片上的外延层)形成。优选地，衬底102是单晶衬底。作为一个示例，衬底102为N型掺杂的，例如，掺杂水平在从2*1016至4*1016原子/cm3的范围内。在所描述的实施例中，可以交换N和P导电类型或掺杂类型。然后通过交换设备100中的电压符号，来获得与所描述的操作类似的操作。
在电子部件之中，设备100包括一个或多个晶体管。特别地，设备100包括晶体管T110或并联电连接的多个晶体管T110。晶体管T110优选为相同类型的，例如，在制造公差内相似或完全相同。晶体管T110在图1和图2中示出。在N型掺杂衬底102的示例中，晶体管T110优选地具有P沟道，换言之，晶体管T110具有与衬底102的导电类型相反的导电类型的沟道。
晶体管T110包括通过栅极绝缘体122分离的栅极120和沟道形成区域130。栅极120包括至少一个电导体(诸如，例如，金属和/或掺杂多晶硅)。栅极绝缘体122与沟道形成区域130和栅极120的至少一个电导体接触。栅极绝缘体122通常由一个或多个电介质层形成，例如，栅极绝缘体由氧化硅层形成。栅极绝缘体122的厚度通常小于15nm，优选在从5nm至40nm的范围内。
在沟道形成区域130的一侧，晶体管T110包括在本示例中P型掺杂的半导体区域140。半导体区域140与沟道形成区域130接触。例如，半导体区域140由对衬底102的部分的一个或多个掺杂步骤产生。半导体区域140与和区域140相同类型的更重掺杂区域142接触。掺杂区域142形成与掺杂半导体区域140电接触的区域。更准确地说，接触部142在掺杂半导体区域140与导体145之间形成电连接，导体145限定晶体管T110的漏极端子。半导体区域140然后被称为漏极区域。
在沟道形成区域130的与漏极区域140相对的一侧，晶体管T110包括与漏极区域140相同导电类型(这里为P型)的掺杂半导体区域150。半导体区域150与沟道形成区域130接触。例如，半导体区域150由对衬底102的部分的一个或多个掺杂步骤产生。半导体区域150与和区域150相同类型的更重掺杂区域152接触。接触区域152形成与半导体区域150电接触的区域。更准确地说，接触区域152在掺杂半导体区域150与导体155之间形成电连接，导体155限定晶体管T110的源极端子。半导体区域150然后被称为源极区域。
由上述元件限定的晶体管T110因此形成场效应晶体管，即，能够根据施加在栅极120与源极端子155之间的控制电压在沟道形成区域中形成导电沟道的电子元件，该导电沟道电连接漏极区域和源极区域。
优选地，接触区域142和152由衬底102的具有高掺杂水平(即大于5*1018原子/cm3，优选大于1019原子/cm3)的相应的掺杂部分形成。沟道形成区域130的掺杂水平优选小于2*1016原子/cm3，更优选小于5*1015原子/cm3。优选地，漏极区域140和源极区域150具有低掺杂水平，即小于2*1017原子/cm3。然而，该掺杂水平优选大于5*1016原子/cm3。
在所描述的实施例中，晶体管T110进一步包括第一沟槽160。沟槽160从表面104在衬底102中延伸，表面104称为衬底102的前表面(视图1A的定向中的前表面和视图1B至1E的定向中的上表面)。优选地，沟槽160的深度在从2μm至3μm的范围内。优选地，沟槽160界定漏极区域140的部分，即，漏极区域140的边缘的至少一部分由沟槽160的壁的部分形成。在所示的示例中，沟槽160完全界定漏极区域140。优选地，沟槽160在沟槽的主方向或纵向方向上与前表面104平行延伸。作为一个示例，在与前表面104平行的横向方向上，沟槽160具有在从100nm至500nm范围内的恒定宽度。
优选地，漏极区域140的至少一部分与第一沟槽160的边缘平行地、从漏极接触区域142向沟道形成区域130延伸。漏极区域140的该部分称为漂移区域。作为一个示例，将沟道形成区域130与接触区域142分离的距离在从1μm至5μm的范围内，优选地在从2μm至4μm的范围内。
在晶体管T110的非导电状态中，漂移区域由于其低掺杂水平而在沟道形成区域130与接触区域142之间保持诸如前面所提到的高电压。在晶体管T110的导电状态中，流过晶体管T110的电流流过漂移区域，从沟道形成区域130流到接触区域142。
晶体管T110进一步包括位于第一沟槽160中的第一导电元件170。导电元件170被定位成与漏极区域140的至少一部分相对，即，导电元件170的至少一部分位于沟槽160的部分中，该部分界定了漏极区域140的至少一部分。更准确地说，导电元件170被定位成与漂移区域的至少一部分相对。优选地，导电元件170被定位成抵靠电绝缘层172，电绝缘层172位于沟槽160中，抵靠漏极区域140的至少一部分，特别是抵靠漂移区域的至少一部分。然后，绝缘层172将导电元件170与漂移区域分离。导电元件170与漏极区域140之间的距离(等于绝缘层172的厚度)例如在从100nm至210nm的范围内，优选为在从120nm至180nm的范围内。绝缘层172的厚度优选地大于栅极绝缘体122的厚度。作为一个示例，绝缘层172由氧化硅或氮化硅制成。
优选地，第一导电元件170由位于第一沟槽160的中心部分中的导电壁形成。该壁在与沟槽160相同的方向上伸长。该壁与前表面104正交地在衬底102中延伸。作为一个示例，该壁包括金属材料或优选地掺杂多晶硅，优选地由金属材料或优选地掺杂多晶硅制成。在沟槽160的宽度方向上取得的导电壁的宽度例如在从30nm至210nm的范围内。
第一导电元件170被电耦合(优选为被电连接)到施加电势的节点，该电势更接近晶体管T110的漏极电势，而不是更接近晶体管T110的源极电势。优选地，施加到该节点的电势近似等于(更优选地等于)漏极电势。再更优选地，该节点由漏极端子145限定。换言之，然后晶体管T110在导电元件170与漏极接触区域145之间包括电耦合175(优选为电连接)。
由此，在操作中，导电元件170被偏置到更接近晶体管T110的漏极电势、而不是更接近晶体管T110的源极电势的电势。在晶体管T110具有P沟道的示例中，施加到导电元件170的电势优选地小于或等于漏极的电势。在该示例中，对于相对于参考电势(诸如接地的电势)为正的源极、漏极和栅极电势，导电元件170可以可选地耦合或连接到接地，而不是连接到漏极端子145。
在晶体管T110的非导电状态中，第一导电元件170屏蔽由于沟道形成区域130与接触区域142之间的电压而产生的电场的部分。因此，漂移区域中的电场低于不提供导电元件170情况下的电场。相对于不包括导电元件170的晶体管，这使得能够增加漂移区域的掺杂水平，并且因此增加在导电状态中的漂移区域的导电类型，而不减小晶体管可以保持的最大电压。因此，改进了导电状态中的晶体管的电导率与晶体管可以保持的最大电压之间的权衡。
根据一个实施例，漏极接触区域142和沟道形成区域130以及优选地源极接触区域152位于前表面104侧，即，它们在前表面侧各自具有未被衬底的部分覆盖的表面。优选地，沟道形成区域130可以与接触区域(未示出)电接触，该接触区域在沟道形成区域130与端子135之间形成电连接。端子135、145和155可以由位于接触区域上的导体限定，该导体例如为穿过覆盖设备100的绝缘层(未示出)的通孔。然后，与接触区域142位于后表面侧(衬底102的与前表面104相对的表面)的示例中相比，使得能够将晶体管T110电耦合到设备的其他部件或电耦合到外部设备的连接更容易形成。
优选地，源极接触区域152被电耦合(优选为连接)到沟道形成区域130。更优选地，这是通过端子155与135之间的耦合(优选地连接)获得的。结果，漏极区域140与源极区域150之间的导电沟道的形成是根据晶体管T110的源极端子155与栅极120之间的电压。
根据一个实施例，漏极区域140位于衬底102的区域180上。区域180优选地具有与衬底102相同的掺杂类型(这里为N型)，并且在形成掺杂漏极区域140和源极区域150以及接触区域142和152之前，区域180具有与衬底102的掺杂水平相同的掺杂水平。换言之，然后，区域180是在形成衬底102之后未掺杂或未故意掺杂的衬底102的部分。
特别地，在晶体管T110具有与衬底102的导电类型相反的导电类型的沟道的情况下，区域180部分地位于漏极区域140下方。在这种情况下，优选地，区域180还包括沟道形成区域130。在变体中，晶体管T110可以被形成有在掺杂区域的内部和顶部的、与衬底102的导电类型相反的导电类型的沟道，该掺杂区域在衬底102中延伸得比晶体管T110深，并且具有与衬底102的导电类型相反的导电类型。与该变体相比较，使区域180包括沟道形成区域130的事实使得能够更容易地获得沟道区域和漏极区域，特别是沟道区域的期望的掺杂水平。
根据一个实施例，第一沟槽160从前表面104向下延伸到比漏极区域140的深度更大的深度。例如，漏极区域140从前表面104向下延伸到在从0.5μm至1μm的范围内的深度。沟槽160的深度例如比漏极区域140的深度大1μm至2μm。更特别地，沟槽160在区域180中延伸。
可以设计为在衬底(诸如衬底102)上形成晶体管，该晶体管具有导电类型与衬底导电类型相反的沟道，而不提供导电元件(诸如导电元件170)。与这种晶体管相比较，提供与施加电势(该电势更接近漏极的电势，而不是更接近源极的电势)的节点耦合的导电元件170的事实，使得在晶体管T110的非导电状态中，能够限制漏极区域140与衬底102的区域180之间的PN结承受的电场。更特别地，将导电元件170偏置到基本上等于(优选为等于)漏极电势的电势，使得能够使PN结承受的电场最小化。这增加了晶体管T110可以保持的最大电压。
为了增加晶体管可以保持的最大电压，可以设计为减小其漏极区域的掺杂水平。然而，这将增加漂移区域的电阻，并且因此增加导电状态中晶体管的电阻。偏置到更接近漏极电势、而不是更接近源极电势的电势的导电元件170使得能够增加晶体管T110保持的最大电压，而不降低漂移区域的掺杂水平，并且因此不增加导电状态中的晶体管的电阻。
因此，可以提供如下晶体管，该晶体管不包括导电元件(诸如导电元件170)，或包括与导电元件170类似、但偏置到相对接近源极电势的电势(例如，偏置到源极电势)的导电元件。与这种晶体管相比较，提供偏置到相对接近漏极电势的电势(例如，偏置到漏极电势)的导电元件170的事实，改进了导电状态中的晶体管的电导率与晶体管能够保持的最大电压之间的权衡。
根据一个实施例，漏极区域140在与第一沟槽160相对的侧由附加沟槽160A界定。然后漏极区域140位于沟槽160与沟槽160A之间。附加沟槽160A与第一沟槽160平行，即沟槽160和沟槽160A具有相同的伸长方向。更优选地，附加沟槽160A包含与第一沟槽160相同的、相对于漏极区域140对称地布置的元件，即，与第一导电元件170对称的附加导电元件170A，该附加导电元件170A被定位成与漂移区域的至少一部分相对，并且通过绝缘层172A与漏极区域140分离。因此，优选地，导电元件170和170A两者都穿入到衬底102的区域180中。附加导电元件170A也被耦合(优选为连接)到施加漏极电势的节点(例如漏极端子145)。
附加导电元件170A提供了在导电状态中晶体管的电导率与晶体管可以保持的最大电压之间的权衡的附加的改进。
在上述附加沟槽160A的示例中，附加沟槽160A的端部在沟槽宽度方向上与第一沟槽160的端部对准。然而，在视图1A中由虚线165所示的变体中，附加沟槽160A可以从其被定位成与接触区域142相对的部分并且朝向沟道形成区域130，延伸得比第一沟槽160更远。例如，附加沟槽160A界定漏极区域140的与第一沟槽160相对的整个边缘。在变体中，省略第一沟槽160，并且仅提供附加沟槽160A。
根据一个实施例，栅极120位于第二沟槽190的内部。优选地，沟槽160和190在相同的伸长方向上共线。更优选地，沟槽160和190具有相同的宽度和相同的深度。优选地，栅极120具有在沟槽190的纵向方向上伸长的形状。优选地，栅极120位于沟槽190中，在前表面104侧(即，位于视图1B、1C、1D和1E中沟槽190的上部分中)。例如，栅极120与衬底102的前表面104齐平。
因此，第二沟槽190界定了沟道形成区域130。更准确地说，然后沟道形成区域具有由沟槽190的壁的部分形成的侧向表面。栅极绝缘体122覆盖沟槽190的壁的该部分。沟道形成区域130优选地对应于衬底102的区域180的、被定位成与栅极120相对的部分。
由于栅极120处于第二沟槽190中的事实，在导电状态中形成的导电沟道被定位成抵靠沟槽190的壁。与栅极120被布置在沟道形成区域130上(例如，搁置在前表面104上)的变体相比较，避免了导电沟道具有沟槽190的宽度。然后可以减小沟槽宽度，而不减小导电沟道的宽度，并且因此不增加导电状态中的晶体管的电阻。因此，对于相同的电流和相同的导电状态电阻，晶体管T110占用的表面积小于其栅极位于沟道区域上的晶体管的表面积。
根据一个实施例，晶体管T110在栅极120与第一导电元件170之间包括绝缘区域200。在沟槽190的纵向方向上，绝缘区域200的厚度大于栅极绝缘体122的厚度。例如，绝缘区域200的厚度等于覆盖第一沟槽160的壁的绝缘层172的厚度。在所示的示例中，绝缘区域200由覆盖第二沟槽190的壁的绝缘层204的部分形成。第二沟槽190的绝缘层204可以具有与第一沟槽160的绝缘层172相同的厚度，并且可以由与绝缘层172相同的材料制成。
当晶体管T110在非导电状态中时，栅极120与漏极端子145之间的电压在栅极120与第一导电元件170之间结束。厚度大于栅极绝缘体122的厚度并且位于栅极120与第一导电元件170之间的绝缘区域200，避免了厚度例如约为栅极绝缘体122的厚度的绝缘体击穿的风险。为此，提供绝缘区域200的厚度以承受上面限定的高电压。例如，该厚度在从100nm至210nm的范围内，优选地在从120nm至180nm的范围内。作为一个示例，绝缘区域200和优选地绝缘层204由氧化硅或氮化硅制成。
优选地，在栅极120与第一导电元件170之间，进一步提供在所示示例中P型掺杂的半导体区域202。换言之，半导体区域202具有与漏极区域140相同的导电类型。半导体区域202可以在与漏极区域140相同的掺杂步骤中获得，并且可以具有相同的掺杂水平。换言之，然后导电区域202形成漏极区域140的部分。在晶体管的非导电状态中，半导体区域202被耗尽，并且因此参与栅极120与第一导电元件170之间的电绝缘。
更优选地，在栅极120与第一导电元件170之间，还提供了另一绝缘区域206，更优选地，该另一绝缘区域206由覆盖第一沟槽160的壁的绝缘层172的部分形成。在变体中，沟槽160和190是同一沟槽的两个部分，并且绝缘区域200是位于沟槽中的绝缘元件。然而，与该变体相比较，提供覆盖两个不同沟槽160和190的壁的两个绝缘区域200和206的事实，使得能够容易形成电绝缘。
根据一个实施例，漏极区域140具有从接触区域142降低的掺杂水平。在所示的示例中，漏极区域140包括两个子区域140-1和140-2(仅在图2中示出)。子区域140-1与沟道形成区域接触。
在优选示例中，子区域140-2将子区域140-1与接触区域142分离。子区域140-2从接触区域142延伸，例如位于接触区域142下方和周围。子区域140-2的部分从接触区域142向沟道形成区域130，在距离之上延伸，该距离例如在接触区域142与沟道形成区域130之间的距离的从三分之一至三分之二的范围内(优选为接触区域142与沟道形成区域130之间的距离的基本上一半)。子区域140-2的该部分从接触区域142在距离之上延伸，例如，该距离在从0.5μm至1.5μm的范围内，优选为约1μm。子区域140-2的掺杂水平在从区域140-1的掺杂水平至接触区域142的掺杂水平的范围内。子区域140-2的掺杂水平可以在从1017原子/cm3至1018原子/cm3的范围内。
该优选示例不是限制性的，并且漏极区域140可以包括数目N个半导体子区域140-i，或由数目N个半导体子区域140-i形成，索引i在从1至N的范围内。子区域140-N从接触区域142延伸。根据从接触区域142递减的索引i，放置子区域，子区域140-i的掺杂水平是索引i的递增函数。作为变体，半导体区域140可以具有从接触区域142的掺杂水平梯度。
对于不同于1的i，子区域140-i或者具有掺杂梯度的子区域，形成掺杂水平介于子区域140-1的掺杂水平与接触区域142的掺杂水平之间的区域。漏极区域140的掺杂水平从接触区域142降低的事实，提供了晶体管的导电状态电导率与晶体管能够保持的最大电压之间的权衡的附加改进。
根据一个实施例，第二沟槽190朝向源极区域150延伸，并界定源极区域150的至少一部分。然后晶体管T110包括在沟槽190中的第二导电元件210，第二导电元件210被定位成与源极区域150的至少一部分相对。第二导电元件210通过绝缘层204与沟槽190的壁分离。第二导电元件210优选地与第一导电元件170共线。更优选地，在与沟槽190的平面正交的平面中，并且在沟槽190的至少部分长度之上，第二导电元件210具有与第一导电元件170的横截面的形状和尺寸相同的形状和尺寸的横截面。在栅极120位于沟槽190中的情况下，第二导电元件210优选地部分位于栅极120下方。在这种情况下，导电元件210和栅极120优选地通过绝缘体212分离。然后绝缘体212的厚度优选等于或基本上等于栅极绝缘体122的厚度。
优选地，第二导电元件210进一步包括位于栅极120与绝缘区域200之间的部分214。与省略该部分的变体相比较，这使得当在绝缘区域200之后形成栅极120时，能够解决栅极120与绝缘区域200的边缘对准的各种问题。例如，当根据下文关于图3和图4所描述的方法形成晶体管T110时，避免了这种对准问题。
根据一个优点，称为垂直晶体管的晶体管(未示出)可以进一步在设备100中提供。在这种晶体管中，在导电状态中，电流在位于前表面侧的沟道形成区域与位于后表面的漏极接触区域之间垂直地(即，与衬底的前表面正交地)流动。垂直晶体管可以包括沟槽，该沟槽包括导电元件，该导电元件旨在当垂直晶体管在非导电状态中时屏蔽漂移区域中的电场。优选地，垂直晶体管的沟槽的深度与第一沟槽160和可能的第二沟槽190相同。优选地，垂直晶体管的沟槽以与将第一沟槽160与附加沟槽160A分离的节距相同的节距重复。优选地，垂直晶体管的沟槽具有与晶体管T110的沟槽相同的方向。为了在同一设备中获得晶体管T110和垂直晶体管，然后，制造晶体管T110和垂直晶体管的步骤可以同时进行。然后，在同一衬底或同一半导体晶片上包括垂直晶体管和诸如晶体管T110的晶体管两者的设备制造起来特别简单。
根据一个实施例，除了晶体管T110之外，设备100还包括晶体管T112，在制造公差内，晶体管T112相对于第一沟槽160与晶体管T110对称。然后第一沟槽160和第一导电元件170由两个晶体管T110和T112共用。栅极120也可以由两个晶体管T110和T112共用，以及位于共用栅极120与第一导电元件170之间的元件也可以由两个晶体管T110和T112共用。可能的第二沟槽190和第二导电元件210也可以由两个晶体管T110和T112共用。
根据一个实施例，设备100包括阱220，阱220被掩埋在衬底102中。换言之，掩埋阱220具有与衬底102的导电类型(这里为N型)相反的导电类型(这里为P型)，并且位于衬底102的区域108下方和衬底102的另一区域上。与掩埋阱220相同导电类型的掺杂区域222从掩埋阱220的***一直延伸到前表面104。仅示出了掺杂区域222的一侧。掺杂区域222和掩埋阱220可以一起偏置。在衬底102为N型的情况下，掩埋阱220和掺杂区域222的偏置电势小于衬底102的区域180的偏置电势。例如，掺杂区域222和掩埋阱220被偏置到小于或等于漏极电势的电势，优选地偏置到接地电势。因此掺杂区域222和掩埋阱220使得能够将区域180与衬底102的其余部分电绝缘。然后晶体管T110与设备100的其它部件绝缘，例如与其它晶体管绝缘。
因此，根据一个优点，互补金属氧化物半导体CMOS类型的晶体管可以进一步在设备100中提供。应该注意的是，金属氧化物半导体MOS类型在该名称起源时，用于指定具有金属栅极和氧化物栅极绝缘体的晶体管。然而，由于这种类型的晶体管的发展，MOS类型现在被理解为涵盖场效应晶体管，该场效应晶体管的栅极由任何电导体制成，并且其栅极绝缘体由任何电介质或电绝缘体制成。晶体管T110的制造可包括与CMOS晶体管的制造共用的步骤。特别地，掺杂漏极区域140和源极区域150以及接触区域142和152可以与CMOS晶体管的掺杂区域和接触区域同时形成。掩埋阱220也可以与掩埋在CMOS晶体管下方的可能的其他阱同时形成。
优选地，晶体管T110的沟槽不到达掩埋阱220。因此，避免了沿着第一沟槽160的与第一导电元件170相对的表面，在区域180中产生导电沟道的风险。这种导电沟道将有在漏极区域140与掩埋阱220之间引起寄生电流的风险。
优选地，设备100包括多个晶体管T110和T112，更优选地在阵列中重复的多个晶体管。因此，晶体管在与前表面104平行的第一方向上、并且在与前表面104平行且与第一方向正交的第二方向上重复。可能的掩埋阱220优选地由晶体管T110和/或T112共用。
在优选示例中，阵列的晶体管T110和T112的漏极端子145互连，阵列的晶体管T110和T112的源极端子155互连，并且阵列的每对晶体管T110/T112共用的栅极120互连。因此，晶体管T110和/或T112电并联并且被并联控制，这使得能够通过晶体管的并联关联传导高电流，即，大于1A、例如大于5A、或者甚至大于50A的高电流。这种关联对应于由基本晶体管T110和/或T112形成的晶体管。
因此，由基本晶体管T110和/或T112形成的晶体管使得高电流能够流动，并且如所提到的，使得能够改进最大保持电压与导电状态中的电阻之间的权衡。
图3和图4部分地且示意性地图示了制造图1的设备100的方法的一个示例的步骤。更准确地说，图3示出了同一步骤处的顶视图3A和横截面视图3B、3C、3D和3E，并且图4示出了另一步骤处的顶视图4A和横截面视图4B、4C、4D和4E。横截面平面分别与图1的横截面平面相同。
在图3的步骤处，提供衬底102。可选地，在区域180下方形成掩埋阱220。掩埋阱220可以在该步骤处或在该方法的后续步骤处形成。
然后在衬底102中蚀刻沟槽160、160A和190，优选地一直蚀刻到衬底102中深度小于掩埋阱220的水平。此后，在沟槽的壁和底部上形成电绝缘层310，该电绝缘层310具有将形成未来绝缘区域200和206、以及相应沟槽160、160A和190的未来绝缘层172、172A和204的部分。作为一个示例，通过覆盖由于沟槽的蚀刻而产生的结构的共形沉积，获得层310。绝缘层310优选地由氧化硅或氮化硅制成。绝缘层310的厚度小于沟槽的半宽度，以在沟槽的中心部分中留下未填充的空间。
然后，优选地，用掺杂多晶硅填充沟槽的剩余空间。这产生位于相应的沟槽中的导电元件170、170A和210。作为一个示例，用多晶硅覆盖由于绝缘层310的沉积而产生的整个结构，并且通过蚀刻移除位于给定水平上方的多晶硅。该给定水平优选为衬底102的前表面104的水平，或者位于衬底102的前表面104上方的低于10nm的高度处。
在图4的步骤处，在栅极120和栅极绝缘体122的位置420处，移除绝缘层310的部分和第二导电元件210的导电材料的部分。优选地，为此，先前已经形成掩模460(以虚线示出)，掩模460留下到结构的上表面的部分464的通道。优选地，部分464在顶视图中具有条形，该条形的主方向或伸长方向与沟槽长度方向正交。位于条464中的第二导电元件210的导电材料的部分选择性地在绝缘层310之上被蚀刻，一直蚀刻到位于栅极120下方的导电元件210的部分的上水平。在第二导电元件210的导电材料的蚀刻期间，绝缘层310保护衬底102。然后，绝缘层310的可到达部分，特别是通过蚀刻导电元件210的导电材料而使得可到达的那些部分，在衬底102之上选择性地被蚀刻。
在后续步骤(未示出)处，栅极绝缘体122被形成在条464中可到达的第二沟槽190的壁上。优选地与栅极绝缘体122同时地，形成绝缘体212，绝缘体212旨在将第二导电元件210与未来栅极120绝缘。这可以通过热氧化获得。然后形成栅极120。掺杂区域140、142、150和152可以通过在上述步骤之前或之后掺杂衬底102来形成。
已经描述了各种实施例和变体。本领域的技术人员将会理解，可以组合这些各种实施例和变体的某些特征，并且本领域技术人员将会想到其他变体。
最后，基于上文给出的功能指示，所描述的实施例和变体的实际实现在本领域技术人员的能力范围内。

Claims (16)

1.一种晶体管，其特征在于，包括：
半导体漏极区域，由第一沟槽界定；
第一导电元件，位于所述第一沟槽中；以及
第一节点，被电耦合到所述第一导电元件，所述第一节点被配置为耦合到第一电势，所述第一电势更接近所述晶体管的漏极电势，而不是更接近所述晶体管的源极电势。
2.根据权利要求1所述的晶体管，其特征在于，进一步包括位于第二沟槽中的栅极，所述第二沟槽与所述第一沟槽共线。
3.根据权利要求2所述的晶体管，其特征在于，进一步包括在所述栅极与所述第一导电元件之间的绝缘区域，所述绝缘区域具有第一厚度，所述第一厚度大于所述晶体管的栅极绝缘体的第二厚度。
4.根据权利要求2所述的晶体管，其特征在于，进一步包括位于所述第二沟槽中的第二导电元件。
5.根据权利要求1所述的晶体管，其特征在于，所述第一沟槽从衬底的表面延伸到所述衬底中，并且其中所述晶体管的漏极接触区域和所述晶体管的沟道形成区域位于所述衬底的所述表面侧。
6.根据权利要求5所述的晶体管，其特征在于，所述沟道形成区域被电耦合到第二节点，所述第二节点被配置为耦合到所述晶体管的所述源极电势。
7.根据权利要求5所述的晶体管，其特征在于，进一步包括：
栅极，位于与所述第一沟槽共线的第二沟槽中；以及
半导体源极区域，由所述第二沟槽界定，并且在所述沟道形成区域的与所述半导体漏极区域相对的一侧，与所述沟道形成区域接触。
8.根据权利要求5所述的晶体管，其特征在于，所述第一沟槽延伸到所述衬底的、部分位于所述半导体漏极区域下方的区域中。
9.根据权利要求8所述的晶体管，其特征在于，所述沟道形成区域是所述衬底的所述区域的部分。
10.根据权利要求8所述的晶体管，其特征在于，所述衬底的所述区域通过掩埋阱与所述衬底的位于所述掩埋阱下方的另一区域绝缘。
11.根据权利要求10所述的晶体管，其特征在于，所述掩埋阱完全位于比所述第一沟槽的底部的深度更大的深度处。
12.根据权利要求1所述的晶体管，其特征在于，在与所述第一沟槽侧相对的一侧，所述半导体漏极区域由附加沟槽界定，并且其中附加导电元件位于所述附加沟槽中。
13.根据权利要求12所述的晶体管，其特征在于，所述第一沟槽的端部和所述附加沟槽的端部在沟槽宽度方向上对准。
14.根据权利要求1所述的晶体管，其特征在于，所述半导体漏极区域在与所述第一沟槽平行的方向上具有从接触区域减小的掺杂水平。
15.一种电子设备，其特征在于，包括：
一个或多个晶体管，所述一个或多个晶体管中的每个晶体管包括：
半导体漏极区域，由第一沟槽界定；
第一导电元件，位于所述第一沟槽中；以及
第一节点，被电耦合到所述第一导电元件，所述第一节点被配置为耦合到第一电势，所述第一电势更接近所述晶体管的漏极电势，而不是更接近所述晶体管的源极电势。
16.根据权利要求15所述的电子设备，其特征在于，所述电子设备是单片的，并且进一步包括：
互补金属氧化物半导体类型的晶体管和/或垂直晶体管，包括与所述第一沟槽相同深度的沟槽。
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