CN208655635U - 堆叠嵌入式封装结构 - Google Patents

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Abstract

本实用新型揭示了一种堆叠嵌入式封装结构，封装结构包括：封装基板，具有相对设置的基板上表面及基板下表面，封装基板具有腔室；第一芯片，设置于腔室内，第一下表面具有若干第一电极；第二芯片，设置于封装基板的上方，第二下表面具有若干第二电极；若干互连结构，用于导通若干第一电极及若干第二电极，且部分互连结构贯穿第一芯片而导通第一电极。本实用新型利用封装技术将两个不同的芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，且将半导体芯片封装及半导体封装体同时在封装基板完成封装加工，省略了两者复杂、繁琐的标准和工艺对接，减少电子制造的流通中转，节约人力物力，可进一步降低电子产品的成本。

Description

堆叠嵌入式封装结构
技术领域
本实用新型涉及半导体封装领域，尤其涉及一种堆叠嵌入式封装结构。
背景技术
堆叠式半导体芯片封装是实现微型高密度***级封装的一种重要3D封装形式，它有利于提高封装集成度和封装器件性能。
目前，业内有如下主要结构和工艺方法实现堆叠式芯片互连：
(1)首先完成裸芯片的多层堆叠，再通过引线的方式进行相关多芯片电气互连以完成基本的堆叠芯片***互连；
(2)半导体封装器件在线路板上的组装通常采用表面贴装工艺完成。
上述现有工艺存在的不足之处在于：(1)半导体电子封装和半导体封装器件之间对接标准和工艺是复杂和繁琐的；(2)在表面贴装上，通常通过焊锡连接将半导体封装器件与线路板进行电气互连；(3)目前表面贴装的焊锡连接需要半导体封装器件的焊盘和焊盘间距较大，如焊盘/间距分别为280微米/400微米，不够精密，而且焊锡连接需要进行较为复杂的焊锡回流工艺控制；(4)半导体封装器件在线路板上使用表面贴装的方式进行组装，由于半导体封装器件面积加大，将占据线路板较大的表面面积，阻碍半导体封装器件组装的微型化发展。
发明内容
本实用新型的目的在于提供一种堆叠嵌入式封装结构。
为实现上述实用新型目的之一，本实用新型一实施方式提供一种堆叠嵌入式封装结构，包括：
封装基板，具有相对设置的基板上表面及基板下表面，所述封装基板具有腔室；
第一芯片，设置于所述腔室内，所述第一芯片具有相对设置的第一上表面及第一下表面，所述第一上表面与所述基板上表面位于同侧，且所述第一下表面具有若干第一电极；
第二芯片，设置于所述封装基板的上方，所述第二芯片具有相对设置的第二上表面及第二下表面，所述第二下表面与所述基板上表面面对面设置，且所述第二下表面具有若干第二电极；
若干互连结构，用于导通若干第一电极及若干第二电极，且部分所述互连结构贯穿所述第一芯片而导通第一电极。
作为本实用新型一实施方式的进一步改进，所述第一上表面与所述基板上表面齐平。
作为本实用新型一实施方式的进一步改进，所述基板下表面的一侧具有若干外部引脚，所述封装基板具有若干通孔，所述互连结构通过所述通孔而导通所述第一电极、所述第二电极及所述外部引脚。
作为本实用新型一实施方式的进一步改进，所述互连结构包括金属柱及电镀层结构，所述金属柱连接于所述第二电极的下方，所述电镀层结构包括相互导通的上重布线层及下重布线层，所述上重布线层位于所述封装基板的上方且连接所述金属柱，且所述上重布线层通过所述第一芯片上的孔洞导通所述第一电极，所述下重布线层通过所述通孔导通所述上重布线层，且所述下重布线层延伸至所述封装基板的下方而导通所述第一电极及所述外部引脚。
作为本实用新型一实施方式的进一步改进，所述下重布线层包括第一下重布线层及第二下重布线层，所述封装结构包括第一绝缘层、第二绝缘层及第三绝缘层，所述第一绝缘层包覆所述基板下表面及所述第一下表面，所述第一下重布线层位于所述第一绝缘层的下方并通过所述第一绝缘层的孔洞及通孔导通所述第一电极及所述上重布线层，所述第二绝缘层包覆所述第一绝缘层及所述第一下重布线层，所述第二下重布线层位于所述第二绝缘层的下方并通过所述第二绝缘层的孔洞导通所述第一下重布线层，所述外部引脚连接所述第二下重布线层，所述第三绝缘层包覆所述第二下重布线层及所述第二绝缘层并暴露出所述外部引脚。
作为本实用新型一实施方式的进一步改进，所述上重布线层连接所述基板上表面及所述第一上表面，所述封装结构还包括位于所述封装基板远离所述基板下表面的一侧的第一塑封层，所述第一塑封层包覆所述第二芯片的周围区域。
作为本实用新型一实施方式的进一步改进，所述第一芯片与所述腔室的间隙处设有第二塑封层。
与现有技术相比，本实用新型的有益效果在于：本实用新型一实施方式的利用封装技术将两个不同的芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，进而实现封装结构的小型化，第一芯片内嵌设置于腔室中，使得封装基板的表面面积得到充分释放，可以实现***组装面积大幅缩减，缩减比例可以超过50％，将半导体芯片封装及半导体封装体同时在封装基板完成封装加工，省略了以往两者之间复杂、繁琐的标准和工艺对接，减少电子制造的流通中转，节约人力物力，可进一步降低电子产品的成本。
附图说明
图1是本实用新型一实施方式的堆叠嵌入式封装结构示意图；
图2是本实用新型一实施方式的堆叠嵌入式封装结构的制造方法步骤图；
图3a至图3z-5是本实用新型一实施方式的堆叠嵌入式封装结构的制造方法的示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本实用新型进行详细描述。但这些实施方式并不限制本实用新型，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。
在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。
另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。
参图1，为本实用新型一实施方式的堆叠嵌入式封装结构100的剖视图。
封装结构100包括封装基板10、第一芯片20、第二芯片30及若干互连结构40。
封装结构100为半导体封装体。
封装基板10具有相对设置的基板上表面11及基板下表面12，封装基板10具有腔室101。
这里，封装基板10为承载芯片的承载板，封装基板10可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。
腔室101可以是贯穿封装基板10的贯穿孔，但不以此为限。
第一芯片20设置于腔室101内，第一芯片20具有相对设置的第一上表面21及第一下表面22，第一上表面21与基板上表面11位于同侧，且第一下表面22具有若干第一电极221。
第一电极221朝远离第一上表面21的方向凸伸出第一下表面22，但不以此为限。
第二芯片30设置于封装基板10的上方，第二芯片30具有相对设置的第二上表面31及第二下表面32，第二下表面32与基板上表面11面对面设置，且第二下表面32具有若干第二电极321。
第二电极321朝远离第二上表面31的方向凸伸出第二下表面32，但不以此为限。
若干互连结构40用于导通若干第一电极221及若干第二电极321，且部分互连结构40贯穿第一芯片20而导通第一电极221。
这里，“若干互连结构40用于导通若干第一电极221及若干第二电极321”是指第一电极221与第二电极321之间电性连接，即实现第二芯片30与第一芯片20的互连。
“部分互连结构40贯穿第一芯片20而导通第一电极221”是指至少部分互连结构40是由第一上表面21延伸至第一下表面22而导通至少部分第一电极221的。
本实施方式利用封装技术将两个不同的芯片(第一芯片20及第二芯片30)封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板10的利用率，进而实现封装结构100的小型化。
另外，第二芯片30及第一芯片20呈上下分布，位于封装基板10上方的第二芯片30并不占用封装基板10的空间，可以进一步提高封装基板10的利用率，且第二芯片30及第一芯片20之间的间距变小，便于实现第二芯片30及第一芯片20之间的互连，简化互连结构；第一芯片20内嵌设置于腔室101中，使得封装基板10的表面面积得到充分释放，可以实现***组装面积大幅缩减，缩减比例可以超过50％。
而且，本实施方式将半导体芯片封装及半导体封装体同时在封装基板10完成封装加工，省略了以往两者之间复杂、繁琐的标准和工艺对接，减少电子制造的流通中转，节约人力物力，可进一步降低电子产品的成本。
需要说明的是，本实施方式的封装结构100以一个第二芯片30及一个第一芯片20装载于封装基板10为例，可以理解的，在实际运用中，可以包含多个第二芯片30及多个第一芯片20，例如，第二芯片30的周围(包括上下前后左右三维方向)可电性连接有多个第一芯片20等。
在本实施方式中，第二芯片30位于腔室101的上方，若干第一电极221与若干第二电极321面对背设置。
也就是说，第二芯片30与第一芯片20是上下对应设置的，第一电极221与第二电极321位于封装基板10相对的两侧，且第二芯片30的尺寸可以大于第一芯片20的尺寸。
在本实施方式中，封装基板10的一侧具有若干外部引脚121，互连结构40用于导通第一电极221、第二电极321及外部引脚121。
外部引脚121可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100通过外部引脚121可以与其他芯片或基板等实现电性连接，这里，外部引脚121以球栅阵列121为例，外部引脚121凸伸出封装结构100的下表面。
另外，这里以若干外部引脚121位于基板下表面12的一侧为例，但不以此为限，外部引脚121也可位于其他区域。
封装基板10具有若干通孔13，互连结构40通过通孔13而导通第一电极221、第二电极321及外部引脚121。
这里，通孔13位于腔室101的周缘。
在本实施方式中，互连结构40包括金属柱41及电镀层结构42。
金属柱41连接于第二电极321的下方。
这里，金属柱41为铜柱，但不以此为限。
电镀层结构42包括相互导通的上重布线层421及下重布线层422。
上重布线层421位于封装基板10的上方且连接金属柱41，且上重布线层421通过第一芯片20上的第一孔洞201导通第一电极221。
具体的，第一芯片20上的第一孔洞201为V型开口，第一孔洞201贯穿第一上表面21并朝向第一下表面22方向延伸而暴露出第一电极221，上重布线层421连接基板上表面11及第一上表面21，也就是说，上重布线层421紧贴基板上表面11及第一上表面21延伸，且一部分上重布线层421沿着第一孔洞201的内壁延伸而导通第一电极221，另一部分上重布线层421覆盖通孔13的上方区域。
第一上表面21与基板上表面11齐平，实现了封装基板10及第一芯片20的平坦化，便于上重布线层421的布设。
这里，可以先在第一芯片20与腔室101的间隙处、第一上表面21与基板上表面11上方均形成第二塑封层52，而后通过研磨工艺研磨第二塑封层52、封装基板10或第一芯片20而暴露出第一上表面21与基板上表面11，此时的第一上表面21与基板上表面11是绝对齐平的，且研磨之后的第一芯片20与腔室101的间隙处设有第二塑封层52，第二塑封层52可以起到保护第一芯片20以及固定第一芯片20与腔室101的相对位置的作用。
本实施方式设置金属柱41及上重布线层421的优势在于：(1)金属柱41与上重布线层421直接导通，简化了工艺，信号传输快，带宽宽，时间延迟小；(2)金属柱41外观显著，可以作为识别部以提高识别效率，进而便于自动化外观检测和可能的缺陷识别。
下重布线层422通过通孔13导通上重布线层421，且下重布线层422延伸至封装基板10的下方而导通第一电极221及外部引脚121。
具体的，下重布线层422包括第一下重布线层4221及第二下重布线层4222，封装结构100包括第一绝缘层61、第二绝缘层62及第三绝缘层63。
第一绝缘层61包覆基板下表面11及第一下表面21。
第一下重布线层4221位于第一绝缘层61的下方并通过第一绝缘层61的第二孔洞611及通孔13导通第一电极221及上重布线层421。
这里，一部分第一下重布线层4221填充通孔13并一直延伸至通孔13上方区域而导通上重布线层421，另一部分第一下重布线层4221朝向第一电极221方向延伸并通过第二孔洞611而导通第一电极221。
第二绝缘层62包覆第一绝缘层61及第一下重布线层4221。
第二下重布线层4222位于第二绝缘层62的下方并通过第二绝缘层63的第三孔洞621导通第一下重布线层4221。
外部引脚121连接第二下重布线层4222，第三绝缘层63包覆第二下重布线层4222及第二绝缘层62并暴露出外部引脚121。
这里，下重布线层422包括第一下重布线层4221及第二下重布线层4222，不仅可以扩大重布线范围，提高后续外部引脚121布设的自由度，还可以进一步辅助外部引脚121的外移，便于提前布置其它芯片埋入的空间，从而便于实现高性能和小尺寸的多芯片2.5D或3D堆叠集成封装和模组。
上重布线层421及下重布线层422均为铜层，但不以此为限。
本实施方式封装结构100的电气连接无需焊锡等结构，而是采用简洁的重布线(RDL)方案实现了第一电极221、第二电极321及外部引脚121之间的电性连接，工艺稳定且可靠性高。
重布线的金属线材料是铜(即上重布线层421及下重布线层422均为铜层)，重布线铜与芯片电极(包括第一电极221及第二电极321)之间可以设置增强重布线铜和芯片电极相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。
封装基板10及下重布线层422之间夹设有第一绝缘层61、第二绝缘层62及第三绝缘层63，从而实现各个部件之间的电气隔绝。
可以理解的，重布线方案中的上重布线层421不以上述的一层为限，下重布线层422也不以上述的两层为限，可以根据实际情况而定。
本实施方式封装结构100可满足更为精密的半导体封装件的组装需求，如焊盘/间距可分别缩小到150微米/200微米以下。
在本实施方式中，封装结构100还包括位于封装基板10远离基板下表面12的一侧的第一塑封层51，第一塑封层51包覆第二芯片30的周围区域。
也就是说，第一塑封层51包覆第二芯片30周围所有的开放区域，包括基板上表面11、第一上表面21及上重布线层421上方区域以及若干金属柱41之间的区域。
第一塑封层51可以是EMC(Epoxy Molding Compound)塑封层，这里，直接利用第一塑封层51代替阻隔上重布线层421的防焊层，大大简化了工艺。
本实用新型一实施方式还提供一种堆叠嵌入式封装结构100的制作方法，结合前述堆叠嵌入式封装结构100的说明及图2、图3a至图3z-5，制作方法包括步骤：
S1：参图3a，提供封装基板10，其具有相对设置的基板上表面11及基板下表面12；
S2：参图3b，于封装基板10上形成腔室101；
S3：参图3c，提供第一芯片20，第一芯片20具有相对设置的第一上表面21及第一下表面22，第一下表面22具有若干第一电极221；
S4：参图3d至图3h，将第一芯片20装载至腔室101，第一上表面21与基板上表面11位于同侧；
步骤S4具体如下：
参图3d，提供一临时贴合板70，将封装基板10的基板下表面12贴合于临时贴合板70；
参图3e，将第一芯片20装载至腔室101，第一上表面21与基板上表面11位于同侧；
这里，第一下表面22也贴合于临时贴合板70，如此，可实现第一下表面22与基板下表面12齐平。
参图3f，形成包覆第一芯片20与腔室101的间隙、基板上表面11及第一上表面21的第二塑封层52；
参图3g，去除临时贴合板70；
参图3h，提供一临时支撑板80，将封装基板10的基板下表面12、第一下表面22贴合于临时支撑板80；
参图3i，研磨第二塑封层52而暴露出基板上表面11及第一上表面21，基板上表面11与第一上表面21齐平，去除临时支撑板80。
这里，由于封装基板10不易于研磨，可以使得第一芯片20的高度大于封装基板10的高度，如此，当研磨时，可以研磨易研磨的第二塑封层52及第一芯片20，当暴露出封装基板10时，即表明研磨完成，通过研磨工艺实现了基板上表面11与第一上表面21的平坦化，便于后续工艺的实现。
S5：参图3j至图3v，于封装基板10上形成第一互连结构，第一互连结构导通第一电极221，且部分第一互连结构贯穿第一芯片20而导通第一电极221；
步骤S5具体如下：
参图3j，于封装基板10上形成若干通孔13；
参图3k，于第一下表面22及基板下表面12形成第一绝缘层61；
参图3l，于第一绝缘层61上曝光显影而形成第二孔洞611，第二孔洞611暴露出第一电极221及通孔13；
参图3m，于第一绝缘层61的下方形成经过第一绝缘层61上的第二孔洞611导通第一电极221的第一下重布线层4221，且第一下重布线层4221填满通孔13；
这里，一部分第一下重布线层4221填充通孔13并一直延伸至通孔13上方区域，第一下重布线层4221的上表面与基板上表面11齐平，另一部分第一下重布线层4221朝向第一电极221方向延伸并通过第二孔洞611而导通第一电极221。
参图3n，形成包覆第一下重布线层4221及第一绝缘层61的第二绝缘层62；
参图3o，于第二绝缘层62上曝光显影而形成第三孔洞621，第三孔洞621暴露出第一下重布线层4221；
参图3p，于第二绝缘层62的下方设置临时承载板90，并于第一芯片20处形成贯穿第一芯片20并暴露出第一电极221的第一孔洞201；
这里，第一芯片20上的第一孔洞201为V型开口，第一孔洞201贯穿第一上表面21并朝向第一下表面22方向延伸而暴露出第一电极221。
参图3q至图3u，于第一上表面21及基板上表面11形成上重布线层421，上重布线层421连通通孔13内的第一下重布线层4221，且上重布线层421通过第一芯片20的第一孔洞201导通第一电极221；
具体如下：
参图3q，于第一上表面21及基板上表面11形成第一光刻胶层91；
参图3r，于第一光刻胶层91曝光和显影形成若干第一开孔911，第一开孔911暴露出第一孔洞201及通孔13区域；
参图3s，于第一开孔911内形成上重布线层421，上重布线层421连通通孔13内的第一下重布线层4221，且上重布线层421通过第一芯片20的第一孔洞201导通第一电极221；
参图3t，去除第一光刻胶层91；
参图3u，去除临时承载板90。
S6：参图3v，提供第二芯片30，第二芯片30具有相对设置的第二上表面31及第二下表面32，且第二下表面32具有若干第二电极321；
S7：参图3w至图3z-3，将第二芯片30装载于封装基板10的上方，第二下表面32与基板上表面11面对面设置，并形成导通第二电极321及第一互连结构的第二互连结构；
S8：参图3z-4及图3z-5，于第一互连结构形成外部引脚121。
步骤S7、S8具体包括：
参图3w，于第二电极321的下方形成金属柱41；
参图3x，将第二芯片30装载于封装基板10的上方，第二下表面32与基板上表面11面对面设置，且金属柱41导通上重布线层421；
参图3y，于封装基板10远离基板下表面12的一侧形成第一塑封层51，第一塑封层51包覆第二芯片30的周围区域；
参图3z，于第二绝缘层62的下方形成经过第二绝缘层62的第三孔洞621导通第一下重布线层4221的第二下重布线层4222；
具体如下：
参图3z，于第二绝缘层62的下方形成第二光刻胶层92；
参图3z-1，于第二光刻胶层92曝光和显影形成若干第二开孔921，第二开孔921暴露出第三孔洞621及部分第二绝缘层62；
参图3z-2，于第二开孔921内形成第二下重布线层4222，第二下重布线层4222导通第一下重布线层4221；
参图3z-3，去除第二光刻胶层92。
参图3z-4，形成包覆第二绝缘层62及第二下重布线层4222的第三绝缘层63，第三绝缘层63暴露出第二下重布线层4222；
参图3z-5，于暴露在外的第二下重布线层4222形成球栅阵列121。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。

Claims (7)

1.一种堆叠嵌入式封装结构，其特征在于，包括：
封装基板，具有相对设置的基板上表面及基板下表面，所述封装基板具有腔室；
第一芯片，设置于所述腔室内，所述第一芯片具有相对设置的第一上表面及第一下表面，所述第一上表面与所述基板上表面位于同侧，且所述第一下表面具有若干第一电极；
第二芯片，设置于所述封装基板的上方，所述第二芯片具有相对设置的第二上表面及第二下表面，所述第二下表面与所述基板上表面面对面设置，且所述第二下表面具有若干第二电极；
若干互连结构，用于导通若干第一电极及若干第二电极，且部分所述互连结构贯穿所述第一芯片而导通第一电极。
2.根据权利要求1所述的堆叠嵌入式封装结构，其特征在于，所述第一上表面与所述基板上表面齐平。
3.根据权利要求1所述的堆叠嵌入式封装结构，其特征在于，所述基板下表面的一侧具有若干外部引脚，所述封装基板具有若干通孔，所述互连结构通过所述通孔而导通所述第一电极、所述第二电极及所述外部引脚。
4.根据权利要求3所述的堆叠嵌入式封装结构，其特征在于，所述互连结构包括金属柱及电镀层结构，所述金属柱连接于所述第二电极的下方，所述电镀层结构包括相互导通的上重布线层及下重布线层，所述上重布线层位于所述封装基板的上方且连接所述金属柱，且所述上重布线层通过所述第一芯片上的孔洞导通所述第一电极，所述下重布线层通过所述通孔导通所述上重布线层，且所述下重布线层延伸至所述封装基板的下方而导通所述第一电极及所述外部引脚。
5.根据权利要求4所述的堆叠嵌入式封装结构，其特征在于，所述下重布线层包括第一下重布线层及第二下重布线层，所述封装结构包括第一绝缘层、第二绝缘层及第三绝缘层，所述第一绝缘层包覆所述基板下表面及所述第一下表面，所述第一下重布线层位于所述第一绝缘层的下方并通过所述第一绝缘层的孔洞及通孔导通所述第一电极及所述上重布线层，所述第二绝缘层包覆所述第一绝缘层及所述第一下重布线层，所述第二下重布线层位于所述第二绝缘层的下方并通过所述第二绝缘层的孔洞导通所述第一下重布线层，所述外部引脚连接所述第二下重布线层，所述第三绝缘层包覆所述第二下重布线层及所述第二绝缘层并暴露出所述外部引脚。
6.根据权利要求4所述的堆叠嵌入式封装结构，其特征在于，所述上重布线层连接所述基板上表面及所述第一上表面，所述封装结构还包括位于所述封装基板远离所述基板下表面的一侧的第一塑封层，所述第一塑封层包覆所述第二芯片的周围区域。
7.根据权利要求1所述的堆叠嵌入式封装结构，其特征在于，所述第一芯片与所述腔室的间隙处设有第二塑封层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
CN110444527A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 一种芯片封装结构、装置及方法
CN111952284A (zh) * 2020-07-01 2020-11-17 江苏长电科技股份有限公司 一种堆叠封装结构及其制造方法

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