CN207966966U - 半导体封装结构 - Google Patents

半导体封装结构 Download PDF

Info

Publication number
CN207966966U
CN207966966U CN201820323986.XU CN201820323986U CN207966966U CN 207966966 U CN207966966 U CN 207966966U CN 201820323986 U CN201820323986 U CN 201820323986U CN 207966966 U CN207966966 U CN 207966966U
Authority
CN
China
Prior art keywords
chip
adhesive layer
substrate
silver paste
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201820323986.XU
Other languages
English (en)
Inventor
王琪
阳小芮
张�浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Original Assignee
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Kaihong Sci & Tech Electronic Co Ltd filed Critical Shanghai Kaihong Sci & Tech Electronic Co Ltd
Priority to CN201820323986.XU priority Critical patent/CN207966966U/zh
Application granted granted Critical
Publication of CN207966966U publication Critical patent/CN207966966U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

Landscapes

  • Die Bonding (AREA)

Abstract

本实用新型提供一种半导体封装结构，包括一基板及至少一设置在所述基板上的芯片，每一所述芯片通过一粘结剂层粘贴在所述基板上，所述粘结剂层的侧面与所述芯片的侧面平齐或者所述粘结剂层的侧面沿所述芯片的侧面爬坡，所述爬坡的高度小于所述芯片高度的四分之三。本实用新型的优点在于，粘结剂层的侧面与所述芯片的侧面平齐或者所述爬坡的高度小于所述芯片高度的四分之三，若粘结剂层符合该特征，则芯片粘贴在基本上后，不会存在银浆过多造成爬胶过高，芯片被污染，银浆过少，造成芯片与基板之间的银浆空洞，银浆覆盖率不足，银浆厚度不足，影响产品性能的问题，具有良好的稳定性和可靠性。

Description

半导体封装结构
技术领域
本实用新型涉及半导体封装领域，尤其涉及一种半导体封装结构。
背景技术
在半导体封装领域，通常需要通过银浆等粘结剂将半导体芯片黏贴在基板上。随着半导体小型化的需求，半导体芯片的体积越来越小。而对于较小的芯片，银浆过多则会造成爬胶过高，芯片被污染，银浆过少，则会造成芯片与基板之间的银浆空洞，银浆覆盖率不足，银浆厚度不足，影响产品性能。
因此，急需一种新型的半导体封装结构，来克服上述缺陷。
实用新型内容
本实用新型所要解决的技术问题是，提供一种半导体封装结构，其能够具有良好的稳定性和可靠性。
为了解决上述问题，本实用新型提供了一种半导体封装结构，包括一基板及至少一设置在所述基板上的芯片，每一所述芯片通过一粘结剂层粘贴在所述基板上，所述粘结剂层的侧面与所述芯片的侧面平齐或者所述粘结剂层的侧面沿所述芯片的侧面爬坡，所述爬坡的高度小于所述芯片高度的四分之三。
在一实施例中，所述粘结剂层侧面平整，
在一实施例中，所述粘结剂层呈规则长方体形状。
在一实施例中，所述粘结剂层覆盖所述芯片的全部底面。
在一实施例中，所述粘结剂层的厚度为20微米~40微米。
在一实施例中，所述粘结剂层为导电层。
本实用新型的优点在于，粘结剂层的侧面与所述芯片的侧面平齐或者所述爬坡的高度小于所述芯片高度的四分之三，若粘结剂层符合该特征，则芯片粘贴在基本上后，不会存在银浆过多造成爬胶过高，芯片被污染，银浆过少，造成芯片与基板之间的银浆空洞，银浆覆盖率不足，银浆厚度不足，影响产品性能的问题，具有良好的稳定性和可靠性。
附图说明
图1是本实用新型半导体封装结构的示意图。
图2是本实用新型半导体封装结构的另一示意图。
具体实施方式
下面结合附图对本实用新型提供的半导体封装结构的具体实施方式做详细说明。
图1是本实用新型半导体封装结构的示意图。请参阅图1，所述半导体封装结构包括一基板1及至少一设置在所述基板1上的芯片2。所述基板1可以为本领域技术人员熟知的基板，所述芯片2为小尺寸芯片。在所述基板1上可以设置多个芯片2。在本具体实施方式中，为了清楚解释本实用新型的技术方案，仅示意性地绘示一个芯片2。
所述芯片2通过一粘结剂层3粘贴在所述基板1上。所述粘结剂层3可以导电或不导电。例如，所述粘结剂层包括但不限于导电银浆形成的导电层。
其中，所述粘结剂层3的侧面与所述芯片2的侧面平齐，或者，所述粘结剂层3的侧面沿所述芯片2的侧面爬坡。其中，图1所示为所述粘结剂层3的侧面沿所述芯片2的侧面爬坡，图2是所述粘结剂层3的侧面与所述芯片2的侧面平齐的示意图。
请参阅图1，所述粘结剂层3从所述基板1与所述芯片2之间被挤出，在所述芯片2的侧面形成爬坡。其中，所述爬坡的高度H小于所述芯片2高度的四分之三，所述粘结剂层3的厚度为20微米~40微米。请参阅图2，所述粘结剂层3的侧面与所述芯片2的侧面平齐，可见，所述粘结剂层3全部覆盖所述芯片底部区域，不会存在粘结剂空洞。上述特征的优点在于，粘结剂层3的侧面与所述芯片2的侧面平齐或者所述爬坡的高度H小于所述芯片2高度的四分之三，若粘结剂层3符合该特征，则芯片2粘贴在基本上后，不会存在银浆过多造成爬胶过高，芯片被污染，银浆过少，造成芯片与基板之间的银浆空洞，银浆覆盖率不足，银浆厚度不足，影响产品性能的问题。
进一步，所述粘结剂层3侧面平整，所述粘结剂层3呈规则长方体形状。所述粘结剂层3覆盖所述芯片的全部底面。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (6)

1.一种半导体封装结构，其特征在于，包括一基板及至少一设置在所述基板上的芯片，每一所述芯片通过一粘结剂层粘贴在所述基板上，所述粘结剂层的侧面与所述芯片的侧面平齐或者所述粘结剂层的侧面沿所述芯片的侧面爬坡，所述爬坡的高度小于所述芯片高度的四分之三。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述粘结剂层侧面平整。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述粘结剂层呈规则长方体形状。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述粘结剂层覆盖所述芯片的全部底面。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述粘结剂层的厚度为20微米～40微米。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述粘结剂层为导电层。
CN201820323986.XU 2018-03-09 2018-03-09 半导体封装结构 Active CN207966966U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201820323986.XU CN207966966U (zh) 2018-03-09 2018-03-09 半导体封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201820323986.XU CN207966966U (zh) 2018-03-09 2018-03-09 半导体封装结构

Publications (1)

Publication Number Publication Date
CN207966966U true CN207966966U (zh) 2018-10-12

Family

ID=63741976

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201820323986.XU Active CN207966966U (zh) 2018-03-09 2018-03-09 半导体封装结构

Country Status (1)

Country Link
CN (1) CN207966966U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584395A (zh) * 2020-04-13 2020-08-25 苏州通富超威半导体有限公司 利于芯片底封胶爬胶高度均匀的处理方法和处理***

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584395A (zh) * 2020-04-13 2020-08-25 苏州通富超威半导体有限公司 利于芯片底封胶爬胶高度均匀的处理方法和处理***
CN111584395B (zh) * 2020-04-13 2024-02-06 苏州通富超威半导体有限公司 利于芯片底封胶爬胶高度均匀的处理方法和处理***

Similar Documents

Publication Publication Date Title
CN103400819B (zh) 一种引线框架及其制备方法和应用其的封装结构
CN101814481B (zh) 无基岛引线框结构及其生产方法
EP1061536A3 (en) Chip capacitor
CN204834611U (zh) 引线框架及其单元、半导体封装结构及其单元
TW200713551A (en) Packages, methods for fabricating the same, anisotropic conductive films, and conductive particles utilized therein
CN101656248A (zh) 具有凹槽的基板的芯片堆叠封装结构及其封装方法
CN201226592Y (zh) 软性线路板封装的硅麦克风
CN207966966U (zh) 半导体封装结构
CN103646942B (zh) 一种应用于功率切换器电路的半导体封装结构
CN110137165A (zh) 显示器件及其制作方法
CN107342256A (zh) 半导体工艺及半导体结构
CN205751528U (zh) 移动固态硬盘
CN104183555A (zh) 半导体封装件及其制法
CN207409484U (zh) 一种集成芯片
CN203774319U (zh) 堆叠式封装结构
CN115832147A (zh) 一种堆叠类封装体结构、工艺及发光芯片器件
CN210628280U (zh) 一种集成芯片封装结构
CN212571144U (zh) 一种蓝牙耳机电池
CN205211727U (zh) 一种指纹识别多芯片封装结构
CN204332946U (zh) 半导体封装结构和电子封装结构
CN110648991B (zh) 一种用于框架封装芯片的转接板键合结构及其加工方法
CN207637792U (zh) 堆叠封装结构
CN207183249U (zh) 一种硅通孔内存芯片与铜基板的封装结构
US20080303130A1 (en) Package on package structure
CN204303820U (zh) 硅辐射探测器封装结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant