CN207440572U - 基于内插dac的新型多通道导航信号生成主板 - Google Patents
基于内插dac的新型多通道导航信号生成主板 Download PDFInfo
- Publication number
- CN207440572U CN207440572U CN201721498234.9U CN201721498234U CN207440572U CN 207440572 U CN207440572 U CN 207440572U CN 201721498234 U CN201721498234 U CN 201721498234U CN 207440572 U CN207440572 U CN 207440572U
- Authority
- CN
- China
- Prior art keywords
- dac
- module
- clock
- interface
- model
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
本实用新型公开了一种基于内插DAC的新型多通道导航信号生成主板。本实用新型包括FPGA模块、时钟模块和DAC模块;所述FPGA模块的时钟输出信号接口连接所述时钟模块的时钟输入信号接口,所述FPGA模块的数据输出接口与所述DAC模块的数据输入接口连接;所述时钟模块的时钟输出接口连接DAC模块的各个时钟输入接口;所述DAC模块的信号输出接口用于连接SMA连接器。本实用新型与传统的信号生成主板相比,双通道DAC芯片的采用使得DAC芯片数量减少一半,DAC芯片的内插架构使得DAC进行高采样率转换的前提下,允许数字信号保持较低的速率,电路设计更加简洁。
Description
技术领域
本实用新型涉及信号生成主板技术领域,具体的说是一种基于内插DAC的新型多通道导航信号生成主板。
背景技术
近年来卫星导航***得到了迅速发展,新型的调制技术使得导航信号的频点增多,带宽进一步增大。卫星导航信号源为了能够支持全***导航信号生成,电路设计时将面临着DAC芯片数量增多,采样速率进一步增大的压力。DAC芯片数量的增多、采样速率增大会导致信号生成主板更加复杂,电路设计也更加困难。本实用新型提出了一种基于内插DAC的新型多通道导航信号生成主板,与传统的信号生成主板相比,双通道DAC芯片的采用使得DAC芯片数量减少一半,DAC芯片的内插架构允许数字信号保持较低的速率,电路设计更加简洁。采样时钟由FPGA产生后经过时钟分配芯片分配得到,因此DAC采样速率可以任意配置,所有通道的信号保持同源,使得信号生成主板的配置更为灵活。
实用新型内容
针对现有技术中存在的上述不足之处,本实用新型要解决的技术问题是提供一种基于内插DAC的新型多通道导航信号生成主板。
本实用新型为实现上述目的所采用的技术方案是:一种基于内插DAC的新型多通道导航信号生成主板,包括FPGA模块、时钟模块和DAC模块;所述FPGA模块的时钟输出信号接口连接所述时钟模块的时钟输入信号接口,所述FPGA模块的数据输出接口与所述DAC模块的数据输入接口连接;所述时钟模块的时钟输出接口连接DAC模块的各个时钟输入接口;所述DAC模块的信号输出接口用于连接SMA连接器。
所述FPGA模块型号为XCKU085。
所述时钟模块型号为LMK00308。
所述DAC模块包括多个DAC芯片,每个DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,每个DAC芯片的时钟输入接口连接所述时钟模块的一路时钟输出接口。
所述DAC芯片为双通道DAC芯片。
所述DAC芯片型号为DAC5682。
本实用新型具有以下优点及有益效果:
1、本实用新型与传统的信号生成主板相比,双通道DAC芯片的采用使得DAC芯片数量减少一半,DAC芯片的内插架构使得DAC进行高采样率转换的前提下,允许数字信号保持较低的速率,电路设计更加简洁。
2、本实用新型的DAC采样时钟由FPGA产生后经过时钟分配芯片分配得到,因此采样速率可以任意配置,所有通道的信号保持同源,使得信号生成主板支持多种形式的导航信号。
附图说明
图1为本实用新型的原理框图;
图2为本实用新型的FPGA模块-时钟输出接口原理图;
图3为本实用新型的FPGA模块-数据输出接口原理图;
图4为本实用新型的FPGA模块-数据输出接口输出双通道的数据格式图;
图5为本实用新型的时钟模块-时钟输入接口原理图;
图6为本实用新型的时钟模块-配置接口原理图;
图7为本实用新型的时钟模块-时钟输出接口原理图;
图8为本实用新型的DAC模块-数据和时钟输入接口原理图;
图9为本实用新型的DAC模块-差分转单端电路原理图;
图10为本实用新型的DAC模块-低通滤波电路原理图。
具体实施方式
下面结合附图及实施例对本实用新型做进一步的详细说明。
如图1所示,基于内插DAC的新型多通道导航信号生成主板,包括FPGA模块(负责时钟信号的生成、DAC数据的生成)、时钟模块(负责DAC时钟信号的分配)、DAC模块(负责DAC数据的内插、数模转换、模拟信号差分转单端和低通滤波)。
所述FPGA模块型号为XCKU085,FPGA模块的时钟输出信号连接时钟模块的时钟输入信号,FPGA模块的数据输出接口与DAC模块的数据输入接口进行连接。
所述时钟模块型号为LMK00308,时钟模块的时钟输入连接FPGA模块的时钟输出,时钟模块的时钟输出连接DAC模块的各个时钟输入。
所述DAC模块的数据输入信号连接到FPGA模块的数据输出信号,DAC模块的信号输出接口连接到SMA连接器。所述DAC模块包括多个DAC芯片,DAC芯片型号为DAC5682,每个DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,每个DAC芯片的时钟输入接口连接所述时钟模块的一路时钟输出接口。
在本实用新型的一个实施例中,DAC模块包括四个DAC芯片:第一DAC芯片、第二DAC芯片、第三DAC芯片和第四DAC芯片。第一DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,时钟输入接口连接所述时钟模块的一路时钟输出接口。第二DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,时钟输入接口连接所述时钟模块的一路时钟输出接口。第三DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,时钟输入接口连接所述时钟模块的一路时钟输出接口。第四DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,时钟输入接口连接所述时钟模块的一路时钟输出接口。
本实用新型的原理如下:FPGA模块配置MMCM产生所需频率的时钟信号,通过差分输出接口输出到时钟模块,时钟模块将时钟信号分配到DAC模块的各个DAC芯片时钟输入接口。FPGA模块内部产生各个通道的数据,通过数据输出接口输出到各个DAC芯片。DAC芯片内部对时钟信号进行倍频,对输入数据进行倍频处理和半带滤波,提高数据的采样速率;然后进行数模转换,通过差分电流模式输出,输出电路将差分电流信号转换为单端电压信号,低通滤波后输出到SMA连接器。
图2为本实用新型的FPGA模块-时钟输出接口原理图。FPGA模块的时钟输出接口与时钟模块的时钟输入接口连接,FPGA模块的时钟输出电平为LVDS,时钟信号由内部的MMCM产生,时钟频率可以任意配置。
图3为本实用新型的FPGA模块-数据输出接口原理图。FPGA模块的数据输出接口包括1个DCLK信号,1个SYNC信号和16个数据信号,采用DDR格式输出双通道的数据,如图4所示:通过DDR格式的数据接口,使得单路数据能够同时传输两个通道的信号。FPGA每个BANK具有24对差分信号,可以提供1个DAC芯片的数据输出接口。本实用新型利用4个BANK即可支持8个通道的信号生成。FPGA具备多达11个BANK,因此可以通过采用更多BANK支持更多通道的信号生成。
图5为本实用新型的时钟模块-时钟输入接口原理图。时钟输入信号经过100欧姆差分端接匹配,进入时钟模块的时钟输入接口。
图6为本实用新型的时钟模块-配置接口原理图。时钟模块芯片具备两个通用差分时钟输入接口,本实用新型的一个实施例中使用第1个时钟输入接口,第2个时钟输入接口悬空。时钟模块芯片具备8个差分时钟输出接口,本实用新型的一个实施例中使用4个时钟输出接口,其他4个悬空,可以作为通道扩展用。
图7为本实用新型的时钟模块-时钟输出接口原理图。时钟模块的时钟输出电平为LVPECL,交流耦合到DAC的时钟输入接口,因此在源端进行160欧姆端接匹配,为LVPECL驱动器提供直流回路。
图8为本实用新型的DAC模块-数据和时钟输入接口原理图。DAC模块的数据输入接口与FPGA模块连接,DAC模块的时钟输入接口与时钟模块连接。DAC芯片采用双通道内插架构,采用DDR格式实现单路数据传输双路信号,芯片内部的锁相环电路能够对时钟输入信号进行2-32倍频,其最高采样速率支持1Gbps,通过内插架构允许数据速率保持在250MHz或者更低,这简化了电路设计的复杂性,同时保持了DAC的高采样率。
图9为本实用新型的DAC模块-差分转单端电路原理图。DAC芯片的信号输出为电流形式输出,采用100欧姆上拉电阻和巴伦将差分电流输出转换为单端输出,输出阻抗50欧姆。
图10为本实用新型的DAC模块-低通滤波电路原理图。DAC模块的输出单端模拟信号包含高频镜像频率分量,通过采用11阶最大平坦度滤波器进行低通滤波,滤除高频镜像频率分量,低通滤波后通过SMA连接器输出。
通过采用本实用新型,与传统的信号生成主板相比,双通道DAC芯片的采用使得DAC芯片数量减少一半,DAC芯片的内插架构使得DAC进行高采样率转换的前提下,允许数字信号保持较低的速率,电路设计更加简洁;同时DAC采样时钟由FPGA产生后经过时钟分配芯片分配得到,因此采样速率可以任意配置,所有通道的信号保持同源,使得信号生成主板支持多种形式的导航信号生成。
Claims (6)
1.一种基于内插DAC的新型多通道导航信号生成主板,其特征在于,包括FPGA模块、时钟模块和DAC模块;所述FPGA模块的时钟输出信号接口连接所述时钟模块的时钟输入信号接口,所述FPGA模块的数据输出接口与所述DAC模块的数据输入接口连接;所述时钟模块的时钟输出接口连接DAC模块的各个时钟输入接口;所述DAC模块的信号输出接口用于连接SMA连接器。
2.根据权利要求1所述的基于内插DAC的新型多通道导航信号生成主板,其特征在于,所述FPGA模块型号为XCKU085。
3.根据权利要求1所述的基于内插DAC的新型多通道导航信号生成主板,其特征在于,所述时钟模块型号为LMK00308。
4.根据权利要求1所述的基于内插DAC的新型多通道导航信号生成主板,其特征在于,所述DAC模块包括多个DAC芯片,每个DAC芯片的数据输入接口连接所述FPGA模块的一路数据输出接口,每个DAC芯片的时钟输入接口连接所述时钟模块的一路时钟输出接口。
5.根据权利要求4所述的基于内插DAC的新型多通道导航信号生成主板,其特征在于,所述DAC芯片为双通道DAC芯片。
6.根据权利要求5所述的基于内插DAC的新型多通道导航信号生成主板,其特征在于,所述DAC芯片型号为DAC5682。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201721498234.9U CN207440572U (zh) | 2017-11-11 | 2017-11-11 | 基于内插dac的新型多通道导航信号生成主板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201721498234.9U CN207440572U (zh) | 2017-11-11 | 2017-11-11 | 基于内插dac的新型多通道导航信号生成主板 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN207440572U true CN207440572U (zh) | 2018-06-01 |
Family
ID=62288813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201721498234.9U Active CN207440572U (zh) | 2017-11-11 | 2017-11-11 | 基于内插dac的新型多通道导航信号生成主板 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN207440572U (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109446578A (zh) * | 2018-09-28 | 2019-03-08 | 成都大公博创信息技术有限公司 | 一种模/数和数/模转换器的电路设计方法 |
-
2017
- 2017-11-11 CN CN201721498234.9U patent/CN207440572U/zh active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109446578A (zh) * | 2018-09-28 | 2019-03-08 | 成都大公博创信息技术有限公司 | 一种模/数和数/模转换器的电路设计方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104980156B (zh) | 基于fpga的高速adc同步采集*** | |
CN103198807B (zh) | 显示信号处理***、电路板及液晶显示装置 | |
Dally et al. | Transmitter equalization for 4-Gbps signaling | |
CN106374927A (zh) | 一种基于FPGA和PowerPC的多通道高速AD*** | |
US7940814B2 (en) | Heterogeneous transceiver architecture for wide range programmability of programmable logic devices | |
CN104780334B (zh) | 基于fpga实现的mipi lane信号串化输出的方法和装置 | |
US9698735B1 (en) | Low voltage differential signal receiver with fully integrated AC coupling and bias latching | |
CN102988048B (zh) | 磁共振光纤谱仪及其射频接收装置 | |
JP6808641B2 (ja) | パルスベースのマルチワイヤリンクのためのクロックおよびデータ復元 | |
CN102868406A (zh) | 一种多通道高速并行交替adc采样电路 | |
CN207440572U (zh) | 基于内插dac的新型多通道导航信号生成主板 | |
CN103067697B (zh) | 一种消除基于光纤传输的vga信号抖动的方法 | |
CN103888147A (zh) | 一种串行转并行转换电路和转换器以及转换*** | |
CN100546361C (zh) | 一种高速并串数据转换*** | |
CN201773567U (zh) | 一种用于显示器的lvds信号编码电路 | |
CN107210761A (zh) | 串行化发射机 | |
CN106507017A (zh) | 一种实现v‑by‑one的fpga芯片和相应的v‑by‑one处理方法 | |
CN104300956A (zh) | 驱动电路以及控制驱动电路的方法 | |
TWM521768U (zh) | 分離半雙工訊號之系統及裝置 | |
US10049067B2 (en) | Controller-PHY connection using intra-chip SerDes | |
CN207992281U (zh) | 多通道参考时钟发生模块 | |
CN103037222A (zh) | 一种并行数字视频信号的压缩传输装置和方法 | |
CN204305204U (zh) | 一种CameraLink-DVI视频转换器 | |
CN207490907U (zh) | 一种四通道激励器 | |
CN202818282U (zh) | 一种数字音频信号传输设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant | ||
PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: A new multi channel navigation signal generation board based on interpolated DAC Effective date of registration: 20210527 Granted publication date: 20180601 Pledgee: Changsha Bank city branch of Limited by Share Ltd. Pledgor: HUNAN OVERPASS BRIDGE AEROSPACE TECHNOLOGY Co.,Ltd. Registration number: Y2021430000015 |