CN207427125U - 一种基于dsp并行数据口ad模数转换数据采样*** - Google Patents
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Abstract
本实用新型公开了数据采样技术领域的一种基于DSP并行数据口AD模数转换数据采样***，包括SB3500芯片模块、数据同步时钟模块、串行AD模数转换数据采样模块和电压输入模块，所述串行AD模数转换数据采样模块的输入端电性连接数据同步时钟模块的输出端，所述数据同步时钟模块的输出端电性连接SB3500芯片模块的输入端，本实用新型提出的一种基于DSP并行数据口AD模数转换数据采样***，基于SB3500的同步并行数据接口，扩展了串行数据输入的应用，结构简单、使用方便，有效的扩展了开发SB3500芯片PSD接口输入串行AD模数数据采样设计的应用***。
Description
技术领域
本实用新型涉及数据采样技术领域，具体为一种基于DSP并行数据口AD模数转换数据采样***。
背景技术
SB3500芯片是一款低功耗的通讯DSP芯片，该芯片有三个DSP核和一个ARM核，具有强大的数据处理能力。而如何将大数据的输入输出是一个关键点。该芯片设计了四个并行高速数据接口。如何合理的应用该并行数据端口接收串行数据成为该芯片应用的一个扩展应用要点。为此，我们提出一种基于DSP并行数据口AD模数转换数据采样***。
实用新型内容
本实用新型的目的在于提供一种基于DSP并行数据口AD模数转换数据采样***，以解决上述背景技术中提出的问题。
为实现上述目的，本实用新型提供如下技术方案：一种基于DSP并行数据口AD模数转换数据采样***，包括SB3500芯片模块、数据同步时钟模块、串行AD模数转换数据采样模块和电压输入模块，所述电压输入模块的输出端电性连接串行AD模数转换数据采样模块的输入端，所述串行AD模数转换数据采样模块的输入端电性连接数据同步时钟模块的输出端，所述数据同步时钟模块的输出端电性连接SB3500芯片模块的输入端，所述SB3500芯片模块和串行AD模数转换数据采样模块双向电性连接。
优选的，所述SB3500芯片模块包括第一DSP核、第二DSP核、第三DSP核和4个PSD通道，且4个PSD通道分别连接各个DSP核。
优选的，每组PSD通道有16根数据线、一根方向线和一根同步数据时钟线。
优选的，所述串行AD模数转换数据采样模块为单通道Σ-Δ型同步采样24位串行数据输出的模数转换器。
与现有技术相比，本实用新型的有益效果是：本实用新型提出的一种基于DSP并行数据口AD模数转换数据采样***，基于SB3500的同步并行数据接口，扩展了串行数据输入的应用，结构简单、使用方便，有效的扩展了开发SB3500芯片PSD接口输入串行AD模数数据采样设计的应用***。
附图说明
图1为本实用新型原理框图；
图2为本实用新型的串行AD模数转换芯片采样示意图；
图3为本实用新型的串行AD模数转换数据采样模块的串行数据输出时序图；
图4为本实用新型的串行AD模数转换数据采样模块原理图；
图5为本实用新型的数据同步时钟模块原理图。
图中：1 SB3500芯片模块、11第一DSP核、12第二DSP核、13第三DSP核、2数据同步时钟模块、3串行AD模数转换数据采样模块、4电压输入模块。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图1-5，本实用新型提供一种技术方案：一种基于DSP并行数据口AD模数转换数据采样***，包括SB3500芯片模块1、数据同步时钟模块2、串行AD模数转换数据采样模块3和电压输入模块4，所述电压输入模块4的输出端电性连接串行AD模数转换数据采样模块3的输入端，所述串行AD模数转换数据采样模块3的输入端电性连接数据同步时钟模块2的输出端，所述数据同步时钟模块2的输出端电性连接SB3500芯片模块1的输入端，所述SB3500芯片模块1和串行AD模数转换数据采样模块3双向电性连接，所述数据同步时钟模块2用于将数据同步时钟发送给SB3500芯片模块1和串行AD模数转换数据采样模块3，所述串行AD模数转换数据采样模块3将电压输入信号转变为串行数字信号输出给SB3500芯片模块1。
SB3500芯片模块1是利用先前设计的一个SB3500最小***模块，其可直接从市场上购买获得，它已引出PSD接口，为了简化只画出PSD接口部分，SB3500芯片模块有三个DSP核，芯片有4个PSD通道，分别连接各个DSP核，每个PSD通道有16根数据线，一根方向线和一根时钟线。每一个PSD通道提供两种功能：
1.在PSD_CLK的上升沿和下降沿时，16bit的数据输入通道；
2.在PSD_CLK的上升沿和下降沿时，16bit的数据输出通道；
方向线控制通道的输入输出方向，PSD通道1和通道2分配给第一DSP核13，PSD通道3和PSD通道4分配给第二DSP核12和第三DSP核13，PSD_CLK频率最高可达50MHz。
所述串行AD模数转换数据采样模块3为单通道Σ-Δ型同步采样24位串行数据输出的模数转换器，输入输出的原理性见图2所示方法。
输入电压在0～+Vref之间。这里的Vref设计为1.024V，当电压输入为0V时，串行AD模数转换采样输出为0，通过数据同步时钟的24个沿以串行数据的方式，在FSO的低电平期间输出在一根数据线SDO上，高位在前，其串行数据输出的时序图见图3所示，当电压输入为1.024V时，串行AD模数转换采样输出为0xFFFFFF，通过数据同步时钟的24个沿以串行数据的方式，在FSO的低电平期间，输出在一根数据线SDO上，高位在前，其余中间值为连续线性二进制编码，具体电路图见图4，将PSD4口的高位PSD_4_15接到AD7764的输出SDO上，将PSD4口的高位PSD_4_14接到AD7764的FSO上，CLK接AD7764的SCO。
图5中，数据同步时钟模块2采用外部供给一个4.56MHz的相同频率给AD7764的数据同步时钟口SCO和PSD4的数据同步时钟口PSD_CLK_4。
尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。
Claims (4)
1.一种基于DSP并行数据口AD模数转换数据采样***，包括SB3500芯片模块（1）、数据同步时钟模块（2）、串行AD模数转换数据采样模块（3）和电压输入模块（4），其特征在于：所述电压输入模块（4）的输出端电性连接串行AD模数转换数据采样模块（3）的输入端，所述串行AD模数转换数据采样模块（3）的输入端电性连接数据同步时钟模块（2）的输出端，所述数据同步时钟模块（2）的输出端电性连接SB3500芯片模块（1）的输入端，所述SB3500芯片模块（1）和串行AD模数转换数据采样模块（3）双向电性连接。
2.根据权利要求1所述的一种基于DSP并行数据口AD模数转换数据采样***，其特征在于：所述SB3500芯片模块（1）包括第一DSP核（11）、第二DSP核（12）、第三DSP核（13）和4个PSD通道，且4个PSD通道分别连接各个DSP核。
3.根据权利要求2所述的一种基于DSP并行数据口AD模数转换数据采样***，其特征在于：每组PSD通道有16根数据线、一根方向线和一根同步数据时钟线。
4.根据权利要求1所述的一种基于DSP并行数据口AD模数转换数据采样***，其特征在于：所述串行AD模数转换数据采样模块（3）为单通道Σ-Δ型同步采样24位串行数据输出的模数转换器。
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| CN201720567072.3U CN207427125U (zh) | 2017-05-22 | 2017-05-22 | 一种基于dsp并行数据口ad模数转换数据采样*** |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109446578A (zh) * | 2018-09-28 | 2019-03-08 | 成都大公博创信息技术有限公司 | 一种模/数和数/模转换器的电路设计方法 |
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