CN206742247U - 半导体器件 - Google Patents
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Abstract
本实用新型公开了一种半导体器件，所述器件包括有源区域、终端区域、外延层和在所述外延层上形成的N型区域；所述N型区域上排列设置有多个沟槽结构，其中靠近所述N型区域边缘的一沟槽所在区域为所述终端区域，其余沟槽所在区域为所述有源区域。本实用新型中半导体器件有效降低现有技术中沟槽栅肖特基二极管的导通压降，其外延工艺简单，精度易于控制；可以实现器件终端耐压大于元胞电压，增强了器件的鲁棒性。
Description
技术领域
本实用新型涉及半导体技术领域，特别是涉及一种半导体器件。
背景技术
肖特基二极管作为功率整流器件广泛应用于开关电源和其他要求高速功率开关设备中。相比PN结型二极管，肖特基二极管具有较低的导通压降，并且由于其是单极载流子器件，具有较快的开关频率，因此肖特基二极管在低电压、高频应用范围具有很大的优势。
由于肖特基自身的势垒降低效应，肖特基在高压时会产生较大的漏电流，这是限制肖特基二极管在高压领域应用的主要原因。近年来随着TMBS(Trench MOS BarrierSchottky Rectifier，沟槽栅肖特基二极管)的成功市场化，肖特基电压应用范围已经可以达到300V，相比平面栅肖特基二极管，通过引入沟槽结构，很好的抑制了肖特基的表面势垒降低效应，降低了器件漏电流。限制高压沟槽栅肖特基二极管应用的另外一个因素是体硅电阻率很大，器件耐压越高，需要的体硅电阻率越大，这样使得器件正向导通压降较大。
为了获得较低的导通压降，现有技术采用纵向变掺杂结构，在器件反向耐压时体内纵向电场平坦，使得器件具有较高耐压，在相同击穿电压下使得器件获得较低的VF(导通压降)。但是要获得这种纵向变掺杂器件结构，需要的外延工艺复杂，精度难以控制，实际应用难度大。
发明内容
为了克服上述缺陷，本实用新型要解决的技术问题是提供一种半导体器件，用以降低沟槽栅肖特基二极管的导通压降。
为解决上述技术问题，本实用新型中的一种半导体器件，所述器件包括有源区域、终端区域、外延层和在所述外延层上形成的N型区域；所述N型区域上排列设置有多个沟槽结构，其中靠近所述N型区域边缘的一沟槽所在区域为所述终端区域，其余沟槽所在区域为所述有源区域。
可选地，所述终端区域的沟槽宽度大于所述有源区域的任一沟槽宽度。
可选地，每个沟槽设置有栅氧化层，所述栅氧化层上设置有多晶硅层。
具体地，所述栅氧化层的厚度由所述半导体器件的预设耐压值决定。
可选地，所述器件还包括设置在表面的金属层。
可选地，所述N型区域具有高斯分布。
可选地，所述N型区域的掺杂浓度大于所述外延层的掺杂浓度。
可选地，所述终端区域的沟槽设置有钝化层。
具体地，所述钝化层的材质为以下之一或结合：氮化硅和二氧化硅。
可选地，所述终端区域的沟槽宽度由所述半导体器件的预设耐压值决定。
本实用新型有益效果如下：
本实用新型中半导体器件有效降低现有技术中沟槽栅肖特基二极管的导通压降，其外延工艺简单，精度易于控制；可以实现器件终端耐压大于元胞电压，增强了器件的鲁棒性。
附图说明
图1是本实用新型实施例中半导体器件的剖视图；
图2是本实用新型实施例中半导体器件的制造方法流程图；
图3-7是本实用新型实施例中制造方法中各步骤所对应的半导体材料的剖视图；
图8-9是本实用新型实施例中半导体器件的仿真效果示意图。
具体实施方式
为了解决现有技术的问题，本实用新型提供了一种半导体器件及制造方法，以下结合附图以及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不限定本实用新型。
如图1所示，本实用新型实施例提供一种半导体器件，所述器件包括有源区域10、终端区域11、外延层2和在所述外延层上形成的N型区域5；所述N型区域5上排列设置有多个沟槽结构，其中靠近所述N型区域5边缘的一沟槽所在区域为所述终端区域11，其余沟槽所在区域为所述有源区域10。进一步说，所述N型区域5上光刻有环形排列的多个沟槽结构。
可选地，每个沟槽设置有栅氧化层6，所述栅氧化层6上设置有多晶硅层7；其中所述终端区域的沟槽宽度大于所述有源区域的任一沟槽宽度。进一步说，在各个沟槽内生长有栅氧化层6，在其中有源区域内的各沟槽淀积反刻有多晶硅层7，在终端区域的沟槽侧壁也淀积反刻有多晶硅层。
具体地，所述栅氧化层的厚度由所述半导体器件的预设耐压值决定。
可选地，所述器件还包括设置在表面的金属层9；
所述N型区域具有高斯分布；
所述N型区域的掺杂浓度大于所述外延层的掺杂浓度；
所述终端区域的沟槽设置有钝化层8。
其中，通过N型区域的掺杂浓度大于外延层的掺杂浓度，可以有效降低有源区10相邻沟槽间的JFET效应，降低器件导通压降。
进一步说，在半导体器件的表面上溅射金属层，从而使在有源区域与半导体N型区形成肖特基接触，在终端区域作为金属场板。
具体地，所述钝化层的材质为以下之一或结合：氮化硅和二氧化硅。
可选地，所述终端区域的沟槽宽度由所述半导体器件的预设耐压值决定。
本实用新型实施例中半导体器件有效降低现有技术中沟槽栅肖特基二极管的导通压降，外延工艺简单，精度易于控制；可以实现器件终端耐压大于元胞电压，增强了器件的鲁棒性。
以下简述本实用新型中半导体器件的制造方法，如图2所示，所述方法包括：
S101，在半导体材料的表面进行离子注入，使所述半导体材料的外延层上形成N型区域；
S102，在所述N型区域上进行晶圆沟槽蚀刻，形成具有多个沟槽排列的有源区域和一个沟槽的终端区域。
本实用新型实施例的外延工艺简单，精度易于控制，其制造的半导体器件有效降低现有技术中沟槽栅肖特基二极管的导通压降；可以实现器件终端耐压大于元胞电压，增强了器件的鲁棒性。
可选地，所述离子注入能量在30KEV-120KEV之间；所述离子注入计量1011～1013cm-2之间；所述离子为N型掺杂源或P型掺杂源。
可选地，所述N型区域具有高斯分布；所述N型区域的掺杂浓度大于所述外延层的掺杂浓度；
所述在半导体材料的表面进行离子注入，使所述半导体材料的外延层上形成N型区域，包括：
在所述半导体材料的外延层上生长第一氧化层；
在所述氧化层的表面进行离子注入，并进行高温退火激活，使所述外延层上形成N型区域和第二氧化层。
其中所述终端区域的沟槽宽度大于所述有源区域的任一沟槽宽度。
进一步地，所述在所述N型区域上进行晶圆沟槽蚀刻，形成具有多个沟槽排列的有源区域和一个沟槽的终端区域，包括：
将所述第二氧化层作为刻蚀阻挡层，在所述N型区域光刻多个沟槽；
根据预设厚度，在每个沟槽上生长栅氧化层；
所述栅氧化层生长完成后，进行多晶硅淀积；
对淀积的多晶硅进行反刻，所述有源区域的沟槽内余留多晶硅层，所述终端区域的沟槽侧壁余留多晶硅层；
在所述有源区域和所述终端区域淀积钝化层，并刻蚀掉有源区域的钝化层作为肖特基接触点。
也就是说，本实用新型实施例在所述器件表面淀积钝化层，进行光刻、刻蚀工艺，保留终端区域的钝化层，刻蚀掉有源区的钝化层作为肖特基接触点。
进一步地，所述在所述终端区域的沟槽淀积钝化层之后，还包括：
在所述半导体器件表面溅射金属层。
也就是说，在半导体器件上溅射金属层，在有源区域与半导体N型区形成肖特基接触，在终端区域作为金属场板。
以下对上述方法进行详细说明。
基于对现有技术的研究，本申请的发明人发现对于沟槽栅肖特基二极管，正向导通时，MESA(平台)区域内的整个体硅都参与电流的输送，这个相邻沟槽间的体硅区域可以形成JFET(Junction Field-Effect Transistor)区。因此在该JFET区采用高浓度离子注入技术，可以显著降低这一区域的导通电阻，进而降低器件的导通压降。
具体说：
步骤1，首先在半导体材料的外延层2上生长一层500A左右的氧化层1(即第一氧化层)，作为离子注入的缓冲层，如图3所示，半导体材料包括高掺杂的单晶衬底3(N+)和低掺杂的外延层2(N-)。
步骤2，在外延层2表面进行离子注入，对于N型肖特基来说，离子源可以是PH3，AsH3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。然后热退火推结，如图4所示，在低掺杂的外延层2上形成具有高斯分布的中掺杂N层5(即N型区域)，推结过程中同时生长一层厚氧化层4(即第二氧化层)。其中，N型区域的掺杂浓度在N+层和N-层之间，也就是说，N-层的掺杂浓度最低。
步骤3，在所述半导体上进行第一次沟槽结构的光刻，以厚氧化层4作为刻蚀阻挡层，刻蚀出环状规律排列的沟槽结构如图5所示，所述半导体结构沟槽深度不一定要大于高掺杂N层5。例如，沟槽之间的间隔宽度相同，有源区域的各沟槽的宽度相同。
步骤4，在每个沟槽上生长栅氧化层6，栅氧化层厚度由器件耐压决定，然后进行多晶硅淀积，反刻，形成如图6所示，沟槽内有反刻后余留的多晶硅层7。
步骤5，在半导体器件表面淀积钝化层8，该钝化层可以是氮化硅也可以是二氧化硅，然后孔光刻，刻蚀出终端区域11，如图7所示，在有缘区域10上也有部分钝化层8覆盖。
步骤6，在所述半导体材料上溅射金属层9，然后光刻、刻蚀，最后形貌如图1所示，从而完成制造。
本实用新型实施例中方法，在晶圆沟槽刻蚀工艺前在表面先进行一层离子注入。其中离子源可以是N型掺杂源PH3，AsH3，也可以是P型掺杂源BF3，BCl3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。
也就是说，本实用新型实施例中方法主要是在芯片进行离子注入，在外延层N-区表面形成一层具有高斯分布掺杂的中等掺杂的N型区域，这样会显著降低沟槽之间MESA区域的JFET电阻，进而会降低器件的导通压降。以100V沟槽栅肖特基二极管为例，离子注入剂量为1012cm-2，注入能量80KEV，通过器件仿真软件仿真常规器件与本实用新型器件的电学特性，图8是两种器件的VF特性曲线对比，可以看出，相比于常规器件，本实用新型器件的导通电压有很大改善。图9是两种器件的BV特性曲线对比，本实用新型器件的漏电与常规器件的漏电流基本相同。因而，本实用新型提出的半导体器件可以显著改善器件的导通压降并且对器件的其他特性影响较小。
本实用新型实施例提出的方法，相比常规沟槽栅肖特基二极管工艺，只需要增加一道离子注入工艺，工艺简单，易于实现。
本实用新型实施例提出的方法可以提高器件的可靠性能。结合图例1的宽槽终端结构11，终端结构挖掉了有源区10中的离子注入增强区域5，可以实现器件终端耐压大于元胞电压，增强了器件的鲁棒性。
虽然本申请描述了本实用新型的特定示例，但本领域技术人员可以在不脱离本实用新型概念的基础上设计出来本实用新型的变型。本领域技术人员在本实用新型技术构思的启发下，在不脱离本实用新型内容的基础上，还可以对本实用新型做出各种改进，这仍落在本实用新型的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，所述器件包括有源区域、终端区域、外延层和在所述外延层上形成的N型区域；所述N型区域上排列设置有多个沟槽结构，其中靠近所述N型区域边缘的一沟槽所在区域为所述终端区域，其余沟槽所在区域为所述有源区域。
2.如权利要求1所述的器件，其特征在于，所述终端区域的沟槽宽度大于所述有源区域的任一沟槽宽度。
3.如权利要求1所述的器件，其特征在于，每个沟槽设置有栅氧化层，所述栅氧化层上设置有多晶硅层。
4.如权利要求3所述的器件，其特征在于，所述栅氧化层的厚度由所述半导体器件的预设耐压值决定。
5.如权利要求1-4中任意一项所述的器件，其特征在于，所述器件还包括设置在表面的金属层。
6.如权利要求1-4中任意一项所述的器件，其特征在于，所述N型区域具有高斯分布。
7.如权利要求1-4中任意一项所述的器件，其特征在于，所述N型区域的掺杂浓度大于所述外延层的掺杂浓度。
8.如权利要求1-4中任意一项所述的器件，其特征在于，所述终端区域的沟槽设置有钝化层。
9.如权利要求8中所述的器件，其特征在于，所述钝化层的材质为以下之一或结合：氮化硅和二氧化硅。
10.如权利要求1-4中任意一项所述的器件，其特征在于，所述终端区域的沟槽宽度由所述半导体器件的预设耐压值决定。
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| CN107195693A (zh) * | 2017-05-12 | 2017-09-22 | 广微集成技术（深圳）有限公司 | 半导体器件及制造方法 |
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