CN205595037U - 移位寄存器、栅极驱动电路和显示装置 - Google Patents

移位寄存器、栅极驱动电路和显示装置 Download PDF

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Abstract

本实用新型公开了一种移位寄存器，包括至少一个移位寄存单元组，每个移位寄存单元组包括多级输出移位寄存单元，每个移位寄存单元组的第N级输出移位寄存单元的信号输出端连接至该输出移位寄存单元组的第N+1级输出移位寄存单元的信号输入端，用于为所述第N+1级输出移位寄存单元提供输入信号，其特征在于，每个所述输出移位寄存单元组的第N+a级输出移位寄存单元的上拉节点连接至该移位寄存单元组的第N级输出移位寄存单元的上拉节点复位端，用于为所述第N级输出移位寄存单元的所述上拉节点复位，N为大于或等于1的整数，a为大于1的整数。本实用新型还公开了一种栅极驱动电路和显示装置。本实用新型的移位寄存器降低了相邻级联单元的输出负载。

Description

移位寄存器、栅极驱动电路和显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路和显示装置。
背景技术
目前，将栅极驱动电路集成在阵列基板上(Gate driver On Array，简称GOA)的技术是液晶面板的栅极驱动技术之一，由于该技术可以节省成本，因此得到了广泛的应用。
现有的栅极驱动电路包括由级联的移位寄存单元组成的移位寄存器，该结构的栅极驱动电路的上一级联单元的信号复位通常是由相邻下一级联单元的信号输出端充当复位信号，这种方式导致每一级的信号输出端都要承担上一级的复位信号的负载，使得复位效率低，输出负载变高。
实用新型内容
本实用新型的目的在于提供一种移位寄存器、栅极驱动电路、显示装置，以解决现有技术中复位效率低、输出负载高的问题。
为解决上述问题，作为本实用新型的第一个方面，提供一种移位寄存器，包括至少一个移位寄存单元组，每个所述移位寄存单元组包括多级输出移位寄存单元，每个所述移位寄存单元组的第N级输出移位寄存单元的信号输出端连接至该输出移位寄存单元组的第N+1级输出移位寄存单元的信号输入端，用于为所述第N+1级输出移位寄存单元提供输入信号，其特征在于，每个所述输出移位寄存单元组的第N+a级输出移位寄存单元的上拉节点连接至该移位寄存单元组的第N级输出移位寄存单元的上拉节点复位端，用于为所述第N级输出移位寄存单元的所述上拉节点复位，N为大于或等于1的整数，a为大于1的整数。
优选地，所述输出移位寄存单元包括信号输入端、信号输出端、第一时钟信号端、第二时钟信号端、输入模块、上拉模块、下拉模块、下拉控制模块、上拉节点复位模块和参考电平输入端，
所述输入模块的输入端与所述信号输入端相连，所述输入模块的输出端与所述上拉节点相连，所述输入模块能够在该输入模块的输入端接收到有效信号时将该输入模块的输入端和输出端导通；
所述上拉模块的输入端与所述第一时钟信号端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块的控制端与所述上拉节点相连，当所述上拉模块的控制端接收到有效信号时，所述上拉模块的输入端与输出端导通；
所述下拉模块的输入端与所述参考电平输入端相连，所述下拉模块的输出端与所述信号输出端相连，所述下拉模块的控制端与下拉节点相连，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的输入端与输出端导通；
所述下拉控制模块的输入端与所述第二时钟信号端相连，所述下拉控制模块的输出端与所述下拉节点相连，所述下拉控制模块的控制端与所述上拉节点相连，所述下拉控制模块能够在该下拉控制模块的控制端接收到有效信号时，将该下拉控制模块的输入端和输出端导通；
所述上拉节点复位模块的输入端与所述参考电压输入端相连，所述上拉节点复位模块的输出端与所述上拉节点相连，所述上拉节点复位模块的控制端与所述上拉节点复位端相连。
优选地，所述输入模块包括第一输入晶体管和第二输入晶体管，所述第一输入晶体管的栅极和第一极相连，并形成为所述输入模块的输入端，所述第一输入晶体管的第二极与所述第二输入晶体管的第二极相连，并形成为所述输入模块的输出端，所述第二输入晶体管的栅极与所述第二时钟信号端相连，所述第二输入晶体管的第一极与所述第一输入晶体管的第一极相连。
优选地，所述上拉模块包括上拉晶体管和存储电容，所述上拉晶体管的栅极形成为所述上拉模块的控制端，所述上拉晶体管的第一极形成为所述上拉模块的输入端，所述上拉晶体管的第二极形成为所述上拉模块的输出端，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与所述信号输出端相连。
优选地，所述下拉模块包括下拉晶体管，所述下拉晶体管的栅极形成为所述下拉模块的控制端，所述下拉晶体管的第一极形成为所述下拉模块的输出端，所述下拉晶体管的第二极形成为所述下拉模块的输入端。
优选地，所述下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管，所述第一下拉控制晶体管的栅极和第一极与所述第二时钟信号端相连，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极相连，所述第二下拉控制晶体管的第二极与所述下拉节点相连，所述第三下拉控制晶体管的栅极与所述上拉节点相连，所述第三下拉控制晶体管的第一极与所述第一下拉控制晶体管的第二极相连，所述第三下拉控制晶体管的第二极与所述参考电平输入端相连，所述第四下拉控制晶体管的栅极与所述上拉节点相连，所述第四下拉控制晶体管的第一极与所述下拉节点相连，所述第四下拉控制晶体管的第二极与所述参考电平输入端相连，所述第五下拉控制晶体管的栅极与所述第二时钟信号端相连，所述第五下拉控制晶体管的第一极与所述信号输出端相连，所述第五下拉控制晶体管的第二极与所述参考电平输入端相连。
优选地，所述上拉节点复位模块包括第一复位晶体管和第二复位晶体管，所述第一复位晶体管的栅极与所述上拉节点复位端相连，所述第一复位晶体管的第二极与所述参考电平输入端相连，所述第一复位晶体管的第一极与所述上拉节点相连，所述第二复位晶体管的栅极与所述下拉节点相连，所述第二复位晶体管的第一极与所述上拉节点相连，所述第二复位晶体管的第二极与所述参考电平输入端相连。
优选地，所述输出移位寄存单元还包括输出复位模块，所述输出复位模块的输入端与所述参考电平输入端相连，所述输出复位模块的输出端与所述信号输出端相连，所述输出复位模块还包括控制端。
优选地，对于任意一个所述输出移位寄存单元单元，所述输出复位模块的控制端与该输出移位寄存单元的所述上拉节点复位端相连。
优选地，每个所述移位寄存单元组的第N+1级输出移位寄存单元的信号输出端连接至该移位寄存单元组的第N级输出移位寄存单元的所述输出复位模块的控制端。
优选地，所述输出复位模块包括输出复位晶体管，所述输出复位晶体管的栅极形成为所述输出复位模块的控制端，所述输出复位晶体管的第一极形成为所述输出复位模块的输出端，所述输出复位晶体管的第二极形成为所述输出复位模块的输入端。
优选地，所述移位寄存器包括两个所述移位寄存单元组。
优选地，所述移位寄存单元组还包括a级复位移位寄存单元，a级所述复位移位寄存单元分别用于为同一个所述移位寄存单元组中最后a级所述输出移位寄存单元进行复位。
作为本实用新型的另一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其中，所述移位寄存器为本实用新型所提供的上述移位寄存器。
作为本实用新型的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，所述栅极驱动电路为本实用新型所提供的上述栅极驱动电路。
优选地，当所述移位寄存器包括两个所述移位寄存单元组时，其中一个移位寄存单元组用于为奇数行的栅线提供扫描信号，另一个移位寄存单元组用于为偶数行的栅线提供扫描信号。
在本实用新型中，各级移位寄存单元的输出信号无需再对上一级移位寄存单元的上拉节点复位，因此，各级移位寄存单元输出的信号更多地用于相应的栅线，从而可以相对降低信号的损耗，提高移位寄存单元的放电能力，从而可以更好地对显示装置进行驱动，并降低移位寄存单元输出信号后的Tf时间，提高对显示装置的充电效率。
附图说明
附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：
图1为本实用新型的移位寄存器一种具体实施方式的第一种结构示意图；
图2为图1中移位寄存单元组工作时，第一时钟信号、第n级移位寄存单元的输出信号、第n+1级移位寄存单元的输出信号、第n+2级移位寄存单元的上拉节点的电位的时序图；
图3为本实用新型的移位寄存单元的结构示意图；
图4为本实用新型的移位寄存单元的一种优选实施方式的电路图；
图5为包括图4中所示的移位寄存单元的移位寄存器的级联示意图；
图6为本实用新型的移位寄存单元的另一种优选实施方式的电路图；
图7为包括图6中所示的移位寄存单元的移位寄存器的级联示意图。
附图标记说明
1011、1012、1013、1021、1022、1023：移位寄存单元
100：输入模块 200：上拉模块
300：下拉模块 400：下拉控制模块
500：上拉节点复位模块 600：输出复位模块
具体实施方式
以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。
需要指出的是，在本实用新型中，有效信号是指，能够使接收到该有效信号的部件导通的信号；无效信号是指，能够使接收到该信号的部件关闭的信号。
作为本实用新型的第一个方面，提供一种移位寄存器，所述移位寄存器包括至少一个移位寄存单元组，如图1所示，每个所述移位寄存单元组包括多级输出移位寄存单元，每一级的所述输出移位寄存单元之间相互级联，每个所述移位寄存单元组的第N级输出移位寄存单元的信号输出端OUTPUT连接至该移位寄存单元组的第N+1级输出移位寄存单元的信号输入端INPUT，用于为所述第N+1级输出移位寄存单元提供输入信号，其中，每个所述移位寄存单元组的第N+a级输出移位寄存单元的上拉节点PU连接至该移位寄存单元组的第N级输出移位寄存单元的上拉节点复位端RESET_PU，用于为所述第N级输出移位寄存单元的所述上拉节点PU进行复位，N为大于或等于1的整数，a为大于1的整数。需要指出的是，此处，N为变量，但是，a为常量。
所谓的“输出移位寄存单元”是指该移位寄存单元输出的信号可用作扫描信号。例如，当所述移位寄存器用于显示装置中时，所述输出移位寄存单元用于向所述显示装置的栅线提供扫描信号。当然，所述输出移位寄存单元输出的信号还可用作下一级移位寄存单元的输入信号
在所述移位寄存单元组中，任意一级输出移位寄存单元(例如，第N级输出移位寄存单元)输出完毕后，需要对其上拉节点PU进行复位，以便于进行下一个工作周期。在本实用新型中，可以利用与待复位的输出移位寄存单元隔a-1级(例如，第N+2级输出移位寄存单元)的输出信号为其上拉节点PU进行复位。具体地，当第N级输出移位寄存单元输出信号时，可以将该第N+a级输出移位寄存单元的输出信号输送至第N级输出移位寄存单元的上拉节点复位端RESET_PU，对第N级输出移位寄存单元的上拉节点PU进行复位。
在本实用新型中，各级输出移位寄存单元的输出信号无需再对上一级输出移位寄存单元的上拉节点复位，因此，各级输出移位寄存单元输出的信号更多地用于相应的栅线，从而可以相对降低信号的损耗，提高输出移位寄存单元的放电能力，从而可以更好地对显示装置进行驱动，并降低输出移位寄存单元输出信号后的Tf时间，提高对显示装置的充电效率。
在本实用新型中，对a的具体值并不做限定，例如，在图1中所示的具体实施方式中，a为2。图中示出了移位寄存器的第N输出级移位寄存单元1011、第N+1级输出移位寄存单元1012、第N+2级输出移位寄存单元1013。从图中可以看出，第N+2级输出移位寄存单元1013的上拉节点PU为第N级输出移位寄存单元的上拉节点复位端RESET_PU提供用于对第N极输出移位寄存单元的上拉节点PU复位的控制信号。
如图2所示，当一个移位寄存单元组中的第n级输出移位寄存单元的信号输出端OUTPUT(n)输出有效信号时，该移位寄存单元组中的第n+1级输出移位寄存单元的信号输出端OUTPUT(n+1)输出无效信号，该移位寄存单元组中的第n+2级输出移位寄存单元的上拉节点为无效信号。在下一个阶段，一个移位寄存单元组中的第n级输出移位寄存单元的信号输出端OUTPUT(n)输出无效信号时，该移位寄存单元组中的第n+1级输出移位寄存单元的信号输出端OUTPUT(n+1)输出有效信号，该移位寄存单元组中的第n+2级输出移位寄存单元的上拉节点为有效信号，此时可以为第n级输出移位寄存单元的上拉节点复位端输出有效信号，从而为第n级输出移位寄存单元的上拉节点进行复位。
在本实用新型中，对如何对各个移位寄存单元组中最后a级输出移位寄存单元进行复位(包括上拉节点复位)并没有特殊的限制，例如，可以利用下一帧开始时的开始信号STV对后a级移位寄存单元进行复位，作为本实用新型的一种优选实施方式，每个所述移位寄存单元组还包括a级复位移位寄存单元，a级复位移位寄存单元分别用于为同一个移位寄存单元组中最后a级显示移位寄存单元的上拉节点复位。需要解释的是，此处的“复位移位寄存单元”仅用于提供复位信号，并不用于为栅线提供扫描信号。
在图1中所示的实施方式中，移位寄存器包括一个移位寄存单元组。但是，本实用新型并不限于此，例如，所述移位寄存器可以包括两个移位寄存单元组，其中一个移位寄存单元组的各级输出移位寄存单元用于为奇数行的栅线提供扫描信号，另一个移位寄存单元组的各级输出移位寄存单元用于为偶数行的栅线提供扫描信号。如图5和图7中所示，输出移位寄存单元1011、输出移位寄存单元1012、输出移位寄存单元1013属于同一个移位寄存单元组，输出移位寄存单元1021、输出移位寄存单元1022、输出移位寄存单元1023属于同一个移位寄存单元组。包括输出移位寄存单元1011、输出移位寄存单元1012、输出移位寄存单元1013的移位寄存单元组用于为奇数行移位寄存单元提供扫描信号，包括输出移位寄存单元1021、输出移位寄存单元1022、输出移位寄存单元1023的移位寄存单元组用于为偶数行的移位寄存单元提供扫描信号。
从图5中可以看出，在包括输出移位寄存单元1011、输出移位寄存单元1012、输出移位寄存单元1013的移位寄存单元组中，输出移位寄存单元1012的信号输出端OUTPUT与输出移位寄存单元1011的上拉节点复位端RESET_PU相连，输出移位寄存单元1013的信号输出端与输出移位寄存单元1012的上拉节点复位端RESET_PU相连。
从图5中还可以看出，在包括输出移位寄存单元1021、输出移位寄存单元1022、输出移位寄存单元1023的移位寄存单元组中，输出移位寄存单元1022的信号输出端OUTPUT与输出移位寄存单元1021的上拉节点复位端RESET_PU相连，输出移位寄存单元1023的信号输出端与输出移位寄存单元1022的上拉节点复位端RESET_PU相连。
在本实用新型中，对输出移位寄存单元的具体结构并没有特殊的限制，如图3中所示，所述输出移位寄存单元可以包括信号输入端INPUT、信号输出端OUTPUT、第一时钟信号端CLK、第二时钟信号端CLKB、输入模块100、上拉模块200、下拉模块300、下拉控制模块400、上拉节点复位模块500和参考电平输入端Vss。需要指出的是，参考电平输入端提供的信号为无效信号，通过第一时钟信号端CLK输入的第一时钟信号的相位与通过第二时钟信号端CLKB输入的第二时钟信号的相位是互补的。并且，在输出阶段，通过第一时钟信号端CLK输出的信号为有效信号。
上一级输出移位寄存单元的信号输出端与本级输出移位寄存单元的信号输入端INPUT相连。输入模块100的输入端与信号输入端INPUT相连，输入模块100的输出端与所述上拉节点PU(图3中为上拉节点)相连。输入模块100能够在其输入端接收到有效信号时，将其输入端和输出端导通。在输出移位寄存单元的输入阶段，通过信号输入端INPUT向输入模块100的输入端提供有效信号，输入模块100的输入端和输出端导通，因此，通过信号输入端INPUT输入的有效信号可以对所述上拉节点进行充电。
上拉模块100的输入端与第一时钟信号端CLK相连，上拉模块100的输出端与信号输出端OUTPUT相连，上拉模块100的控制端与所述上拉节点相连，当上拉模块100的控制端接收到有效信号时，上拉模块100的输入端与输出端导通。需要解释的是，当上拉模块100的输入端和输出端导通时，上拉模块100输出的信号是通过第一时钟信号端输入CLK输入的第一时钟信号。当第一时钟信号为有效信号时，可以通过信号输出端OUTPUT输出有效信号。
下拉模块300的输入端与参考电平输入端Vss相连，下拉模块300的输出端与信号输出端OUTPUT相连，下拉模块300的控制端与下拉节点相连，当下拉模块300的控制端接收到有效信号时，下拉模块300的输入端与输出端导通。当输出移位寄存单元的薄膜晶体管均为N型晶体管时，所述下拉节点可以为下拉节点PD。需要解释的是，通过参考电平输入端Vss输入的信号为无效信号。在输出移位寄存单元的输出下拉阶段，可以向下拉节点PD提供有效信号，以将下拉模块300的输入端与输出端导通，从而可以将参考电平输入端Vss输入的无效信号输出至信号输出端OUTPUT，从而可以将无效电平输出至与信号输出端OUTPUT相连的栅线。
下拉控制模块400的输入端与第二时钟信号端CLKB相连，下拉控制模块400的输出端与所述下拉节点相连，下拉控制模块400的控制端与所述上拉节点相连。下拉控制模块400能够在该下拉控制模块400的控制端接收到高电平信号时将其输入端和输出端导通，从而将通过第二时钟信号端CLKB输入的第二时钟信号提供给下拉节点。
上拉节点复位模块500的输入端与参考电压输入端Vss相连，上拉节点复位模块500的输出端与所述上拉节点相连，上拉节点复位模块500的控制端与上拉节点复位端RESET_PU相连。如上文中所述，上拉节点复位端RESET_PU和与本级输出移位寄存单元间隔(a-1)级的输出移位寄存单元的信号输出端相连，因此，当与本级输出移位寄存单元间隔(a-1)级的输出移位寄存单元的信号输出端输出有效信号时，上拉节点复位端500的输入端与输出端导通，从而将参考电压输入端Vss输入的无效信号提供给上拉节点，对所述上拉节点进行复位。
在本实用新型中，对输入模块100的具体结构并没有特殊的限制，在图4和图6中所示的具体实施方式中，输入模块100包括第一输入晶体管M1和第二输入晶体管M7，第一输入晶体管M1的栅极和第一极相连，形成为输入模块100的输入端，以与信号输入端INPUT相连。第一输入晶体管M1的第二极与第二输入晶体管M2的第二极相连，形成为输入模块100的输入端，以与所述上拉节点相连。第二输入晶体管M7的栅极与第二时钟信号端CLKB相连，第二输入晶体管CLKB的第一极与第一输入晶体管M1的第一极相连。
当信号输入端INPTUT输入有效信号时，第二时钟信号端CLKB输入的信号也是有效信号，因此，第一输入晶体管M1和第二输入晶体管M7均导通，从而可以通过输入模块向上拉节点充电。
在本实用新型中，对上拉模块200的具体结构也没有特殊的限制，例如，如图4和图6中所示，上拉模块200包括上拉晶体管M3和存储电容C1。上拉晶体管M3的栅极形成为上拉模块200的控制端，以与上拉节点相连。上拉晶体管M3的第一极形成为上拉模块200的输入端，以与第一时钟信号端CLK相连，上拉晶体管M3的第二极形成为上拉模块200的输出端，以与信号输出端OUTPUT相连。存储电容C1的第一端与所述上拉节点相连，存储电容C1的第二端与信号输出端OUTPUT相连。存储电容C1在此处用作自举电容，当信号输入端INPUT不再有信号输入时，能够将上拉节点保持在有效电位，从而可以确保在输入阶段能够将上拉晶体管M1导通。
在本实用新型中，对下拉模块300的具体结构也没有特殊的限制，例如，下拉模块300可以包括下拉晶体管M11。下拉晶体管M11的栅极形成为下拉模块300的控制端，以与下拉节点PD相连。下拉晶体管M11的第一极形成为下拉模块300的输出端，以与信号输出端OUTPUT相连。下拉晶体管300的第二极形成为下拉模块300的输入端，以与参考电平输入端Vss相连。
当下拉晶体管M11的栅极接收到有效信号时，该下拉晶体管M11导通，从而可以将参考电平输入端Vss输入的无效信号输送至信号输出端OUTPUT，以在输出下拉阶段对信号输出端OUTPUT进行复位。
在本实用新型中，对下拉控制模块400的具体结构并没有特殊的限制，例如，在图4和图6中所示的实施方式中，下拉控制模块400包括第一下拉控制晶体管M9、第二下拉控制晶体管M5、第三下拉控制晶体管M8、第四下拉控制晶体管M6和第五下拉控制晶体管M12。第一下拉控制晶体管M9的栅极和第一极与第二时钟信号端CLKB相连，第一下拉控制晶体管M9的第二极与第二下拉控制晶体管M5的栅极相连，第二下拉控制晶体管M5的第二极与下拉节点PD相连，第三下拉控制晶体管M8的栅极与所述上拉节点相连，第三下拉控制晶体管M8的第一极与第一下拉控制晶体管M9的第二极相连，第三下拉控制晶体管M8的第二极与参考电平输入端Vss相连，第四下拉控制晶体管M6的栅极与所述上拉节点相连，第四下拉控制晶体管M6的第一极与所述下拉节点相连，第四下拉控制晶体管M6的第二极与参考电平输入端Vss相连。第五下拉控制晶体管M12的栅极与第二时钟信号端CLKB相连，第五下拉控制晶体管M12的第一极与信号输出端OUTPUT相连，第五下拉控制晶体管M12的第二极与参考电平输入端Vss相连。
在本实用新型中，对上拉节点复位模块500的具体结构也没有特殊的限制，在图4和图6中所示的优选实施方式中，上拉节点复位模块500包括第一复位晶体管M2和第二复位晶体管M10。第一复位晶体管M2的栅极与上拉节点复位端RESET_PU相连，第一复位晶体管M2的第二极与参考电平输入端Vss相连，第一复位晶体管M2的第一极与所述上拉节点相连，第二复位晶体管M10的栅极与所述下拉节点PD相连，第二复位晶体管M10的第一极与所述上拉节点相连，第二复位晶体管M10的第二极与参考电平输入端Vss相连。
为了确保信号输出端OUTPUT能够在输出下拉阶段被拉低，优选地，每个所述输出移位寄存单元都包括输出复位模块600。输出复位模块600的输入端与参考电平输入端Vss相连，输出复位模块600的输出端与信号输出端OUTPUT相连。输出复位模块600还包括控制端RESET_OUTPUT，该输出复位模块600能够在控制端RESET_OUTPUT接收到有效信号时将该输出复位模块600的输入端和输出端导通。
本实用新型中示出了移位寄存单元的两种实施方式。
在图3和图4中所示的具体实施方式中，输出复位模块600的控制端RESET_OUTPUT是一个独立的节点。在包括图3和图4中所示的移位寄存单元的移位寄存器中，在本实用新型中，对如何对输出移位寄存单元的输出端进行复位并没有特殊的要求，例如，作为本实用新型的一种优选实施方式，如图1和图5中所示，每个所述移位寄存单元组的第N+1级输出移位寄存单元的信号输出端连接至该移位寄存单元组的第N级输出移位寄存单元的输出复位端，用于为所述第N级输出移位寄存单元的信号输出端复位。需要指出的是，图1中所示的移位寄存器包括一个移位寄存单元组，图5中所示的移位寄存器包括两个移位寄存单元组。包括输出移位寄存单元1011、输出移位寄存单元1012、输出移位寄存单元1013的移位寄存单元组用于为奇数行移位寄存单元提供扫描信号，包括输出移位寄存单元1021、输出移位寄存单元1022、输出移位寄存单元1023的移位寄存单元组用于为偶数行的输出移位寄存单元提供扫描信号。
在图6中所示的具体实施方式中，输出复位模块600的控制端与上拉节点复位端RESET_PU相连。如上文中所述，每个移位寄存单元组的第N+2级移位寄存单元的上拉节点PU为该移位寄存单元组第N极移位寄存单元的上拉节点复位端RESET_PU提供复位信号，因此，每个移位寄存单元组的第N+2级移位寄存单元的上拉节点PU为该移位寄存单元组第N极移位寄存单元的输出模块的控制端RESET_OUTPUT提供控制信号，如图7所示。需要指出的是，图7所示的移位寄存器包括两个移位寄存单元组。包括输出移位寄存单元1011、输出移位寄存单元1012、输出移位寄存单元1013的移位寄存单元组用于为奇数行移位寄存单元提供扫描信号，包括输出移位寄存单元1021、输出移位寄存单元1022、输出移位寄存单元1023的移位寄存单元组用于为偶数行的输出移位寄存单元提供扫描信号。在图7中，各个移位寄存单元的上拉节点复位端RESET_PU与该移位寄存单元的输出复位模块的控制端RESET_OUT形成为一体。输出移位寄存单元1013的上拉节点PU与输出移位寄存单元1011的上拉节点复位端RESET_PU相连，用于为输出移位寄存单元1011的信号输出端OUTPUT提供复位信号。输出移位寄存单元1023的上拉节点PU与输出移位寄存单元1021的上拉节点复位端RESET_PU相连，用于为输出移位寄存单元1021的该移位寄存单元的输出复位模块的控制端RESET_OUTPUT提供控制信号。
在本实用新型中，对输出复位模块600的具体结构并没有特殊的限制。在图4和图5中所示的优选实施方式中，输出复位模块600包括输出复位晶体管M4。该输出复位晶体管M4的栅极形成为输出复位模块600的控制端，输出复位晶体管M4的第一极形成为输出复位模块600的输出端，以与信号输出端OUTPUT相连，输出复位晶体管M4的第二极形成为输出复位模块600的输入端，以与参考电平输入端Vss相连。
作为本实用新型的另一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其中，所述移位寄存器为本实用新型所提供的上述移位寄存器。
如上文中所述，在本实用新型中，各级输出移位寄存单元的输出信号无需再对上一级输出移位寄存单元的上拉节点复位，因此，各级输出移位寄存单元输出的信号更多地用于相应的栅线，从而可以相对降低信号的损耗，提高输出移位寄存单元的放电能力，从而可以更好地对显示装置进行驱动，并降低输出移位寄存单元输出信号后的Tf时间，提高对显示装置的充电效率。
作为本实用新型的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本实用新型所提供的上述栅极驱动电路。在本实用新型中，所述显示装置可以是电视、手机、平板电脑、笔记本电脑、台式电脑、导航仪等电子设备。
如上文中所述，所述移位寄存器可以包括两个所述移位寄存单元组时。在这种情况中，其中一个移位寄存单元组用于为奇数行的栅线提供扫描信号，另一个移位寄存单元组用于为偶数行的栅线提供扫描信号。
可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (16)

1.一种移位寄存器，包括至少一个移位寄存单元组，每个所述移位寄存单元组包括多级输出移位寄存单元，每个所述移位寄存单元组的第N级输出移位寄存单元的信号输出端连接至该输出移位寄存单元组的第N+1级输出移位寄存单元的信号输入端，用于为所述第N+1级输出移位寄存单元提供输入信号，其特征在于，每个所述输出移位寄存单元组的第N+a级输出移位寄存单元的上拉节点连接至该移位寄存单元组的第N级输出移位寄存单元的上拉节点复位端，用于为所述第N级输出移位寄存单元的所述上拉节点复位，N为大于或等于1的整数，a为大于1的整数。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输出移位寄存单元包括信号输入端、信号输出端、第一时钟信号端、第二时钟信号端、输入模块、上拉模块、下拉模块、下拉控制模块、上拉节点复位模块和参考电平输入端，
所述输入模块的输入端与所述信号输入端相连，所述输入模块的输出端与所述上拉节点相连，所述输入模块能够在该输入模块的输入端接收到有效信号时将该输入模块的输入端和输出端导通；
所述上拉模块的输入端与所述第一时钟信号端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块的控制端与所述上拉节点相连，当所述上拉模块的控制端接收到有效信号时，所述上拉模块的输入端与输出端导通；
所述下拉模块的输入端与所述参考电平输入端相连，所述下拉模块的输出端与所述信号输出端相连，所述下拉模块的控制端与下拉节点相连，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的输入端与输出端导通；
所述下拉控制模块的输入端与所述第二时钟信号端相连，所述下拉控制模块的输出端与所述下拉节点相连，所述下拉控制模块的控制端与所述上拉节点相连，所述下拉控制模块能够在该下拉控制模块 的控制端接收到有效信号时，将该下拉控制模块的输入端和输出端导通；
所述上拉节点复位模块的输入端与所述参考电压输入端相连，所述上拉节点复位模块的输出端与所述上拉节点相连，所述上拉节点复位模块的控制端与所述上拉节点复位端相连。
3.根据权利要求2所述的移位寄存器，其特征在于，所述输入模块包括第一输入晶体管和第二输入晶体管，所述第一输入晶体管的栅极和第一极相连，并形成为所述输入模块的输入端，所述第一输入晶体管的第二极与所述第二输入晶体管的第二极相连，并形成为所述输入模块的输出端，所述第二输入晶体管的栅极与所述第二时钟信号端相连，所述第二输入晶体管的第一极与所述第一输入晶体管的第一极相连。
4.根据权利要求2所述的移位寄存器，其特征在于，所述上拉模块包括上拉晶体管和存储电容，所述上拉晶体管的栅极形成为所述上拉模块的控制端，所述上拉晶体管的第一极形成为所述上拉模块的输入端，所述上拉晶体管的第二极形成为所述上拉模块的输出端，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与所述信号输出端相连。
5.根据权利要求2所述的移位寄存器，其特征在于，所述下拉模块包括下拉晶体管，所述下拉晶体管的栅极形成为所述下拉模块的控制端，所述下拉晶体管的第一极形成为所述下拉模块的输出端，所述下拉晶体管的第二极形成为所述下拉模块的输入端。
6.根据权利要求2所述的移位寄存器，其特征在于，所述下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管，所述第一下拉控制晶体管的栅极和第一极与所述第二时钟信号端相连，所述第 一下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极相连，所述第二下拉控制晶体管的第二极与所述下拉节点相连，所述第三下拉控制晶体管的栅极与所述上拉节点相连，所述第三下拉控制晶体管的第一极与所述第一下拉控制晶体管的第二极相连，所述第三下拉控制晶体管的第二极与所述参考电平输入端相连，所述第四下拉控制晶体管的栅极与所述上拉节点相连，所述第四下拉控制晶体管的第一极与所述下拉节点相连，所述第四下拉控制晶体管的第二极与所述参考电平输入端相连，所述第五下拉控制晶体管的栅极与所述第二时钟信号端相连，所述第五下拉控制晶体管的第一极与所述信号输出端相连，所述第五下拉控制晶体管的第二极与所述参考电平输入端相连。
7.根据权利要求2所述的移位寄存器，其特征在于，所述上拉节点复位模块包括第一复位晶体管和第二复位晶体管，所述第一复位晶体管的栅极与所述上拉节点复位端相连，所述第一复位晶体管的第二极与所述参考电平输入端相连，所述第一复位晶体管的第一极与所述上拉节点相连，所述第二复位晶体管的栅极与所述下拉节点相连，所述第二复位晶体管的第一极与所述上拉节点相连，所述第二复位晶体管的第二极与所述参考电平输入端相连。
8.根据权利要求2至7中任意一项所述的移位寄存器，其特征在于，所述输出移位寄存单元还包括输出复位模块，所述输出复位模块的输入端与所述参考电平输入端相连，所述输出复位模块的输出端与所述信号输出端相连，所述输出复位模块还包括控制端。
9.根据权利要求8所述的移位寄存器，其特征在于，对于任意一个所述输出移位寄存单元，所述输出复位模块的控制端与该输出移位寄存单元的所述上拉节点复位端相连。
10.根据权利要求8所述的移位寄存器，其特征在于，每个所述移位寄存单元组的第N+1级输出移位寄存单元的信号输出端连接 至该移位寄存单元组的第N级输出移位寄存单元的所述输出复位模块的控制端。
11.根据权利要求8所述的移位寄存器，其特征在于，所述输出复位模块包括输出复位晶体管，所述输出复位晶体管的栅极形成为所述输出复位模块的控制端，所述输出复位晶体管的第一极形成为所述输出复位模块的输出端，所述输出复位晶体管的第二极形成为所述输出复位模块的输入端。
12.根据权利要求1至7中任意一项所述的移位寄存器，其特征在于，所述移位寄存器包括两个所述移位寄存单元组。
13.根据权利要求1至7中任意一项所述的移位寄存器，其特征在于，所述移位寄存单元组还包括a级复位移位寄存单元，a级所述复位移位寄存单元分别用于为同一个移位寄存单元组中最后a级所述输出移位寄存单元进行复位。
14.一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其特征在于，所述移位寄存器为权利要求1至13中任意一项所述的移位寄存器。
15.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求14所述的栅极驱动电路。
16.根据权利要求15所述的显示装置，其特征在于，当所述移位寄存器包括两个所述移位寄存单元组时，其中一个移位寄存单元组用于为奇数行的栅线提供扫描信号，另一个移位寄存单元组用于为偶数行的栅线提供扫描信号。
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