CN204834058U - 下降沿触发延迟计数器 - Google Patents
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Abstract
本实用新型涉及下降沿触发延迟计数器，包括δfb反馈延迟电路、输入计数器、输出计数器以及FIFO，所述输入计数器用于对δfb反馈延迟电路输出的clk_fb的下降沿进行计数，输出输入指针。为了解决现有的DRAM存储器的抗噪声能力受限的技术问题，本实用新型利用clk_fb的下降沿采样内部读指令，那么Ts＝Th＝0.5*Tck，其大小随着***时钟变化而变化，从而实现抗噪声能力最大化。
Description
技术领域
本实用新型及涉半导体DRAM存储器设计领域，具体涉及一种下降沿触发延迟计数器。
背景技术
计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品(DRAM存储器)需求越来越大。人们对速度要求越来越快，存储器的时钟就越来越小。所以噪声对产品性能的影响越来越大。本实用新型提出的下降沿触发的延迟计数器可以最大程度的消除噪声的影响。
计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品(DRAM存储器)需求越来越大。人们对速度要求越来越快，存储器的时钟就越来越小。所以噪声对产品性能的影响越来越大。
存储器的延迟计数器是用来实现存储器的读指令的。每当一个读指令，用户期望在一个固定延迟周期(用户可以配置)后的时钟上升沿得到期望的数据，如图1所示，用户配置的延长周期为6。
为了实现读操作，DRAM存储器一般分3步完成：
StepA：存储器接受外部读指令，产生内部时钟(clk_rcv)，内部时钟和外部时钟clk上升沿的延迟为δ0；
StepB：利用内部时钟上升沿计数
StepC：在计数器结束输出数据，从内部时钟上沿到数据有效的时间为δ1
如图2所示，有2个显而易见的问题：
1、输出数据无法与外部时钟对齐；
2、随着时钟周期越来越小，内部延迟(δ0+δ1)有可能大于一个时钟周期，如图2数据有可能在第5/6/7...个时钟周期出现
为了解决上述问题，DRAM存储器引入数字延迟锁相环DLL，产生clk_rcv上升沿的一个延迟时钟clk_dll，延迟时钟clk_dll上沿比外部时钟clk的相位提前δ1，如图3所示，如果数字延迟锁相环DLL产生的延迟时钟clk_dll和内部时钟clk_rcv的延迟δdll＝N*Tck-(δ0+δ1)，这样由延迟时钟clk_dll上沿输出的数据和外部时钟就能够完全对齐。
如图4所示，如果fb＝δ0+δ1，那么clk_fb和clk_rcv相位就完全对齐了。
DRAM延迟计数器利用δfb延迟电路产生一个hold信号用来保证输出指针到输入指针的时序关系。每当用户设定DRAM延迟周期之后，hold信号就会周期性的出现以保证随着电压/温度/工艺的变化输出指针(outputpointer)到输入指针(inputpointer)的相位关系不会错误，如图5所示。
传统延迟计数器使用clk_fb(clk_dll经过δfb延迟电路后的输出)上沿的一个固定延迟去采样读指令。如图6所示。
clk_fb_δ是clk_fb的一个固定延迟用来采样内部读指令(经过DRAM接受器后的读指令)。为了正确地采样clk_fb_δ和内部读指令必须保证足够的建立时间Ts和保持时间Th，Ts+Th＝时钟周期。所以clk_fb_δ和clk_fb的延迟决定Ts。Ts的大小不会随着时钟频率变化，而DRAM存储器为了达到高频要求，Ts的值是由最高设计频率决定，一般等于0.5*最小时钟周期。
这样在低频应用时，由于建立时间Ts的大小不变导致***的噪声不能过大。如果存储器设计最小时钟周期为1ns，那么在低频应用比如10ns场合，最大噪声还是必须小于0.5*1ns，从而导致DRAM存储器的抗噪声能力大大的受到限制。
发明内容
为了解决现有的DRAM存储器的抗噪声能力受限的技术问题，本实用新型提供一种下降沿触发延迟计数器。
本实用新型的技术解决方案：
一种下降沿触发延迟计数器，包括δfb反馈延迟电路、输入计数器、输出计数器以及FIFO，其特殊之处在于：所述输入计数器用于对δfb反馈延迟电路输出的clk_fb的下降沿进行计数，输出输入指针给FIFO，所述输出计数器的输入端接延迟时钟clk_dll，所述输出计数器的输出端与FIFO连接。
上述δfb反馈延迟电路用于对延迟时钟clk_dll进行处理产生hold信号。
本实用新型所具有的优点：
本实用新型利用clk_fb的下降沿采样内部读指令，那么Ts＝Th＝0.5*Tck，其大小随着***时钟变化而变化，从而实现抗噪声能力最大化。
附图说明
图1为DRAM存储器读指令操作示意图；
图2为读指令分解示意图；
图3为读指令分解图二；
图4为DLL基本原理示意图；
图5为延迟计数器基本示意图；
图6为传统延迟计数器采样读指令；
图7为下降沿延迟计数器工作示意图；
图8为下降沿延迟计数器结构示意图。
具体实施方式
clk_fb_δ是clk_fb的一个固定延迟用来采样内部读指令。为了正确地采样clk_fb_δ和内部读指令必须保证足够的建立时间Ts和保持时间Th，Ts+Th＝时钟周期。所以clk_fb_δ和clk_fb的延迟决定Ts。Ts的大小不会随着时钟频率变化，而DRAM存储器为了达到高频要求，Ts的值是由最高设计频率决定，一般等于0.5*最小时钟周期。
如图8所示，本实用新型提出利用clk_fb的下降沿采样内部读指令。如图7所示。利用clk_fb的下降沿采样内部读指令，那么Ts＝Th＝0.5*Tck。其大小随着***时钟变化而变化。从而实现抗噪声能力最大化。δfb反馈延迟电路用于产生用于对延迟时钟clk_dll进行处理产生hold信号。
一种下降沿触发延迟计数方法，包括以下步骤：
1】延迟时钟信号经过fb反馈延迟电路延迟输出信号clk_fb；
2】输入计数器对信号clk_fb的计数器进行计数，输出输入指针；
3】经过FIFO输出延迟计数后的读指令。
Claims (2)
1.一种下降沿触发延迟计数器，包括δfb反馈延迟电路、输入计数器、输出计数器以及FIFO，其特征在于：所述输入计数器用于对δfb反馈延迟电路输出的clk_fb的下降沿进行计数，输出输入指针给FIFO，所述输出计数器的输入端接延迟时钟clk_dll，所述输出计数器的输出端与FIFO连接。
2.根据权利要求1所述的下降沿触发延迟计数器，其特征在于：所述δfb反馈延迟电路用于对延迟时钟clk_dll进行处理产生hold信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520070934.2U CN204834058U (zh) | 2015-01-30 | 2015-01-30 | 下降沿触发延迟计数器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201520070934.2U CN204834058U (zh) | 2015-01-30 | 2015-01-30 | 下降沿触发延迟计数器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN204834058U true CN204834058U (zh) | 2015-12-02 |
Family
ID=54691631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520070934.2U Active CN204834058U (zh) | 2015-01-30 | 2015-01-30 | 下降沿触发延迟计数器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN204834058U (zh) |
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2015
- 2015-01-30 CN CN201520070934.2U patent/CN204834058U/zh active Active
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